DE19644688A1

DE19644688A1 - Schaltungsanordnung einer digitalen Multiplizierer-Baugruppe, zur Verarbeitung von Binärzahlen sowie Elementen aus GF(2 APPROX )

Info

Publication number: DE19644688A1
Application number: DE1996144688
Authority: DE
Inventors: Wolfram Dipl Ing Drescher; Gerhard Prof Dr Ing Fettweis
Original assignee: Technische Universitaet Dresden
Current assignee: NXP BV
Priority date: 1996-10-28
Filing date: 1996-10-28
Publication date: 1998-04-30
Anticipated expiration: 2016-10-29
Also published as: DE19644688B4

Description

Die Erfindung betrifft eine digitale Schaltungsanordnung zur Multiplikation zweier binär kodier ter Zahlen. Dabei ist die Schaltungsanordnung in der Lage, Binärzahlen oder Zahlen aus einem soge nannten Galois-Feld zu verarbeiten. Die Wahl des zu verarbeitenden Zahlenformates erfolgt mittels eines Auswahlsignals. Die Anordnung ist zellular aufgebaut und benutzt größtenteils die selben Zel len zur Berechnung des Produktes beider Zahlenformate.

Multiplizierer, die eines der beiden Zahlenformate verarbeiten können, wurden bereits beschrie ben. In B.A. Laws, C.K. Rushforth: A Cellular-Array Multiplier for GF(2^m). IEEE Transactions on Computers, Dezember 1971, S. 1573-1578 wurde ein zellular aufgebauter Multiplizierer für Ele mente aus GF(2^m) angegeben. Multiplizierer für Binärzahlen wurden u. a. in K. Hwang: Computer Arithmetic-Principles, Architecture and Design. John Wiley (1979) beschrieben.

Nachteilig bei diesen Anordnungen ist, daß sie nur eines der beiden angegebenen Zahlenformate verarbeiten können. Ist eine Schaltungsanordnung gefordert, die sowohl Elemente aus GF(2^m) als auch Binärzahlen verarbeiten kann, müssen die jeweiligen Schaltungsanordnungen separat aufge baut werden. Ein entsprechendes Bussystem muß in diesem Fall die Faktoren auf die zwei Multipli zierer-Baugruppen verteilen und das Produkt von einer der Baugruppen abholen. Das erfordert zwei getrennte Multiplizierer und die entsprechenden Busverbindungen.

Aufgabe der Erfindung ist es, eine Schaltungsanordnung gemäß dem Blockschaltbild anzugeben, die größtenteils die selben Zellen auf dem elektronischen Schaltkreis benutzt, um eine multiplikative Verknüpfung von Elementen aus GF(2^m) oder Binärzahlen durchzuführen. Die Busse (Bus a, b, c) zur Bereitstellung der Faktoren und zum Abtransportieren des Produktes können dabei die selben sein.

Die Erfindung beruht auf dem gemeinsamen Ausnutzen der logischen Exklusiv-Oder Funktion (⊗). Diese Funktion wird auf der Bit-Ebene sowohl bei der Multiplikation von Binärzahlen (in Form von Voll- und Halbadder Baugruppen), als auch bei der Multiplikation von Elementen aus GF(2^m) zur Addition von partiellen Produkten bzw. zur Modulo-Reduktion verwendet.

Zwei Binärzahlen a und b der Bit-breite m und n sollen mittels einer Logik-Baugruppe multipli ziert werden. Dabei werden zuerst n partielle Produkte gebildet, indem jedes einzelne Bit der Zahl b mit der gesamten Zahl a bitweise multipliziert wird, b_i.a (0 ≦ i < n). Die einzelnen partiellen Pro dukte besitzen eine Wertigkeit 2ⁱ. Anschließend werden alle n partiellen Produkte unter Berücksich tigung ihrer Wertigkeit zum Endergebnis, dem Produkt, addiert. Das geschieht bitweise unter Verwendung von logischen Volladder- oder Halbadder-Baugruppen. Im Falle es werden mehrere Bits (u. U. auch mit verschiedener Wertigkeit) addiert, werden solche Baugruppen auch als Kompres sor bezeichnet.

Zwei Elemente aus GF(2^m) g und h der Bitbreite m können multipliziert werden, indem zuerst jedes einzelne Bit der Zahl h mit der gesamten Zahl g bitweise multipliziert wird, h_i.g (0 ≦ i < m), und die entstandenen partiellen Produkte zu einem Zwischenergebnis der Bitbreite 2m-1 addiert werden. Die Addition von Elementen aus GF(2^m) aus einer Körpererweiterung von GF(2) ist durch bitweise Exklusiv-Oder Verknüpfung definiert. Anschließend wird das Zwischenergebnis schritt weise modulo eines primitiven Polynoms p der Bitbreite m+1 auf das Ergebnis der Bitbreite m sub stituiert. Dieses Verfahren ist u. a. in P.A. Scott et al.: A Fast VLSI Multiplier for GF(2^m). IEEE Journal on Selected Areas in Communications, Vol. 4 (1986), pp. 62-65 beschrieben.

Ein 3-Bit Volladder mit den logischen Funktionen Summe = A ⊗ B ⊗ C und Übertrag = A ∧ B ∨ (A ∨ B) ∧ C beinhaltet im Summen-Pfad zwei Exklusiv-Oder Baugruppen. Eine oder auch mehrere Exklusiv-Oder Baugruppen werden erfindungsgemäß auch zur Addition von zwei korrespondierenden Bits der Elemente aus GF(2^m) genutzt, die durch die logische Exklusiv-Oder Funktion A ⊗ B definiert ist. Werden Kompressor-Baugruppen höherer Ordnung an Stelle der Adder benutzt, können die darin enthaltenen Exklusiv-Oder Baugruppen wie beschrieben verwendet werden. Da eine Multiplizierer-Baugruppe für Binärzahlen aus einer vielfachen Anordnung von Voll- bzw. Halbaddern besteht, deren Übertragsausgänge jeweils mit dem nächst-höherwertigen Bit korrespondieren und bei einer Galois-Multiplizierer Baugruppe keine Überträge benötigt werden, müssen die Übertrags-Leitungen der für beide Arithmetiken benutzten Adder-Zellen abschaltbar sein, zeigt eine Möglichkeit zur Abschaltung des Übertrags-Pfades des Volladders 12 zum Volladder 21 innerhalb eines Volladder-Feldes.

Der Vorteil der erfindungsgemäßen Schaltungsanordnung besteht darin, daß nur eine Baugruppe aufgebaut werden muß um eine Multiplikation in den zwei angegebenen Zahlensystemen durchzu führen die bestimmte Zellen für beide Multiplikations-Typen wiederverwendet. Weiterhin ist kein Bussystem zur Verteilung von Daten auf mehrere Multiplizierer-Baugruppen notwendig.

Nachfolgend wird die Erfindung anhand von zwei Ausführungsbeispielen beschrieben. In den Zeichnungen zeigen:

Fig. 1 das vorgeschlagene Blockschaltbild des erfindungsgemäßen Multiplizierers,

Fig. 2 den prinzipiellen Aufbau der Abschalteinrichtung für das Übertragssignal innerhalb der Addierer-Baugruppe für die Addition der partiellen Produkte,

Fig. 3 der den Anwendungsbeispielen 1 und 2 zugrunde liegende strukturelle Aufbau des Galois-Mul tiplizierers bezüglich der Addition der partiellen Produkte und der Substitution mit tels des primitiven Polynoms,

Fig. 4 das Blockschaltbild der Anordnung nach Ausführungsbeispiel 1 zur Kombination eines Array-Multiplizierers mit einem Galois-Multiplizierer,

Fig. 5 das logische Schaltbild einer Zelle des Arrays Fig. 4,

Fig. 6 die schematische Darstellung der Aufteilung in Unterbaugruppen eines 17×17-bit Multipli zierers mit Wallace-Tree-Addition der partiellen Produkte nach Ausführungsbeispiel 2.

Ausführungsbeispiel 1 bezieht sich auf den Aufbau einer kombinierten Multiplizierer-Baugruppe nach dem Prinzip eines u. a. in N.H.E. Weste, K. Eshraghian: Principles of CMOS VLSI Design. Addison-Wesley Publishing Co., Reading, MA. (1993) S. 547 ff. angegebenen Array-Multiplizie rers.

Im Ausführungsbeispiel 2 liegt dem kombinierten Multiplizierer ein Baum-orientierter Multipli zierer, wie u. a. in N.H.E. Weste, K. Eshraghian: Principles of CMOS VLSI Design. Addison-Wesley Publishing Co., Reading, MA. (1993) S. 554 ff. beschrieben, zugrunde. In beiden Ausführungsbei spielen wird von der allgemeinen Architektur des Multiplizierers für Binärzahlen ausgegangen und die Architektur des Galois-Multiplizierers darauf zugeschnitten. Ein wesentlicher Unterschied besteht in der Art, wie die Galois Modulo-Reduktion durchgeführt wird. Im Ausführungsbeispiel 1 wird die Modulo-Reduktion direkt auf ein partielles Produkt angewendet, wogegen im Ausführungsbeispiel 2 die Modulo-Reduktion auf alle addierten partiellen Produkte angewendet wird. Fig. 3 verdeutlicht diese zwei Verfahren schematisch.

In der Darstellung ist das Blockschaltbild einer Anordnung nach Ausführungsbeispiel 1 zu sehen. Die Matrix aus gleichartigen Zellen nach Fig. 5 ist dunkel unterlegt. Der linke und obere Rand der Matrix wird mit UND-Gattern aufgefüllt. Die Zu- und Abführung der Datenbusse an die Matrix ist durch beschriftete Rechtecke veranschaulicht. In der Baugruppe "MSB Primitives Polynom" wird die höchste Stelle des primitiven Polynoms entweder automatisch durch eine Logik oder durch set zen des entsprechenden Bits in einem Register festgestellt und der Matrix zugeführt. Die Leitungen der Zelle in Fig. 5 haben folgende Bedeutung:

a₁, b_i - Bits der Faktoren a, b,
f_i - korrespondierendes Bit im primitiven Polynom,
pp_msb - höchste Stelle des primitiven Polynoms,
sel - Selektionssignal für Multiplikationsart,
y_ein - Signal, daß der Zelle anzeigt, ob höchste Stelle im Primitiven Polynom bereits gefunden wurde,
y_aus - Signal, daß der nachfolgenden Zelle anzeigt, daß höchste Stelle im Primitiven Polynom bereits gefunden wurde,
sum_gal - Summensignal bei der Galois-Multiplikation,
sum_int - Summensignal bei der Multiplikation von Binärzahlen,
übg - Übertragssignal bei der Multiplikation von Binärzahlen.

In Fig. 5 ist die kombinierte Nutzung der Exklusiv-Oder Gatter ersichtlich. Führt das sel-Signal L-Pegel, ist die Zelle auf Galois-Multiplikation geschaltet und der Summen-Pfad geht über sum_gal(ein), Mux1, G1, G2, G8, Mux3 nach sum_gal(aus). Liegt am sel-Signal H-Pegel, ist die Zelle in den Binärzahl-Modus geschaltet und der Summen-Pfad führt durch sum_int(ein), Mux1, G1, G2, Mux3 nach sum_int(aus). Über die Faktor-Leitungen a_i, b_i wird in G3 in beiden Modi ein parti elles Produkt auf Bitebene gebildet.

Eine andere Anordnung zum Addieren von partiellen Produkten ist eine von C.S. Wallace: A Suggestion for a Fast Multiplier. IEEE Transactions on Computers, Vol. EC13, pp 14-17 (1964) beschriebene Baum-Struktur von Adder-Baugruppen. Zur Kombination dieses Verfahrens mit einem Galois-Multiplizierer kann die in Fig. 3 rechts dargestellte Methode zur Modulo-Reduktion benutzt werden. Neu ist dabei die Aufteilung in 2 getrennte Arrays, deren Zellen wiederum Exklusiv-ODER Gatter enthalten. Durch die Aufteilung des Wallace-Baum-Adders in zwei Teil-Bäume gleicher Größe wird die Breite der zu verarbeitenden Galois-Faktoren auf maximal 1/2 der Breite der Binär zahl-Faktoren begrenzt. Die Aufteilung des gesamten Arrays erfolgt folgendermaßen:

1) Ausgangspunkt stellt das Array zur Addition der partiellen Produkte bei der Binär-Multi plikation dar.
2) Dieses Array wird dermaßen entworfen, daß mindestens zwei identische Teilanordnun gen entstehen, die die gleiche Anzahl von partiellen Produkten addieren können. Im Falle einer in Fig. 6 dargestellten Fallstudie eines 17×17-bit Binär-Multiplizierers emp fiehlt sich beispielsweise eine Aufteilung in zwei je 8 partielle Produkte addierende Teil anordnungen und ein nicht in die Konstruktion mit einbezogenes partielles Produkt. Zur Ausführung der Binär-Multiplikation müssen die drei somit entstandenen Teilergebnisse in einer weiteren Teilanordnung addiert werden.
3) Die zwei identischen Teilanordnungen werden zur Verarbeitung der Galois-Multiplizie rer-Funktionen Addition Modulo 2 der partiellen Produkte und Reduktion mittels primi tivem Polynom genutzt.

Die Teilanordnung Array 1 führt die bitweise Multiplikation und die Addition der partiellen Pro dukte durch. Aufgrund einer gleichen algorithmischen Struktur können Galois- sowie Binär-Multi plizierer dieselbe Teilanordnung nutzen, ausgenommen der Übertragspfade. Diese Pfade müssen mit einer geeigneten Anordnung gemäß Fig. 2 zur Durchführung der Galois-Multiplikation abgeschaltet werden. Am Ausgang der Teilanordnung Array 1 in Fig. 3 rechts liegt im Galois-Modus ein Wert an, der alle Modulo 2 summierten partiellen Produkte repräsentiert. In der Teilanordnung Array 2 in Fig. 3 rechts wird die Substitution mittels des primitiven Polynomes p durchgeführt. Dabei muß die zur Ausführung der Galois-Multiplikation notwendige Anordnung an die Anordnung des Binär-Multi plizierers in geeigneter Weise adaptiert werden. Das geschieht für die Galois-Anordnung folgender maßen:

1) Aufteilung des Adder-Arrays in einen linken und einen Rechten Teilbereich.
2) Im linken Teilbereich wird jede Stelle, die größer als des benutzte Galois Feld ist, festge stellt und anhand korrespondierenden Stelle im primitiven Polynom p ausgewertet.
3) Die generierten Signale werden über Rückführungsleitungen aus dem Array herausge führt und über die Zeileneingänge Faktor b₂₂ dem rechten Teilbereich des Array 2 zuge führt.
4) Im rechten Teilbereich von Array 2 findet eine Modulo 2 Addition mit den im verwende ten Galois-Feld liegendem Teil des von Array 1 gelieferten Zwischenergebnisses statt.

Wie in Fig. 6 dargestellt ist das Ergebnis der Galois-Multiplikation auf den niederwertigen Bitlei tungen des Binär-Zwischenergebnisses von Array 2 bereits vor dem Gesamt-Addierer-Block sichtbar und wird dort bereits abgegriffen. Die Binärmultiplikation benötigt den Gesamt-Adder, um das End ergebnis im getrennten Übertrag-Summe-Format zu berechnen und den Summe-Übertrag Vektor-Ad dierer um das binäre Endergebnis zu formen.

Claims

1. Schaltungsanordnung einer digitale Multiplizierer-Baugruppe, zur Verarbeitung von Binärzahlen sowie Elementen aus GF(2^m); dadurch gekennzeichnet, daß eine einzige logische Baugruppe auf einem Integrierten Schaltkreis, gesteuert durch eine Umschaltlogik, Multiplikationen von Binär zahlen oder von Elementen GF(2^m) ausführt, wobei ein Bussystem der Multiplizierer-Baugruppe zwei Zahlen und für die Galois-Multiplikation zusätzlich ein primitives Polynom zuführt und ein Produkt abführt.

2. Die Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Durchführung der Multiplikation zweier Elemente aus GF(2^m) bestimmte Übertragsleitungen zwischen den Addern/Kompressoren innerhalb der Schaltungselemente zur Addition der partiellen Produkte auf ein festes Potential gelegt und das Umschalten zwischen den zwei Multiplizierern im Wesentlichen durch An- und Abschalten des Übertragssignales erfolgt.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Anzahl von logischen Exklusiv-Oder Zellen sowohl für die Berechnung eines Produktes aus zwei Binärzahlen, als auch für die Berechnung eines Produktes zweier Elemente aus GF(2^m) vorgesehen sind, wobei die Exklusiv-Oder Zellen in den Addern/Kompressoren der Schaltungsanordnung zur Addition der partiellen Produkte enthalten sind.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die logische Baugruppe der Addition der partiellen Produkte im Binär-Multiplizierer, aufgebaut nach dem bekannten Wallace-Tree Verfahren, in mindestens zwei funktionell gleiche Teil-Bäume aufgeteilt ist, die einerseits die Modulo 2-Addition der partiellen Produkte und andererseits die Substitution mit tels primitivem Polynom des Galois-Multiplizierers beinhalten.