DE10085322B4

DE10085322B4 - Schaltungsanordnung, Verfahren und Datenverarbeitungs-Einrichtung zum Durchführen einer Ein-Zyklus-Addition oder -Subtraktion und eines Vergleichs bei einer Arithmetik redundanter Form

Info

Publication number: DE10085322B4
Application number: DE10085322T
Authority: DE
Inventors: Ed San Jose Grochowski; Vinod San Jose Sharma; Bharat Cupertino Bhushan; John Saratoga Crawford
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1999-12-23
Filing date: 2000-11-13
Publication date: 2006-10-26
Anticipated expiration: 2020-11-14
Also published as: HK1046756B; GB2374445A; US20020013800A1; US20040267863A1; GB0215181D0; HK1046756A1; DE10085322T1; US6763368B2; WO2001046795A3; AU3082701A; GB2374445B; WO2001046795A2; US7395304B2

Abstract

Schaltungsanordnung zum schnellen Erzeugen eines gültigen Ergebnisses einer arithmetischen und Vergleichs-Operation, aufweisend:
a) eine Arithmetikschaltung (2103; 2113) zur Durchführung einer arithmetischen Operation an mehreren Operanden, von denen wenigstens einer in redundanter Form dargestellt ist, wobei die Arithmetikschaltung ein Ergebnis in redundanter Form erzeugt, und
b) eine Komparatorschaltung (2106; 2116), die das Ergebnis in redundanter Form empfängt und mit einem Wert vergleicht und ein Vergleichsergebnis erzeugt, das eine Gleichheit des Ergebnisses und des Werts anzeigt, wobei das Vergleichsergebnis unabhängig von irgendeiner Übertragssignalfortpflanzung von einer am geringsten bewerteten Stelle des Ergebnisses der arithmetischen Operation zu einer am höchsten bewerteten Stelle des Ergebnisses über einen Weiterleitungspfad erzeugt wird.

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum schnellen Erzeugen eines gültigen Ergebnisses einer arith metischen und Vergleichs-Operation bzw. auf ein Verfahren zum schnellen Ausführen einer arithmetischen und Vergleichs-Operation, und eine Datenverarbeitungseinrichtung.
Bei digitalen Berechnungen hat die Darstellung der Zahlen einen signifikanten Einfluß auf den Entwurf der digitalen Arithmetikschaltungen und folglich auf ihre Leistungsfähigkeit und Komplexität. Ganzzahloperanden werden in binären Formen durch Einsen und Nullen in einem Zahlensystem mit der Basis 2 dargestellt. Drei üblicherweise verwendete Darstellungsverfahren seien genannt: Vorzeichen-Betrag, Einerkomplement und Zweierkomplement.
1a zeigt Zahlen, die in Vorzeichen-Betrag dargestellt sind. Bei Vorzeichen-Betrag-Zahlen stellt das am höchsten bewertete Bit das Vorzeichen (positiv oder negativ) der Zahl dar. Eine Vorzeichen-Betrag-Zahl kann negiert werden, indem das Komplement des Vorzeichenbits der Zahl gebildet wird. Wenn zwei positive oder zwei negative Zahlen addiert werden, ist die Operation umkompliziert. Wenn aber die Vorzeichen der Operanden verschieden sind, sollte die Zahl mit dem geringeren Betrag von der Zahl mit dem größeren Betrag subtrahiert werden. Dies macht Arithmetikoperationen an Vorzeichen-Betrag-Zahlen schwerfällig. Die Schaltung zur Durchführung arithmetischer Operationen muß eine Addiererschaltung, eine Subtrahiererschaltung und eine Komparatorschaltung enthalten. Wegen der Komplexität und aufgrund einer seriellen Abhängigkeit von einem Vergleich, um die Arithmetikschaltung zu steuern, haben Entwickler anderer Darstellungsmethoden vorgeschlagen.
1b zeigt im Einerkomplement dargestellte Zahlen. Ein Weg der Bestimmung der Darstellung einer negativen Zahl im Einerkomplement besteht darin, den Betrag der Zahl von 2ⁿ-1 zu subtrahieren, wobei n die Anzahl der bei der Darstellung ver wendeten Stellen ist. Wenn beispielsweise die Wortlänge 4 Bits ist, dann wird 2⁴-1 = 15 verwendet und die Einerkomplementdarstellung von -7 wird berechnet, wie es im Kasten 120 der 1b gezeigt ist.
Ein einfacherer Weg der Bestimmung der Darstellung einer negativen Zahl im Einerkomplement besteht darin, jedes Bit der entsprechenden positiven Zahl zu invertieren. Diese Beobachtung ist der Schlüssel, um die Subtraktion für Einerkomplementzahlen zu vereinfachen. Da das Negieren einer Zahl B einfach durch eine digitale Schaltung ausgeführt wird, wird das Subtrahieren durch eine Kombination von Addition und Negation ausgeführt: A-B = A+ (-B).
Es gibt zwei Möglichkeiten, Null im Einerkomplementdarstellungsverfahren darzustellen, wobei die Additionsschaltung noch ein wenig kompliziert ist.
1c zeigt im Zweierkomplement dargestellte Zahlen. Bei der Zweierkomplementdarstellung gibt es nur eine Darstellung für Null. Die Darstellung einer negativen Zahl kann bestimmt werden, indem der Betrag der Zahl von 2ⁿ subtrahiert wird, wobei n die Anzahl der zum Darstellen der Zahl verwendeten Stellen ist. Um beispielsweise die Darstellung von -7 im Zweierkomplement aufzufinden, wird 2⁴ = 16 wie bei der in Kasten 130 der 1c gezeigten Berechnung verwendet.
2 zeigt einen 4-Bit-Addierer/Subtrahierer für im Zweierkomplement dargestellte Zahlen. Ein Vorteil des Zweierkomplements besteht darin, daß es die Komplexität der Addiererschaltung reduziert. Ein Zweierkomplement-Addierer/Subtrahierer kann vereinfacht werden, indem eine Zweierkomplementnegation als Einerkomplementnegation gefolgt von einer Inkrementierung implementiert wird.
Bei einer Additions/Subtraktions-Operation pflanzen sich Übertragssignale von rechts nach links (weniger signifikante Positionen zu signifikanteren Positionen) fort, bis sie ein Endziel erreichen, welches die am weitesten links stehende Stelle eines Ergebnisses einschließen kann. Die Zeit, die benötigt wird, damit sich Übertragssignale ausbreiten, steht in direkter Beziehung zu der Zeit, die benötigt wird, damit eine digitale Arithmetikschaltung ein Ergebnis einer Operation erzeugt. Die Schaltung gemäß 2 wird als Ripple-Addierer bezeichnet. Bei einem Ripple-Addierer ist ein Übertragssignal bei der Stufe i+1 gegeben als Funktion der Eingangssignale an der i-ten Stufe.
3a zeigt eine Übertrag-Vorausschau-Addiererschaltung, welche eine in 3b gezeigte Schaltung verwendet, um das Übertragssignal weiterzuleiten (fortzupflanzen). Diese Schaltungen erzeugen direkt Übertragsweiterleit-(carry propagate) und Übertragserzeuge-Signale(carry generate) an jeder Stufe.
Die Antwortzeit für einen Ripple-Addierer mit n-Stufen ist proportional zu n, wohingegen die Antwortzeit für eine schnellere Implementierungstechnik, wie beispielsweise einen Übertrag-Vorausschau-Addierer, proportional dem Logarithmus von n ist.

Bei einem System von Zahlen, bei dem jeder Zahl mehrere binäre Darstellungen zugewiesen sind, wird davon gesprochen, daß die Zahlen in redundanter Form vorliegen. Weitere Verbesserungen der Addiererantwortzeiten verwenden Zahlen, die in redundanten Formen dargestellt werden. Beispielsweise verwenden die US-Patente Nr. 4,890,127 und 4,815,420 eine redundante Darstellungsform mit vorzeichenbehafteter (signed-digit). Jede Stelle (Digit) wird als Vorzeichenbit und Betragsbit dargestellt und kann die Werte 1,0 und -1 annehmen.

4 zeigt eine Schaltung zum Berechnen des Vorzeichenbits und des Betragsbits für jede Stelle in dem Ergebnis Z aus den Stellen der Operanden X und Y (wie es in 2 in dem US-Patent 4,890,127 beschrieben ist). Die Negation ist einfach, aber Berechnungen sind ein wenig kompliziert infolge der Vorzeichenvergleiche, und einige Berechnungen können neue Überträge erzeugen, welchen es ermöglicht werden muß, weitergeleitet zu werden. 5 zeigt einen Satz von Regeln zum Bestimmen von Zwischen-Überträgen und -Summen, die das Erzeugen problematischer neuer Überträge vermeiden, aber eine zusätzliche Berechnungskomplexität einführen (von N. Takagi et al., "High speed VLSI Multiplication Algorithm with redundant binary addition tree", IEEE Trans. On Computers, 34 (Sept. 1985, S. 789-796).

Aktuelle Mikroprozessoren verwenden ein Pipelining, um die Zykluszeit zu reduzieren und die Parallelität in dem Befehlsstrom auszunutzen. Um das Pipelining effizient zu machen, werden Ergebnisse aus der digitalen Arithmetikschaltung zurück zu den Schaltungseingängen als Operanden für den nächsten Befehl in einer Pipeline über eine Umgehung geleitet (bypassed). Diese Technik wird gegenüber dem Warten, bis er Ergebnisse zu einem Registersatz zurückgeschrieben werden können, bevorzugt, und sie schafft eine höhere Ausnutzung der Parallelität einer Pipeline.

Eine Konvertierung von einer redundanten Darstellungsform in ein Zweierkomplement erfordert die Fortpflanzung von Übertragssignalen. Wenn Ergebnisse einer ersten Operation sofort erforderlich sind, um eine zweite Operation auszuführen, reduziert eine Konvertierung die Vorteile des Ausführens einer digitalen Arithmetik in redundanter Form.

In dem OS-Patent Nr. 5,923,579 zeigen Widegen et al. einen Drei-Eingänge-Komparator, bei dem einer der Eingänge eine implizite Konstante ist. 6 zeigt ein bevorzugtes Ausführungsbeispiel der Komparatoreinrichtung, die aus einer herkömmlichen Übertragssicherungsaddierer-Struktur (CSA-Struktur; carry-save adder) und einer Übertragsweiterleitschaltung (CPC; carry-propagate circuit) besteht. Die herkömmliche CSA verwendet zwei verschiedene Bitzellen in Abhängigkeit davon, ob diese Bitposition in dem Konstanten-Eingang eine Eins oder eine Null ist, und die CPC benutzt eine vollständige Übertrags-Vorausschau-Schaltung, um das Vergleichsergebnis so schnell wie möglich zur Verfügung zu stellen.

Aufgabe der Erfindung ist es, die Geschwindigkeit des Gewinnens eines Vergleichsergebnisses das aus einem Vergleich eines Ergebnisses einer arithmetischen Operation mit einem Vergleichswert resultiert, in einer Prozessorumgebung zu erhöhen, bei der solche Ergebnisse über eine Umgehung geleitet werden, ohne daß sie zuvor in einen Registersatz zurückge schrieben werden, so daß die Ergebnisse sofort für nachfolgende Operationen innerhalb enger Schleifen wieder verwendet werden können.

Diese Aufgabe wird erfindungsgemäß durch eine Schaltungsanordnung mit den Merkmalen des Anspruchs 1, ein Verfahren mit den Merkmalen des Anspruchs 9 sowie eine Datenverarbeitungseinrichtung mit den Merkmalen des Anspruchs 11 gelöst.
Weitere vorteilhafte und/oder bevorzugte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Im folgenden wird die Erfindung anhand bevorzugter Ausfüh rungsbeispiele näher erläutert.
1a zeigt 4-stellige Zahlen, die in der Vorzeichen-Betrag-Darstellungsmethode dargestellt sind.
1b zeigt 4-stellige Zahlen, die in der Einerkomplementdarstellungsmethode dargestellt sind, sowie ein Beispiel der Negation.
1c zeigt 4-stellige Zahlen, die in der Zweierkomplementdarstellungsmethode dargestellt sind, und ein Beispiel der Negation.
2 zeigt einen 4-Bit-Ripple-Addierer/Subtrahierer für im Zweierkomplement dargestellte Zahlen.
3a zeigt eine Übertrags-Vorausschau-Addiererschaltung.
3b zeigt die Schaltungen, die zum Erzeugen von Übertragsweiterleit- und Übertragserzeuge-Signalen und zum Weiterleiten des Übertragssignals bei einem Übertrags-Vorausschau-Addierer verwendet werden.
4 zeigt eine Vorzeichenbehaftete-Stelle-Addiererschaltung einer bekannten redundanten Arithmetikmethode.
5 zeigt Regeln für ein Verfahren des Addierens von Zahlen, die in der redundanten Form mit vorzeichenbehafteten Stellen dargestellt werden.
6 zeigt einen bekannten 3-Eingänge-Komparator, der einen herkömmlichen Übertragssicherungsaddierer verwendet, um zwei Eingangssignale mit einer impliziten Konstante zu addieren, und eine Übertragungsweiterleitschaltung zum Erzeugen eines Ergebnisses des Vergleichs.
7a zeigt eine Halbaddiererschaltung, welche als Baueinheit zum Konstruieren einer Volladdiererschaltung verwendet werden kann.
7b zeigt einen 3:2-Komprimierer oder -Zähler, der zum Bilden der Grundbaueinheit eines Übertragssicherungsaddiereres verwendet werden kann.
7c zeigt eine weitere Implementierung von zahlreichen möglichen Implementierungen einer Komprimierer- oder Zählereinrichtung, wobei diese eine Nur-Lese-Speicher(ROM)-Schaltung verwendet. Eine beliebige dieser zahlreichen Implementierungen kann verwendet werden, um einen Übertragsssicherungsaddierer zu konstruieren.
8 zeigt einen Übertragssicherungsaddierer, der aus 3:2-Komprimierschaltungen mit der gleichen Funktionalität wie die in 7b oder 7c gezeigten Schaltungen konstruiert ist.
9a zeigt sämtliche gültigen 3-stelligen Darstellungen der Zahl Null, die eine redundanten Form mit einem Übertragsbit und einem Summenbit für jede binäre Stelle verwenden.
9b zeigt sämtliche gültigen 3-stelligen Darstellungen der Zahl -3, die eine redundanten Form mit einem Übertragsbit und einem Summenbit für jede binäre Stelle verwenden.
10 zeigt eine Abbildung der Zahlen in einer redundanten Darstellung mit drei Stellen, die der Komplement-Bildung durch bitweise Negation entspricht.
11 zeigt ein Ausführungsbeispiel eines redundanten Addierers, der verwendet wird, um eine Subtraktion an in redundanter Form empfangenen Operanden auszuführen, der eine mögliche Arithmetikeinrichtung und ein mögliches Verfahren des Bereitstellens eines Einstelleingangssignals verwendet.
12 zeigt ein weiteres Ausführungsbeispiel eines redundanten Addierers, der verwendet wird, um eine Subtraktion an in redundanter Form empfangenen Operanden auszuführen, der eine zweite mögliche Arithmetikeinrichtung und ein zweites mögliches Verfahren des Bereitstellens eines Einstelleingangssignals verwendet.
13 zeigt ein weiteres Ausführungsbeispiel eines redundanten Addierers, der verwendet wird, um Subtraktionen an in redundanter Form empfangenen Operanden auszuführen, der eine dritte mögliche Arithmetikeinrichtung verwendet, die in der Lage ist, bis zu drei Operanden in redundanter Form aufzunehmen, und der ein drittes mögliches Verfahren des Bereitstellens eines Einstelleingangssignals verwendet. 13 zeigt außerdem zwei mögliche Orte zum Abgreifen von Ergebnissen in redundanter Form für ein Umgehung (Bypassing).
14 zeigt ein weiteres Ausführungsbeispiel eines redundanten Addierers, der verwendet wird, um eine Subtraktion an in redundanter Form empfangenen Operanden auszuführen, mit einer vierten möglichen Arithmetikeinrichtung und einer detaillierten Veranschaulichung eines möglichen Verfahrens für eine Umgehung (Bypass) von Operanden in redundanter Form.
15 zeigt ein weiteres Ausführungsbeispiel eines zum Ausführen einer Subtraktion an in redundanter Form empfangenen Operanden verwendeten redundanten Addierers mit einer fünften möglichen arithmetischen Einrichtung, die in der Lage ist, m Operanden zu akzeptieren, wobei jeder Operand n Stellen aufweist, die in redundanter Form dargestellt werden, und i Operanden von der Summe der verbleibenden n-i Operanden zu subtrahieren. Beliebige der m Operanden können aus den Ergebnissen zurückgeleitet (bypassed), in redundanter Form an den Ausgängen einer einer Mehrzahl von Stufen in ähnlichen oder verschiedenen redundanten arithmetischen Einrichtungen abgegriffen werden.
16a zeigt ein Ausführungsbeispiel einer Schaltung zur Komplement-Bildung einer in redundanter Form mit vorzeichenbehafteten Stellen empfangenen Zahl zur Subtraktion gemäß dem Verfahren nach 17.
16b zeigt ein Ausführungsbeispiel einer Schaltung, die zum Ausführen von Additions- und Subtraktionsoperationen an Zahlen in der Lage ist, die in redundanter Form mit vorzeichenbehafteten Stellen oder einer redundanten Übertrag-Summe-Form empfangen worden sind.
17 zeigt ein Verfahren zum Durchführen einer Subtraktion in einer Arithmetik redundanter Form.
18a zeigt einen möglichen Weg, wie ein Übertragsweiterleit-Signal und ein Übertragserzeuge-Signal innerhalb einer Addierer/Übertragslogikschaltung erzeugt werden kann, zur Verwendung bei Zahlen in redundanter Übertrag-Summe-Form.
18b zeigt eine mögliche Schaltung zum Erzeugen eines Gleichheitsvergleichsergebnisses unter Verwendung von Übertragsweiterleit-Signalen und Übertragserzeuge-Signalen, ohne eine Übertragsweiterleitung zu erfordern.
19a zeigt eine mögliche Schaltung zum Erzeugen von Übertrag-Summe-Eingangssignalen für die Schaltung gemäß 18a aus einer in redundanter Form mit vorzeichenbehafteten Stellen dargestellten Zahl.
19b zeigt einen möglichen Weg, wie ein Übertragsweiterleit-Signale und ein Übertragserzeuge-Signal innerhalb einer Addierer/Übertragslogikschaltung erzeugt werden können, zur Verwendung bei Zahlen in redundanter Form mit vorzeichenbehafteten Stellen.
20 zeigt ein Verfahren zum Durchführen einer Addition oder einer Subtraktion in einer Arithmetik redundanter Form und außerdem zum Durchführen eines Gleichheitsvergleichs ohne Übertragsweiterleitung für eine beliebige der Operationen.
21a zeigt ein Ausführungsbeispiel einer Schaltung mit einem redundanten Addierer, der verwendet wird, um eine Addition oder Subtraktion an Operanden auszuführen, die in einer redundanten Übertrag-Summe-Form empfangen werden, wobei die Operanden möglicherweise aus ähnlichen oder nicht ähnlichen Schaltungen umgeleitet (bypassed) werden, und darüber hinaus mit einer Vergleichslogik, die ähnlich der in 18b gezeigten ist, die verwendet wird, um einen Gleichheitsvergleich auszuführen, ohne eine Übertragsweiterleitung zu erfordern.
21b zeigt ein weiteres Ausführungsbeispiel einer Schaltung mit einem redundanten Addierer, der verwendet wird, um eine Addition oder Subtraktion an Operanden auszuführen, die in einer redundanten Form mit vorzeichenbehafteten Stellen empfangen werden, wobei die Operanden möglicherweise aus ähnlichen oder nicht ähnlichen Schaltungen umgeleitet (bypassed) werden, und darüber hinaus mit einer Vergleichslogik, die ähnlich der in 18b gezeigten ist, die verwendet wird, um einen Gleichheitsvergleich auszuführen, ohne eine Übertragsweiterleitung zu erfordern.
22 zeigt ein Ausführungsbeispiel eines digitalen System, das eine Umgehungsschaltung, eine redundante Arithmetikschaltung und Vergleichsschaltung, die so ausgebildet sind, daß sie Additionen, Subtraktionen und nichtweiterleitende Vergleiche in Übereinstimmung mit den Verfahren und Lehren der vorliegenden Erfindung ausführen.
DETAILLIERTE BESCHREIBUNG
Die vorliegende Erfindung schafft ein effizientes Verfahren zum Umleiten (Bypassing) von Ausgangssignalen, die in redundanter Form vorliegen, zu einer unkomplizierten Arithmetikschaltung, die in der Lage ist, Zahlen in redundanter Form zu addieren oder ein Ergebnis zu vergleichen, ohne eine Weiterleitung von Übertragssignalen zu erfordern. Bei einem Ausführungsbeispiel der Erfindung subtrahiert eine Arithme tikschaltung Zahlen, die in redundanter Form empfangen worden sind und vergleicht das Ergebnis mit einer Zahl K, um die Gleichheit von K mit der Summe oder Differenz, die in redundanter Form empfangen worden ist, zu bestimmen.
Ein anderes Ausführungsbeispiel der Erfindung umfaßt das Erzeugen einer Komplementform wenigstens zweier Zahlen, die an die arithmetische Schaltung in redundanter Form geliefert worden sind. Es umfaßt darüber hinaus das Bereitstellen eines einstellenden Eingangssignals an die Arithmetikschaltung, um ein von der Arithmetikschaltung erzeugtes Ergebnis zu erweitern, um ein gültiges Ergebnis einer Subtraktionsoperation in redundanter Form zu erzeugen, und dann das Vergleichen des Ergebnisses mit Null unter Verwendung eines nicht-weiterleitenden (non-propagative) Komparators, um die Gleichheit oder Ungleichheit der beiden Zahlen in redundanter Form zu bestimmen.
Ein weiteres Ausführungsbeispiel wird beschrieben, welches das Erzeugen eines gültigen Ausgangssignal, das in der redundanten Form dargestellt wird, durch die Arithmetikschaltung und das Vergleichen des Ausgangssignals unter Verwendung einer nicht-weiterleitenden Komparatorschaltung zum Bestimmen der Gleichheit oder Ungleichheit des Ausgangssignal mit einer als Eingangssignal zu dem Komparator empfangenen dritten Zahl einschließt.
So kann bei sehr hohen Berechnungsraten ein effizientes Umleiten (Bypassing) von Operanden in redundanter Form für Operationen ausgeführt werden, die Addition, Subtraktion und Gleichheitsvergleiche einschließen.
Eine redundante Form, die zum Implementieren schneller Arithmetikschaltungen nützlich ist, verwendet ein Übertragsbit C_A und ein Summenbit S_A für jede Stelle (Digit) der binären Darstellung einer Zahl A. Wie es detaillierter unten gezeigt werden wird, ermöglicht es diese spezielle redundante Form der Darstellung Zahlen, miteinander unter Verwen dung eines Übertragssicherungsaddierers (carry-save adder) addiert zu werden.
Der Übertragssicherungsaddierer weist eine Struktur auf, die sehr ähnlich der des herkömmlichen Addierers ist, wobei aber die Notwendigkeit beseitigt ist, Übertragssignale entlang der Länge des Ergebnisses fortzupflanzen oder weiterzuleiten. Ein Übertragssicherungsaddierer arbeitet an Zahlen, die in einer redundanten Form dargestellt sind. Jede Stelle (Digit) weist ein Summenbit und ein Übertragsbit auf. Wenn zwei dieser Zahlen miteinander addiert werden, können Schaltungen verwendet werden, die ähnlich den traditionellen Halbaddierern und 3:2-Komprimierern sind. 7a zeigt den herkömmlichen Halbaddierer, und 7b zeigt eine 3:2-Komprimiererschaltung, die verwendet werden können, um die grundlegende Baueinheit eines Übertragssicherungsaddierers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zu bilden.
8 zeigt, wie ein Übertragssicherungsaddierer aus der 3:2-Komprimiererschaltung gemäß 7b konstruiert werden kann. Wenn die B-Eingangssignale von einer Zweierkomplementdarstellung von -B abgeleitet würden, dann wären die von der digitalen Arithmetikschaltung gemäß 8 erzeugten Ergebnisse eine der gültigen Darstellung von A-B in einer redundanten Übertrag-Summe-Form. Wenn aber eine Darstellung von B redundanter Form negiert werden muß, so erfordert eine Konvertierung in das Zweierkomplement eine Weiterleitung der Übertragsbits von B. Die vorliegende Erfindung stellt wenigstens eine gültige Übertrag-Summe-Darstellung von -B zur Verfügung, die aus irgendeiner gültigen Darstellung von B in redundanter Übertrag-Summe-Form erzeugt werden kann.
Bei einer binären Zweierkomplementdarstellung, bei der n die Anzahl der zum Darstellen der Zahl verwendeten Bits ist, weist jede spezielle Nummer von -2^n-1 bis 2^n-1-1 exakt eine Darstellung auf. Diese Tatsache ist in 2c veranschau licht. Bei einer redundanten Darstellung gibt es mehrere gültige Kombinationen, die verwendet werden können, um irgendeine Zahl darzustellen. Wenn beispielsweise die Zahl Null mit Übertragsbits und Summenbits in der oben beschriebenen Weise dargestellt wird, gibt es 2^d redundante Darstellungen, wobei d die Anzahl der binären Stellen in der Zahl ist. Diese 2^d Darstellungen für Null, die drei Stellen verwenden, sind in 9a gezeigt. Eine an zwei beliebigen gültigen Darstellungen von Null aus 9a ausgeführte Additionsoperation unter Verwendung eines Übertragssicherungsaddierers führt zu einer weiteren der gültigen Darstellungen für Null, die in 9a gezeigt sind.
Um sämtliche möglichen redundanten Darstellungen für eine gegebene Zahl A abzuleiten, könnte man mit einer gültigen redundanten Darstellung von A starten und Additionsoperationen unter Verwendung eines Übertragssicherungsaddierers mit der anfänglichen gültigen Darstellung von A und mit jeder gültigen Darstellung von Null aus 9a ausführen. Beispielsweise zeigt 9b sämtliche gültigen redundanten Darstellungen der Zahl -3 unter Verwendung von drei Stellen. Die redundante Darstellung 927 kann aus der Zweierkomplementdarstellung von -3 (binär 101) abgeleitet werden, indem Nullen für die Übertragsbits jeder Stelle eingesetzt werden. Dann kann die redundante Darstellung 920 abgeleitet werden, indem die redundante Null-Darstellung 917 zu der redundanten -3-Darstellung 927 addiert wird. Die redundante Darstellung 921 kann abgeleitet werden, indem die redundante Null-Darstellung 912 zu der redundanten -3-Darstellung 927 addiert wird. Die redundante Darstellung 922 kann abgeleitet werden, indem die redundante Null-Darstellung 911 zu der redundanten -3-Darstellung 927 addiert wird. Die redundante Darstellung 923 kann abgeleitet werden, indem die redundante Null-Darstellung 914 zu der redundanten -3-Darstellung 927 addiert wird. Die redundante Darstellung 924 kann abgeleitet werden, indem die redundante Null-Darstellung 913 mit der redundan ten -3-Darstellung 927 addiert wird. Die redundante Darstellung 925 kann abgeleitet werden, indem die redundante Null-Darstellung 916 mit der redundanten -3-Darstellung 927 addiert wird. Schließlich kann die redundante Darstellung 926 abgeleitet werden, indem die redundante Null-Darstellung 912 zu der redundanten -3-Darstellung 927 addiert wird.
So kann jede gültige redundante Darstellung einer gewünschten Zahl von einer anderen gültigen Darstellung einer ersten Zahl abgeleitet werden, indem Additionsoperationen unter Verwendung eines Übertragssicherungsaddieres mit sämtlichen gültigen redundanten Darstellungen einer zweiten Zahl ausgeführt werden, vorausgesetzt, daß die erste Zahl und die zweite Zahl zu der gewünschten Zahl summieren. Da es im Stand der Technik bekannt ist, daß ein Übertragssicherungsaddierer ein gültiges Ergebnis für eine Subtraktionsoperation erzeugt, wenn die subtrahierte Zahl in der Zweierkomplementdarstellungsmethode negiert wurde, informiert uns die obige Beschreibung darüber, daß der Übertragssicherungsaddierer gültige Ergebnisse für sämtliche anderen redundanten Darstellungen der Zahl, die zu subtrahieren ist, erzeugt. Die vorliegende Erfindung schafft einen effektiven Weg zum Bestimmen einer korrekten redundanten Darstellung, die einer Negation jeder gültigen redundanten Darstellung einer zu subtrahierenden Zahl entspricht.
Es wird wieder auf die 9a und 9b Bezug genommen; aus den gezeigten Tabellen kann man entnehmen, daß die redundante Darstellung für die Zahl Null 910 dann, wenn unter Verwendung einer bitweise durchgeführten Negation ein Komplement gebildet wird, die redundante Darstellung für die Zahl -3 920 wird. In gleicher Weise erzeugt das Komplement der redundanten Darstellung 911 die redundante Darstellung 921, wobei dies für jede gültige redundante Darstellung von Null, die in 9a gezeigt ist, fortgesetzt wird. Folglich würde eine Subtraktion von Null unter Verwendung eines Übertragssicherungsaddierers ein Ergebnis erzeugen, das um eine Differenz von genau drei falsch wäre, wenn die redundante Darstellung der negativen Null unter Verwendung einer bitweisen Negation als Komplement erzeugt würde. Darüber hinaus könnte dieses Ergebnis korrekt sein durch Addieren irgendeiner gültigen Darstellung von Drei zurück in die von dem Übertragssicherungsaddierer erzeugte Summe.
Wie man in der obigen Beschreibung sieht, arbeitet dann, wenn dieses Korrekturverfahren für eine gültige redundante Darstellung einer Zahl arbeitet, sie auch für sämtliche redundanten Darstellungen dieser Zahl. 10 zeigt eine Abbildung von gültigen dreistelligen redundanten Darstellungen einer Zahl zwischen minus Vier (-4) und Drei (3) auf gültige dreistellige redundante Darstellungen für denselben Zahlenbereich. Aus der Tabelle ist zu entnehmen, daß das Komplement einer Zahl N, die in redundanter Form dargestellt ist, eine gültige redundante Darstellung von -N-3 Modulo der Größe des Satzes der dargestellten Zahlen ist (in dem in 10 gezeigten Fall ist die Satzgröße 8).
Das oben beschriebene Verfahren zum Subtrahieren zweier Zahlen A und B, die in redundanter Form dargestellt sind und Vektoren von Übertragsbits C_A und C_B und Vektoren von Summenbits S_A und S_B aufweisen, kann wie folgt ausgedrückt werden: A – B = (SA + 2CA) – (SB + 2CB) = (SA + 2CA) – (-SB – 2CB) = (SA + 2CA) + ((~SB + 1) + 2 (~CB + 1) = (SA + 2CA) + (~SB + 2(~(CB) + 3)wobei eine bitweise Komplementoperation durch das Symbole "~" angezeigt wird.
Somit wurde ein effizientes Verfahren zum Erzeugen einer redundanten Darstellung, die der Negation einer in der redundanten Form dargestellten Zahl entspricht, und zum Korrigieren der Darstellung durch die Verwendung einer Übertragssicherungsaddiererschaltung, um ein gültiges Ergebnis in re dundanter Form zu erzeugen, das einer Subtraktionsoperation entspricht, hier offenbart.
Ein Ausführungsbeispiel der vorliegenden Erfindung verwendet eine Schaltung, die eine Funktionalität aufweist, die ähnlich der der Schaltung ist, die in 7b oder 7c gezeigt ist, um eine Übertragssicherungsaddiererstruktur zu konstruieren, die ähnlich der in 8 gezeigten ist. Dieser Addierer schließt die Additionsoperationen in zwei Stufen ab. Stufe Eins, 810, empfängt als Eingangssignal drei Eingangsbits für jede Stelle (Digit) in der Darstellung der zu addierenden Zahlen und gibt zwei Bits für jede Stelle an die Stufe Zwei aus, 811. Jede Stufe ist eine regelmäßige Struktur, die aus Blöcken konstruiert ist, die ähnlich dem Gezeigten 801 sind, welcher die Funktionen der in 7b gezeigten Schaltung ausführt. Stufe Zwei, 811, empfängt als Eingangssignale die Zwischen-Summen- und Übertrags-Ergebnisse aus Stufe Eins, 810 und empfängt außerdem ein viertes Eingangsbit aus jeder Stelle eines der Eingangsoperanden. Stufe Zwei, 811 erzeugt eine redundante Darstellung mit einem Summenbit und einem Übertragsbit für jede Stelle der sich ergebenden Summe der beiden Eingangsoperanden.
11 zeigt eine Übertragssicherungsaddiererstruktur, ähnlich der in 8 beschriebenen, die bei einem alternativen Ausführungsbeispiel der Erfindung verwendet wird, um eine Subtraktionsoperation A-B auszuführen, wobei B eine Zahl ist, die durch irgendeine ihrer möglichen gültigen redundanten Darstellung dargestellt wird. Um die Subtraktionsoperation auszuführen, wird von jedem der Übertragsbits und jedem der Summenbits in einer redundanten Darstellung von B eine Komplement gebildet und an den Übertragssicherungsaddierer angelegt. Dann wird ein Ergebnis korrigiert, indem eine Einstellung von Frei addiert wird. Dies wird in 11 ausgeführt, indem drei Übertragsbits C_A-1, C_B-1 und C_in auf einen logischen Wert von 1 gesetzt werden. Wenn die Kombination dieser drei Übertragsbits an den in der Übertragssiche rungsaddiererschaltung an den Eingängen 1101, 1102 und 1103 zur Verfügung gestellten Eingängen empfangen werden, werden sie in das Ergebnis eingebracht. Somit erzeugt die Schaltung, die in der in 11 gezeigten Weise ausgebildet ist, eine gültige redundante Darstellung für die Subtraktionsoperation A-B.
12 zeigt ein weiteres alternatives Ausführungsbeispiel der Erfindung. Wie oben erörtert, kann eine beliebige gültige Darstellung des Einstellwerts verwendet werden, um die resultierende Summe zu korrigieren. In 12 empfängt der am wenigstens signifikante Übertragssicherungsaddiererblock zusammen mit den am wenigstens signifikanten Summenbits der Eingangsoperanden ein am wenigsten signifikantes Summenbit S_CO für den Korrekturwert am Eingang 1201. Der Übertragssicherungsaddiererblock, der die zweitniedrigste Stelle erzeugt, empfängt ebenfalls ein Übertragsbit C_CO für den Korrekturwert am Eingang 1202. Somit erzeugt die Schaltung, die in der 12 gezeigten Weise konfiguriert ist, ebenfalls eine gültige redundante Darstellung für die Subtraktionsoperation A-B.
Durch Auswählen einer abweichenden Form einer redundanten Darstellung und möglicherweise einer abweichenden Konstruktion des redundanten Addierers ist es für Fachleute möglich, den Einstellwert zu ändern, der benötigt wird, um ein unter Verwendung der redundanten Addiererschaltung erzeugtes Ergebnis zu korrigieren. Es ist auch möglich, das Verfahren gemäß der vorliegenden Erfindung zu verwenden, um mehr als zwei Operanden zu addieren und zu subtrahieren, womit der Einstellwert oder die Einstellwerte geändert werden, die erforderlich sind, um die erzeugten Ergebnisse zu korrigieren.
13 zeigt ein weiteres alternatives Ausführungsbeispiel der Erfindung, welches verwendet werden kann, um drei in redundanter Form empfangene Operanden zu summieren. Eine Steuereinrichtung 1304 wird verwendet, um die sich ergebende Summe über einen Einstelleingang zu einer 7:3-Komprimierschaltung 1301 oder eine 3:2-Komprimierstufe 1306 oder beide zu korrigieren. In 13 kann ein Ergebnis für eine Umgehung (Bypass) als Operand für eine weitere Operation abgegriffen werden, während es in redundanter Form vorliegt. Wenn ein Ergebnis zur Umgehung nach der Addierstufe 1306 und vor einer Übertragsweiterleitstufe 1306 abgegriffen wird, wie es durch den Abgriff 1302 gezeigt ist, so ist ein umgeleiteter Operand in einer redundanten Form mit einem Übertragsbit und einem Summenbit pro Stelle ähnlich den Eingabeoperanden verfügbar, ohne daß auf die Übertragsweiterleitung gewartet zu werden braucht. Ein Ergebnis könnte aber auch vor der Stufe 1306 zur Umleitung abgegriffen werden, wie es durch den Abgriff 1303 gezeigt ist. In einem solchen Fall liegt der Operand in einer zweiten redundanten Form vor, die zwei Übertragsbits und ein Summenbit pro Stelle aufweist. Der in 13 gezeigte Addierer ist in der Lage, zwei Operanden in dieser zweiten redundanten Form zu akzeptieren, und die Steuerung 1304 kann eine Einstelleingabe entweder der Schaltung 1301 oder der Schaltung 1306 oder beiden zur Verfügung stellen, um die Ergebnisse zu korrigieren, wenn Eingaben in einer der beiden redundanten Formen zur Verfügung gestellt werden. So erzeugt die Schaltung, die in der in 13 gezeigten Weise konfiguriert ist, eine gültige redundante Darstellung für Additions/Subtraktions-Operationen mit zwei oder drei Operanden.
14 zeigt ein weiteres alternatives Ausführungsbeispiel der Erfindung, das einen Umgehungsmultiplexer (Bypass-Multiplexer) 1403 enthält, der am Eingang 1402 ein aus einem Abgriff 1401 vom Ausgang der Addiererstufe 1406 umgeleitetes Ergebnis empfängt. Die Steuereinrichtung 1404 wählt zwischen einem Eingabeoperanden D und einem umgeleiteten Operanden 1402. Wenn die auszuführende Operation eine Subtraktion ist, dann wählt die Steuereinrichtung 1404 außerdem eine Komplement-Ausgabe zum Liefern an den B-Eingang der Addiererstufe 1405 und stellt die Einstelleingabe in geeigneter weise ein. In diesem Fall wird die Einstelleingabe so eingestellt, wie es in 11 gezeigt ist.
15 zeigt ein weiteres alternatives Ausführungsbeispiel der Erfindung, welches bis zu m Operanden in einer redundanten Form akzeptiert. Die Eingaben können aus einer Komprimierstufe der Schaltung 1501 oder aus irgendeiner anderen arithmetischen Schaltung umgeleitet (bypassed) oder von einem Registersatz oder einem Speicher geliefert werden. Die Operanden haben n Stellen, wobei jede Stelle (Digit) ein Übertragsbit und ein Summenbit enthält. Eine beliebige Zahl i der m Operanden (für i zwischen null und m) kann negiert werden, indem das Komplement der richtigen i*2n Ausgabebits des Multiplexers/Invertierers 1503 unter der Anweisung der Steuerung 1504 gebildet wird und das von der Schaltung 1501 erzeugte Ergebnis eingestellt wird, indem 3i über den Eingang 1502 addiert wird, was ebenfalls von der Steuerung 1504 angewiesen wird.
16a zeigt eine mögliche Schaltung zum Erzeugen einer Komplementform einer in redundanter Form empfangenen Zahl. Die der Schaltung zur Verfügung gestellte Zahl wird in einer redundanten Form mit vorzeichenbehafteter Stelle (signed-digit) dargestellt. Die von der Schaltung erzeugte Zahl liegt in einer redundanten Übertrag-Summe-Form und in Komplementform in Übereinstimmung mit den gegenwärtig zu Zwecken der Veranschaulichung offenbarten Verfahren vor.
16b zeigt eine Übertragssicherungsaddiererstruktur, wie die in 8 beschriebene, die in Kombination mit der Komplement-bildenden Schaltung gemäß 16a bei einem weiteren alternativen Ausführungsbeispiel der Erfindung verwendet wird, um eine Subtraktionsoperation A-B durchzuführen, wobei B eine Zahl ist, die durch irgendeine ihrer möglichen gültigen redundanten Darstellungen mit vorzeichenbehafteten Stellen dargestellt wird. Um die Subtraktionsoperation auszuführen, werden sämtliche mit Ausnahme des am ge ringsten bewerteten Vorzeichen-Bits negiert und jedes der sich ergebenden Vorzeichen-Bits wird UND-verknüpft mit seinem zugehörigen Betragsbit, und dann werden sämtliche Ergebnisse mit Ausnahme des am geringsten bewerteten Ergebnisses negiert. Schließlich wird nur das am geringsten bewertete Betragsbit negiert. So werden die Komplement-Übertragsbit und -Summenbits in einer redundanten Darstellung von B erzeugt und dem Übertragssicherungsaddierer geliefert. Dann wird ein Ergebnis korrigiert, indem eine Einstellung von Drei addiert wird. Dies wird gemäß 16b ausgeführt, indem drei Übertragsbits C_A-1, C_B-1 und C_in auf einen logischen Wert von 1 gesetzt werden. Wenn die Kombination dieser drei Übertragsbits an den in der Übertragssicherungsaddiererschaltung an den Eingängen 1601, 1602 und 1603 zur Verfügung gestellten Eingängen empfangen wird, werden diese in das Ergebnis eingebracht. So erzeugt die Schaltung, die in der in 16b gezeigten Weise konfiguriert ist, eine gültige redundante Darstellung für die Subtraktionsoperation A-B.
Es ist klar, daß die hier offenbarten Verfahren in den Anordnungen und im Detail durch Fachleute modifiziert werden können, ohne von den Prinzipien der vorliegenden Erfindung abzuweichen.
17 faßt das Verfahren zum Subtrahieren von in redundanter Form dargestellten Zahlen zusammen. Das Verfahren umfaßt, in 1702, das Komplement-Bilden wenigstens eines der in redundanter Form, in 1701, empfangenen Operanden; und das Einstellen eines erzeugten Ergebnisses durch Addieren eines Einstellwerts, in 1703, um einen gültigen Ausgang der Subtraktionsoperation zu erzeugen, in 1704, der in redundanter Form dargestellt ist. Wie zuvor erörtert, erzeugt ein Einstellwert, der ein Vielfaches von Drei ist, gültige Ausgänge unter Verwendung einer Übertragssicherungsarithmetik und redundanter Stellen, die ein Übertragsbit und ein Summenbit aufweisen.
Um die in redundanter Form erzeugten Ergebnisse schnell zu vergleichen, ist es erwünscht, einen nichtweiterleitenden (non-propagative) Komparator zu verwenden, so daß das Ergebnis vor der Übertragsweiterleitung erlangt werden kann. Cortadella et al. beschrieben eine Gleichheitsvergleichschaltung zur Verwendung bei einer Zweierkomplementarithmetik in einem Artikel mit dem Titel "Evaluation of A+B = K Conditions Without Carry Propagation", der sich in den IEEE Transactions on Computers, Band 41, No. 11, November 1992 findet. Eine ähnliche Schaltung kann verwendet werden, um Ergebnisse in redundanter Form zu vergleichen.
18a zeigt einen Halbaddierer mit Eingaben eines Summenbits und eines Übertragsbits, die miteinander addiert werden sollen. Dies stellt ein Weg dar, auf dem ein Übertragsweiterleitsignal und ein Übertragserzeugesignal innerhalb einer Addierer/Übertragslogikschaltung zur Verwendung bei Zahlen in redundanter Übertrag-Summe-Form erzeugt werden können.
18b zeigt eine mögliche Schaltung zum Erzeugen eines Gleichheitsvergleichsergebnisses unter Verwendung von Übertragsweiterleitsignalen und Übertragserzeugesignalen, die keine Übertragsweiterleitung erfordert. Die Schaltung 1810 erzeugt einen Gleichheitsvergleich für die Stelle 1 der redundanten Darstellung mit der Stelle 1 einer Zahl K. In ähnlicher Weise erzeugen ähnliche Schaltungen Ergebnisse für jede Ziffernposition. Das endgültige Vergleichsergebnis wird in Z ohne Notwendigkeit einer Übertragsweiterleitung gesammelt. Die gezeigte Schaltung weist die Fähigkeit auf, zu bestimmen, ob ein arithmetisches Ergebnis gleich K ist, bevor das Vorzeichen des Ergebnisses identifiziert ist oder die Weiterleitung der Übertragssignale zu der am höchsten bewerteten Position des Ergebnisses abgeschlossen werden kann.
19a zeigt eine weitere Schaltung zum Erzeugen einer Übertrag-Summe-Darstellung aus einer Darstellung mit vorzeichenbehafteter Stelle. Die erzeugten Werte sind geeignete Eingaben für die Schaltung gemäß 18a. Folglich kann die Schaltung gemäß 18b ebenfalls verwendet werden, wenn das zu vergleichende Ergebnis in einer redundanten Darstellung mit vorzeichenbehafteten Stellen vorliegt.
19b zeigt eine Schaltung, die Teil einer Addierer/Übertragslogikschaltung sein könnte, die ein Übertragsweiterleitsignal und ein Übertragserzeugesignal erzeugt, die zur Verwendung bei der nicht-weiterleitenden Komparatorschaltung gemäß 18b geeignet sind. Die Vorzeichen- und Betragswerte an einer Stelle, wie beispielsweise 1910, werden einer Schaltung 1911 eingegeben, welche ähnlich der in 19a gezeigten ist. Die Ergebnisse werden unter Verwendung einer 3:2-Komprimierschaltung 1912 und einer Halbaddiererschaltung 1913 kombiniert, um Übertragserzeuge- und Übertragsweiterleit-Signale zu erzeugen, die zur Verwendung bei der nicht-weiterleitenden Komparatorschaltung gemäß 18b geeignet sind.
20 zeigt ein Verfahren zum Ausführen einer Addition oder einer Subtraktion bei einer Arithmetik redundanter Form, wodurch ein gültiges Ergebnis in redundanter Form erzeugt wird und außerdem ein Gleichheitsvergleich ohne Übertragsweiterleitung für eine beliebige der erforderlichen Operationen ausgeführt wird.
21a zeigt ein Ausführungsbeispiel einer Schaltung, welche das in 20 beschriebene Verfahren implementieren kann, wobei ein redundanter Addierer 2103 verwendet wird, um eine Addition oder Subtraktion an in einer redundanten Übertrag-Summe-Form empfangenen Operanden und mit einer Eingabe aus der Steuerung 2102 gemäß dem gegenwärtigen Verfahren auszuführen. Die Operanden sind möglicherweise über den Bypass-Multiplexer 2101 aus ähnlichen oder nicht ähnlichen Schaltungen umgeleitet. 21a zeigt ferner das aktuelle Verfahren, das mit einem nicht-weiterleitenden Komparator 2106, der eine Addierer/Übertragslogik 2104 und eine Ver gleichslogik 2105 aufweist, implementiert wird. Die Vergleichslogik 2105 ist ähnlich der in 18b gezeigten und wird verwendet, um einen Gleichheitsvergleich auszuführen, ohne eine Übertragsweiterleitung zu erfordern. Wie es in 18a gezeigt ist, können die erforderlichen Übertragserzeuge- und Übertragsweiterleit-Signale aus dem redundanten Ergebnis durch die Addierer/Übertragslogik 2104 zur Verfügung gestellt werden, ohne daß eine Übertragsweiterleitung erforderlich wäre.
21b zeigt ein weiteres Ausführungsbeispiel einer Schaltung, welche das in 20 beschriebene Verfahren implementieren kann, wobei ein redundanter Addierer 2113 verwendet wird, um eine Addition oder Subtraktion, dieses Mal an in einer redundanten Form mit vorzeichenbehafteten Stellen empfangenen Operanden und mit einer Eingabe aus der Steuerung 2112, in Übereinstimmung mit dem aktuellen Verfahren auszuführen. Die Operanden sind möglicherweise umgeleitet über den Bypass-Multiplexer 2111 aus ähnlichen oder nicht ähnlichen Schaltungen. 21b zeigt ferner das aktuelle Verfahren, das mit einem nicht-weiterleitenden Komparator 2116, der eine Addierer/Übertragslogik 2114 und eine Vergleichslogik 2115 aufweist, implementiert wird. Die Vergleichslogik ist ähnlich der in 18b gezeigten und wird verwendet, um einen Gleichheitsvergleich auszuführen, ohne eine Übertragsweiterleitung zu erfordern. Wie es in 19b gezeigt ist, können die erforderlichen Übertragserzeuge- und Übertragsweiterleitsignale aus dem redundanten Ergebnis durch die Addierer/Übertragslogik 2114 zur Verfügung gestellt werden, ebenfalls ohne eine Übertragsweiterleitung zu erfordern.
Somit ermöglicht das, was offenbart worden ist, die Durchführung einer effizienten Umgehung (Bypassing) von Operanden in redundanter Form bei sehr hohen Berechnungsraten für Operationen, die Addition, Subtraktion und Gleichheitsvergleiche von redundanten arithmetischen Ergebnissen mit einer weiteren Zahl, die dem Komparator zur Verfügung gestellt wird, einschließen.
22 zeigt ein weiteres alternatives Ausführungsbeispiel der Erfindung, das bei einem digitalen Rechnersystem benutzt wird. Der Befehlsdecodierer 2201 ist in der Lage, Befehle zu decodieren, die Additionsbefehle, Subtraktionsbefehle, Vergleichsbefehle und Verzweigungsbefehle einschließen, aber darauf nicht beschränkt sind. Viele der digitalen Funktionen können mit arithmetischen Schaltungen redundanter Form implementiert werden, wobei diese Funktionen Multiplikation, Division, Adreßerzeugung, Vergleiche, Addition und Subtraktion einschließen, nicht aber darauf begrenzt sind. Insbesondere verwendet ein redundanter Addierer 2206 eine Schaltung redundanter Form, um eine Subtraktion auf die zuvor offenbarte Weise auszuführen. wenn ein Befehl abgeschlossen ist, werden die Ergebnisse aus der redundanten Form über die redundante Konvertierungseinheit 2204 konvertiert und in den Registersatz 2205 eingeschrieben. Wenn ein Subtraktions- oder Vergleichsbefehl als Operand ein Ergebnis aus einem vorhergehenden Befehl benötigt, kann das Ergebnis in redundanter Form über die Umgehungen 2207 unter der Lenkung durch die Umgehungs-Routing-Steuerung 2203 umgeleitet werden.
Das Ergebnis kann durch irgendeine der Funktionseinheiten geliefert werden, die Darstellung redundanter Form verwenden. Die Steuerung 2202 lenkt die Negation der umgeleiteten Operanden durch die Erzeugung von Komplementen der redundanten Formen der Operandenstellen und durch Erweiterung des redundanten arithmetischen Ergebnisses durch einen Korrekturwert, der als Eingabe dem redundanten Addierer 2206 geliefert wird. So können die Ergebnisse als Operanden in redundanter Form umgeleitet werden, und gültige Ergebnisse können in redundanter Form für Subtraktionsoperationen erzeugt werden. Durch die redundante Arithmetikschaltung erzeugte und in redundanter Form übermittelte Ergebnisse kön nen mit Null oder irgendeiner anderen Zahl K in einer nichtweiterleitenden (non-propagative) Vergleichsschaltung 2208 verglichen werden.
Die obige Beschreibung soll bevorzugte Ausführungsbeispiele der vorliegenden Erfindung veranschaulichen. Aus der obigen Diskussion ist es klar, daß die Erfindung bei Anordnungen und Details durch Fachleute modifiziert werden kann, ohne von den Prinzipien der vorliegenden Erfindung innerhalb des Umfangs der beigefügten Ansprüche abzuweichen.

Claims

Schaltungsanordnung zum schnellen Erzeugen eines gültigen Ergebnisses einer arithmetischen und Vergleichs-Operation, aufweisend: a) eine Arithmetikschaltung (2103; 2113) zur Durchführung einer arithmetischen Operation an mehreren Operanden, von denen wenigstens einer in redundanter Form dargestellt ist, wobei die Arithmetikschaltung ein Ergebnis in redundanter Form erzeugt, und b) eine Komparatorschaltung (2106; 2116), die das Ergebnis in redundanter Form empfängt und mit einem Wert vergleicht und ein Vergleichsergebnis erzeugt, das eine Gleichheit des Ergebnisses und des Werts anzeigt, wobei das Vergleichsergebnis unabhängig von irgendeiner Übertragssignalfortpflanzung von einer am geringsten bewerteten Stelle des Ergebnisses der arithmetischen Operation zu einer am höchsten bewerteten Stelle des Ergebnisses über einen Weiterleitungspfad erzeugt wird.
Schaltungsanordnung nach Anspruch 1, wobei die arithmetische Operation eine Subtraktionsoperation ist und die Schaltungsanordnung ferner aufweist: eine empfangende Schaltung zum Erzeugen einer redundanten Komplement-Form wenigstens eines von der Arithmetikschaltung in redundanter Form empfangenen Operanden und eine Steuereinheit zum Anweisen einer Einstelleingabe zu der Arithmetikschaltung zum Einstellen eines durch die Arithmetikschaltung erzeugten Ergebnisses, um das Ergebnis der Subtraktionsoperation, das in redundanter Form dargestellt ist, zu erzeugen.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die arithmetische Operation eines Subtraktionsoperation ist so daß die Schaltungsordnung eine Schaltungsan ordnung zum Vergleichen von Operanden in redundanter Form darstellt.
Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß das von der Arithmetikschaltung erzeugte Ergebnis in redundanter Form in einem Zweierkomplement vorliegt.
Schaltungsanordnung nach Anspruch 3, gekennzeichnet durch eine Schaltung zum Erzeugen einer Komplement-Form wenigstens eines der in redundanter Form empfangenen Operanden.
Schaltungsordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Komplement-Form eine redundante Übertrag-Summe-Form ist.
Schaltungsanordnung nach Anspruch 5, gekennzeichnet durch eine Steuereinheit zum Anweisen einer Einstelleingabe in die Arithmetikschaltung zum Einstellen des durch die Arithmetikschaltung erzeugten Ergebnisses derart, daß das Ergebnis der Subtraktionsoperation, das in redundanter Form dargestellt ist, erzeugt wird.
Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Einstelleingabe in die Arithmetikschaltung das Ergebnis einstellt, indem ein Mehrfaches von drei addiert wird, um das Ergebnis der Subtraktionsoperation, das in redundanter Form dargestellt ist, zu erzeugen.
Verfahren zum schnellen Ausführen einer arithmetischen und Vergleichs-Operation, wobei: a) von einer Arithmetikschaltung mehrere Operanden in redundanter Form empfangen (2001) und eine arithmetische Operation an den Operanden ausgeführt wird, wobei dann, wenn die arithmetische Operation eine Subtraktion ist, ein Komplement redundanter Form wenigstens eines der Operanden redundanter Form erzeugt wird (2003) und eine Justageeingabe der Arithmetikschaltung zur Verfügung gestellt wird (2004), um ein von der Arithmetikschaltung erzeugtes Ergebnis derart zu erweitern, daß eine gültige Ausgabe redundanter Form als Ergebnis einer Substraktionsoperation erzeugt wird (2005), und anderenfalls eine gültige Ausgabe in redundanter Form als Ergebnis einer Additionsoperation erzeugt wird (2002; 2005), und b) das Ergebnis der arithmetischen Operation mit einem Vergleichswert verglichen wird (2006), um die Gleichheit des Ergebnisses mit dem Vergleichswert zu bestimmen, wobei ein nicht-weiterleitender Komparator verwendet wird, der das Vergleichsergebnis unabhängig von irgendeiner Übertragssignalfortpflanzung erzeugt.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Vergleichswert eine Eingabe in den nicht-weiterleitenden Komparator ist, die in einer Zweierkomplementform dargestellt wird.
Datenverarbeitungseinrichtung mit einer Schaltungsanordnung nach Anspruch 1, wobei das Ergebnis in redundanter Form mittels einer Umgehungsschaltung (Bypass) (2101; 2111; 2207) Eingängen der Arithmetikschaltung zugeführt wird.
Datenverarbeitungseinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß das Ergebnis in redundanter Form in einer Übertrag-Summe-Form zugeführt wird.
Datenverarbeitungseinrichtung nach Anspruch 11 oder 12, dadurch gekennzeichnet daß die Gleichheit oder Ungleichheit des Ergebnisses und des Vergleichswerts bestimmt wird, bevor ein Vorzeichen des Ergebnisses feststeht.
Datenverarbeitungseinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß der Vergleichswert eine Eingabe in die Komparatorschaltung ist, die in Zweierkomplementform dargestellt ist.