Feld der Erfindung
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Die vorliegende Erfindung betrifft ganz allgemein digitale
Logik-Schaltungen und im besonderen eine Schaltung zum
Steuern der Verschiebeoperationen für eine Bitsequenz in
einer digitalen Logik-Schaltung. Insbesondere betrifft die
vorliegende Erfindung eine Verschiebe-Steuerschaltung, in
welcher die in einem Computerregister, einem
Zwischenspeicher oder einer Speicherzelle gespeicherten Stellen beim
Programmieren des Registers, des Zwischenspeichers oder der
Speicherzelle in Assemblersprache um eine variable Anzahl
von Stellen verschoben werden müssen.
Hintergrund der Erfindung
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Es sei angenommen, daß eine Bitfolge N mit einer Anzahl von
n Bits als die Datenbits verwendet wird, die die
Verschiebungszahl für eine bestimmte Sequenz D von Datenbits
angibt, das heißt, die Anzahl von Bitpositionen oder Stellen,
um welche die Stellen in der bestimmten Datenbitsequenz D
verschoben werden sollen. Aus dem Stand der Technik ist
bekannt, daß die mit einer solchen Datenbitfolge N
erhältlichen Verschiebungsbeträge insgesamt bis 2n-1 Zählstellen
betragen, einschließlich einer 0-Bit-Verschiebung, da eine
2n-Bit-Verschiebung in ihrer Wirkung äquivalent zu der 0-
Bit-Verschiebung ist. Die Datenbits einer solchen Bitfolge
N können einzig und allein auf den Verschiebungsbetrag
hinweisen oder können nicht nur die auf den
Verschiebungsbetrag hinweisenden Bits, sondern zudem ein Bit umfassen, das
auf die Richtung hinweist, in welcher Verschiebungen
innerhalb
der Datenbitsequenz D erfolgen sollen. Dort, wo die
Bitfolge N in dem Zweierkomplementsystem wiedergegeben
wird, ist jede der möglichen Zahlen, die durch die Bitfolge
N ausgedrückt werden kann, gegeben als:
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in der mi die einzelnen Stellen, die die Bitfolge N bilden,
wiedergibt.
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Aus dieser Gleichung 1 ist zu ersehen, daß die Zahlen,
welche von der Bitfolge N ausgedrückt werden können, aus einer
Menge von ganzen Zahlen in einem Bereich von -2n-1 bis
+(2n-1) einschließlich 0 bestehen. Wenn eine solche
Datenbitfolge N ein der Verschiebungsrichtung zugeordnetes
Vorzeichenbit umfaßt, sind zwei unterschiedliche
Verschiebungstechniken erhältlich. Eine Technik besteht darin,
Links- und Rechts-Verschiebungen um jeweils eine Anzahl von
n Bitpositionen in einer Verschiebungsschaltung mit
Links/Rechts-Verschiebungsmöglichkeiten durchzuführen. Die
andere besteht darin, die Dreh- oder Umkehrfunktion von
beispielsweise einem Trommelschieber auszunutzen, um eine N-
Bit-Verschiebung in eine Richtung und eine Verschiebung um
eine Anzahl (2n-1-N)-Bitpositionen in die andere Richtung
zu bewirken, wodurch eine virtuelle Links- und
Rechts-Verschiebung um jeweils eine Anzahl von n Bitpositionen
erzeugt wird. Von diesen beiden Verschiebungstechniken wird
die letztere zum Zwecke einer leichten Gestaltung und
Konstruktion der Verschiebungs-Schaltung im allgemeinen
bevorzugt, um die besondere Technik durchzuführen.
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Andererseits werden in einer dyadischen Operation, in
welcher zwei Operanden in einer Gleitkommaarithmetik-Routine
arithmetisch zusammenaddiert werden müssen, die Stellen der
Mantisse des Operanden mit dem kleineren Exponententeil um
eine Anzahl von Bitpositionen entsprechend dem Unterschied
zwischen der Stellenanzahl der jeweiligen Exponentenwerte
der zwei Operanden verschoben. Folglich kann, beim
Vergleich zwischen den jeweiligen Exponentenwerten der zwei
Operanden, ein positiver Verschiebungsbetrag immer durch
Subtrahieren des kleineren Exponentenwertes von dem
größeren in der Gleitkommaarithmetik-Routine erhalten werden. Im
Falle einer Hochleistungs-Gleitkommaarithmetikoperation
sind ausgeklügelte Techniken erforderlich, um den Vergleich
und die Subtraktion zum Skalieren der dyadischen Operanden
in Parallelverarbeitung auszuführen. Eine Übernahme solcher
Parallelverarbeitungspläne führt unvermeidlich zum
Nachteil zusätzlicher Hardwarekomponenten des Registers oder
Zwischenspeichers,die das
Hochleistungs-Gleitkommaarithmetikformat verwenden.
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Die Hochleistungs-Gleitkommaarithmetik-Routine hat ein
weiteres Problem, derart, daß bei parallel durchgeführtem
Vergleich und bei Subtraktion der zwei Exponentenwerte die
Subtrahieroperation ohne Rücksicht auf die Größenbeziehung
zwischen den jeweiligen Exponentenwerten der zwei Operanden
vorgeht. Es kann folglich passieren, daß der größere der
Exponentenwerte von dem kleineren subtrahiert wird, obwohl
die Verschiebungsrichtung der Mantisse der zu skalierenden
Wortzahl festgelegt ist. Weiter sei angenommen, daß das
kleinere von zwei Zahlworten, von welchen jedes zu einer
durch ein Zweier-Komplement wiedergegebene negativen Zahl
führt, in eine Verschiebungs-Schaltung eingebracht werden
soll, um eine N -Bit-Verschiebung des Zahlenwortes in der
Verschiebungs-Schaltung zu bewirken. Falls in diesem Fall
das n-te Bit mn der Bitfolge N=1 ist, gilt die Beziehung
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so daß es notwendig ist, von dieser Gleichung 3 den
absoluten Wert des Zweierkomplementes des in die Verschiebungs-
Schaltung gebrachten Zahlwortes zu erhalten. Das bedeutet,
daß ein Verfahren gleich dem, das zum Erzeugen einer
Verschiebung um eine Anzahl 2n-1-N-Bitpositionen in einem
vorstehend diskutierten Trommelschieber verwendet wird, unter
Verwendung einer Drehverschiebungstechnik folgen muß, da
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Ein solches Verschiebungsverfahren kann durch eine
Verschiebungs-Schaltung durchgeführt werden, die eine -Bit-
Verschiebungsstufe und eine Einzelbit-Verschiebungsstufe
aufweist, wie beispielsweise in der vorläufigen japanischen
Patentveröffentlichung Nr. 59-0079495 gelehrt wird. Wie aus
dem Stand der Technik bekannt ist, ist eine zu
verschiebende Zahl in ihrer Wortlänge in der Regel größer als eine
Bitfolge, die als das über den Verschiebungsbetrag
bestimmende Datum verwendet wird. Aus diesem Grund sind mehr
Hardwarekomponenten zum Umsetzen der Einzelbitstufe der
geteilten Verschiebungs-Schaltung erforderlich. Zusätzlich
führt der Schaltungsaufbau mit der getrennten -Bit- und
Einzelbit-Verschiebungsstufe einer solchen
Verschiebungschaltung leicht zu verlängerten und kompliziert
geführten Signalübertragungswegen der geteilten
Verschiebungs-Schaltung. Eine Umsetzung eines solchen
Schaltungsaufbaues auf einem integrierten Halbleiterchip stellt
deshalb deutliche Einschränkungen in der von der Schaltung
erzielbaren Nutzleistung auf, insbesondere dort, wo die
Schaltung in einer dynamischen Konfiguration verwendet
wird.
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JP-59-79495 (A) offenbart eine Verschiebungs-Schaltung, in
welcher eine Verschiebesteuerung bei Rechtsverschiebung
durch einen Inverter, der ein Einerkomplement der
Verschiebungszahl
verwendet, und durch Zuführen eines fehlenden
Bits aus einem anderen Schieberegister durchgeführt wird.
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Es ist demgemäß eine wichtige Aufgabe der vorliegenden
Erfindung, eine nützliche Lösung der Probleme zu schaffen,
welche bisher die bidirektionalen Verschiebungstechniken
mit Drehmerkmalen und den Techniken zum Steuern des
Verschiebungsbetrages soweit es beispielsweise zum Bewirken
der Skalierung dyadischer Operanden in
Gleitkommaarithmetik-Routinen, wie vorstehend vorgeschlagen und in die
Praxis umgesetzt, erforderlich ist, innegewohnt haben. Es sei
angemerkt, daß die Probleme der Verschiebungs- und
Skalierungstechniken des Standes der Technik die Einschränkungen
in den dafür verfügbaren Operationsgeschwindigkeiten, das
Erfordernis zusätzlicher Hardwarekomponenten und die sich
daraus ergebende Komplexität der Verschiebungs-Schaltung
umfassen. All diesen Problemen wird begegnet, ob die
Operation +1, wie oben diskutiert, in einer arithmetischen
Schaltung oder einer Verschiebungs-Schaltung, welche eine
getrennte -Bit und eine Einzelbit-Verschiebestufe
aufweist, ausgeführt werden soll.
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Diese Aufgabe wird durch die in Anspruch 1 definierte
Verschiebesteuerschaltung gelöst.
Kurzbeschreibung der Zeichnungen
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Die Merkmale und Vorteile einer Verschiebe-Steuerschaltung
gemäß der vorliegenden Erfindung werden aus der folgenden
Beschreibung im Zusammenhang mit den beigefügten
Zeichnungen besser verstanden werden. Es zeigen:
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Fig. 1 ein Blockdiagramm, das einen Teil einer Verschiebe-
Steuerschaltung des Typs, auf welchen sich die
vorliegende Erfindung bezieht, wiedergibt;
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Fig. 2 ein Blockdiagramm, das die Schaltungsanordnung eines
Gleitkommaarithmetiksystems wiedergibt, die die
bevorzugte Ausführungsform einer
Schiebesteuerschaltung gemäß der vorliegenden Erfindung enthält;
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Fig. 3 ein Schaltdiagramm, das eine weitere bevorzugte
Ausführungsform einer Schiebesteuerschaltung gemäß der
vorliegenden Erfindung wiedergibt; und
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Fig. 4 ein Schaltdiagramm, das noch eine weitere bevorzugte
Ausführungsform einer Schiebesteuerschaltung gemäß
der vorliegenden Erfindung wiedergibt.
Weitere Beschreibung des Standes der Technik
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Eine Gleitkommaarithmetik-Routine wird durch eine dyadische
Operation unter Verwendung von zwei Operanden ausgeführt,
welche aus einem ersten Zahlwort P mit einem Exponententeil
EP und einem Mantissenteil MP und einem zweiten Zahlwort Q
mit einem Exponententeil EQ und einem Mantissenteil MQ
bestehen kann, wie in Fig. 1 dargestellt ist.
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Eine dyadische Operation für ein solches erstes und zweites
Zahlwort P und Q in einer Gleitkommadarstellung erfordert
das Skalieren der zwei Zahlwörter, wie es im Stand der
Technik üblich ist. Zu diesem Zweck wird zunächst ein
Vergleich zwischen den jeweiligen Exponententeilen EP und EQ
der zwei Zahlwörter P und Q ausgeführt, woraufhin der
kleinere der Exponententeile von dem größeren subtrahiert wird,
um das Zahlwort mit dem kleineren Exponententeil
entsprechend dem Zahlwort mit dem größeren Exponententeil zu
vergrößern. Folglich ist, falls der Exponententeil EP des
ersten Zahlwortes P als größer als der Exponententeil EQ des
zweiten Zahlwortes Q beim Vergleich untereinander
herausgefunden wird, die Differenz, als SV bezeichnet, zwischen den
Exponententeilen gegeben als
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Sv = EP-EQ. Gl. 4
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Falls der Exponententeil EP des ersten Zahlwortes P als
kleiner als der Exponententeil EQ des zweiten Zahlwortes Q
herausgefunden wird, ist dann die Differenz SV zwischen den
Exponententeilen gegeben als
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Sv = EQ-EP. Gl. 4'
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Es sei hier angemerkt, daß die Bezeichnungen EP und EQ in
diesen Gleichungen die jeweiligen Exponentenwerte der Teile
wiedergeben und nicht die Werte der Exponententeile an
sich.
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Die Stellen des Mantissenteils des Zahlwortes mit dem
kleineren Exponententeil werden dann auf das niedrigstwertige
Bit (LSB) des Mantissenteils um eine Anzahl von
Bitpositionen gleich der Differenz Sv hin verschoben, um eine Sv-Bit-
Rechtsverschiebung auszuführen. Eine arithmetische
Operation, das heißt, eine Addition oder eine Subtraktion je
nach dem, wird anschließend zwischen den Ursprungsstellen
des Mantissenteils des Zahlwortes mit dem größeren
Exponententeil und den rechtsverschobenen Stellen des
Mantissenteils des Zahlwortes mit dem kleineren Exponententeil
durchgeführt. Das Ergebnis der arithmetischen Operation
wird dann mit dem Exponententeil des Zahlwortes mit dem
größeren Exponententeil kombiniert, um ein gewünschtes
Gleitkomma-Zahlwort zu erzeugen, das die Summe oder die
Differenz zwischen den gegebenen Zahlworten P und Q
wiedergibt. Alle diese Verfahren liefern eine gewöhnliche, nicht
normierende Gleitkommaarithmetik-Vorlaufroutine, die nicht
die Subroutinen, um mit außergewöhnlichen Ereignissen, wie
Überläufen an Stellen, klarzukommen, und die Subroutine zur
Normierung von Operanden in ganzzahliger Form enthält.
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Wo eine Hochleistungsverarbeitung eines der
Haupterfordernisse für die Gleitkommaarithmetik-Operation ist, kann die
Addition oder Subtraktion des Mantissenteils der zwei
Operanden oder Zahlenworte in einer modifizierten Weise, in
Abhängigkeit von dem Vergleichsergebnis zwischen den
jeweiligen Exponententeilen der Zahlenworte, durchgeführt
werden. Wenn in einem Fall andererseits das Ergebnis der
arithmetischen Operation durch eine negative Zahl gegeben
ist, kann dann die absolute Größe der Zahl durch eine
arithmetische Operation im Zweierkomplementsystem berechnet
werden. Dieses Verfahren ist jedoch für die Zwecke einer
schnellen Verarbeitung unangenehm. Eine der herkömmlichen
Ansätze zum Vermeiden eines solchen Verfahrens ist der, die
zwei Subtraktionsoperationen EP-EQ und EQ-EP unter
Verwendung von jeweils zwei binären Subtrahiergliedern 10 und 10'
durchzuführen, wie in Fig. 1 gezeigt wird. Von den
jeweiligen Ergebnissen der zwei auf diese Weise durch die
Subtrahierglieder 10 und 10' durchgeführten arithmetischen
Operationen wird die sich aus einer der Operationen ergebende
positive Zahl durch eine logische Schaltung 12 ausgewählt
und über einen Multiplexer 14 zu einer Dekoderschaltung 16
geleitet, wahlweise entweder von einem Subtrahierglied 10
oder von dem anderen Subtrahierglied 10'. Das dekodierte
Ausgangssignal von der Dekoderschaltung 16 wird dem
Steueranschluß einer Schiebeschaltung 18 zugeführt, welche mit
dem Mantissenteil einer der zwei, zum Verschieben der
Stellen zu verarbeitenden Zahlworte versorgt wird. Ein anderer
bekannter Ansatz ist der, die verschobene Version des
Mantissenteils eines Ursprungsoperanden zu kompensieren, wie
in der zitierten provisorischen japanischen
Patentveröffentlichung Nr. 59-0079495 gelehrten Schiebeschaltung.
Wie vorher angemerkt, hat dieser Ansatz des Standes der
Technik die Probleme mit den Einschränkungen in den
verfügbaren Arbeitsgeschwindigkeiten, dem Erfordernis für
zusätzliche Hardwarekomponenten und der sich für die verwendete
Schiebeschaltung ergebenden Komplexität.
Beschreibung der bevorzugten Ausführungsformen
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Fig. 2 der Zeichnungen zeigt ein Gleitkommaarithmetik-
System mit einer bevorzugten Ausführungsform einer
Verschiebe-Steuerschaltung, die dazu ausgebildet ist, solche
Grundlagenschemata in Übereinstimmung mit der vorliegenden
Erfindung zu verwirklichen. In dem gezeigten
Gleitkommaarithmetik-System wird beispielhaft angenommen, daß eine
Gleitkommaarithmetik-Routine für zwei dyadische m+n-Bit-
Operanden ausgeführt wird. Diese m+n-Bit-Operanden bestehen
aus einem ersten Zahlwort P mit einem n-Bit-Exponententeil
EP und einem m-Bit-Mantissenteil MP und einem zweiten
Zahlwort Q mit einem n-Bit-Exponententeil EQ und einem m-Bit-
Mantissenteil MQ. In der folgenden Beschreibung sei
angenommen, daß die Exponententeile EP und EQ, die jeweils in
binärer Form ausgedrückt sind, die jeweiligen
Exponentenwerte der Teile darstellen, das heißt, die Potenzen, um
welche die Basen (sie sollen binär sein) hochgesetzt
werden, nicht aber die Werte der Exponententeile an sich
wiedergeben.
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Es werden somit Signale erzeugt, die repräsentativ für die
jeweiligen Exponententeile EP und EQ dieser zwei Zahlworte
P und Q sind. Diese Signale werden einer ersten
Subtrahierglied-Schaltung 20 eingegeben, welche den Exponententeil EQ
des zweiten Zahlwortes Q von dem Exponententeil EP des
ersten Zahlwortes subtrahiert, wie dargestellt. Die
Subtrahierglied-Schaltung 20 gibt somit ein auf das Ergebnis Sv
der arithmetischen Subtraktion hinweisendes Signal aus. Das
Ausgangssignal aus der Subtrahierglied-Schaltung 20 wird in
eine Logikschaltung 22 eingegeben und von dieser überwacht,
welche feststellt, ob das Ergebnis einer umgekehrten
Subtraktion EQ-EP angefordert wird oder nicht. Falls durch die
Logikschaltung 22 detektiert wird, daß das Ergebnis einer
solchen umgekehrten arithmetischen Operation angefordert
wird, wenn der Exponententeil EQ größer ist als der
Exponententeil EP, wird das Ausgangssignal aus der ersten
Subtrahierglied-Schaltung 20 weiter in eine Einerkomplement-
Generatorschaltung 24 eingegeben, welche in Operation
tritt, um ein Signal zu erzeugen, das das Einerkomplement
v der zugeführten Information angibt. Das auf diese Weise
durch die Einerkomplement-Generatorschaltung 24 erzeugte
Signal wird über einen Multiplexer 26 einer
Dekoderschaltung 28 zugeführt, welche ein dekodiertes Steuersignal
erzeugt, das über den Schiebebetrag dominiert, der mit dem
durch die Schaltung 24 erzeugten Einerkomplement v
erforderlich ist. Der Steuersignalausgang aus der
Dekoderschaltung 28 wird an eine Einzelbit-Verschiebeschaltung 30
übertragen, um eine Position in der steigenden Richtung
verschoben zu werden. Das resultierenden Steuersignal wird
über einen zweiten Multiplexer 32 an den Steueranschluß
einer Rechts-Verschiebeschaltung 34 geleitet. Das auf diese
Weise aus dem zweiten Multiplexer 32 an die
Rechts-Verschiebeschaltung 34 zugeführte Steuersignal ist schließlich
ein Hinweis auf den Verschiebebetrag, um welchen die
Stellen der in die Verschiebeschaltung 34 einzugebenden
Bitsequenz nach rechts verschoben werden müssen. Ein solches
Signal ist äquivalent zu einem Wert v+1, so daß die hier
eingebaute Rechts-Verschiebeschaltung 34 nicht in einer
ausgeklügelten Verschiebekonfiguration, wie Trommel- oder
Literalkonfiguration, angeordnet sein muß.
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Der erste Multiplexer 26 hat zwei Eingangsanschlüsse, wobei
einer mit der Subtrahierschaltung 20 verbunden ist und der
andere mit der Einerkomplement-Erzeugerschaltung 24
verbunden ist, und einen mit der Logikschaltung 22 verbundenen
Steueranschluß. Unter den Umständen, in welchen das
Ergebnis v der umgekehrten arithmetischen Operation EQ-EP von
Logikschaltung 22 als angefordert detektiert wird, greift
die Logikschaltung 22 auf den Steueranschluß des ersten
Multiplexers 26 zu und macht den Multiplexer 26 für das
direkt von der Subtrahierschaltung 20 empfangene Signal
undurchlässig und für das Signal von der
Einerkomplement-Generatorschaltung 24 durchlässig. Der zweite Multiplexer 32
hat ebenfalls zwei Eingangsanschlüsse, wobei einer mit der
Dekoderschaltung 28 verbunden ist und der andere mit der
Einerkomplement-Generatorschaltung 24 verbunden ist, und
einen mit der Einzelbit-Verschiebeschaltung 30 verbundenen
Steueranschluß. Unter den Umständen, in welchen das
Ergebnis v der umgekehrten arithmetischen Operation EQ-EP
durch die Logikschaltung 22 als angefordert detektiert
wird, greift die Logikschaltung 22 auf den Steueranschluß
des zweiten Multiplexers 32 zu und macht den Multiplexer 32
für das aus der Dekoderschaltung 28 direkt empfangene
Signal undurchlässig und für das Signal aus der Einzelbit-
Verschiebeschaltung 30 durchlässig. Die Logikschaltung 22
greift ferner auf den Steueranschluß des zweiten
Multiplexers 32 zu und macht den Multiplexer 32 für das aus der
Dekoderschaltung 28 direkt empfangene Signal undurchlässig
und für das Signal aus der Einzelbit-Verschiebeschaltung 30
durchlässig. Somit bilden der erste und der zweite
Multiplexer 26 und 32 jeweils eine selektive
Übertragungseinrichtung in einer Schiebesteuerschaltung gemäß der
vorliegenden Erfindung. Die Logikschaltung 22 zum Steuern einer
solchen selektiven Signalübertragungseinrichtung sieht eine
Schalteinrichtung vor, zum Festlegen, ob das Ausgangssignal
von der Subtrahierschaltung 20 angefordert wird oder nicht
oder ob der Exponententeil eines der gegebenen dyadischen
Operanden kleiner oder größer als der Exponententeil des
anderen ist und zum Schalten eines jeden der Multiplexer 26
und 32 derart, daß eine Verbindung zwischen seinem
Ausgangsanschluß und einem seiner beiden Eingangsanschlüsse
hergestellt wird. Das durch diese Logikschaltung 22
erzeugte Ausgangssignal ist somit ein Hinweis auf die
Richtung, in welcher eine Verschiebung für eine gegebene
Bitsequenz um einen Verschiebebetrag, der durch das
Ausgangssignal
aus der Subtrahierschaltung 20 diktiert wird,
durchzuführen ist.
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Wenn andererseits der Exponententeil Ep des ersten
Zahlwortes P größer ist als der Exponententeil EQ des zweiten
Zahlwortes Q, bestimmt die Logikschaltung 22, daß das
Ergebnis Sv der arithmetischen Operation EP-EQ, wie sie von
der Subtrahierschaltung 20 durchgeführt wird, in Abfrage
ist. Folglich macht die Logikschaltung 22 den Multiplexer
26 für das Signal aus der Subtrahierschaltung 20
durchlässig und für das Signal aus der
Einerkomplement-Generatorschaltung 24 undurchlässig. Die Logikschaltung 22 macht den
Multiplexer 32 ferner für das Signal aus der
Dekodierschaltung 28 durchlässig und für das Signal aus der Einzelbit-
Verschiebeschaltung 30 undurchlässig. Das auf das Ergebnis
Sv der arithmetischen Operation hinweisende Signal, wie es
aus der ersten Subtrahierschaltung 20 ausgegeben wird,
umgeht nun die Einerkomplement-Generatorschaltung 24 und wird
mittels des ersten Multiplexers 26 an die Dekoderschaltung
28 überführt. Das aus der Dekoderschaltung 28 ausgegebene,
dekodierte Steuersignal gibt den Verschiebebetrag, der in
die Rechts-Verschiebeschaltung 34 einzugebenden Bitsequenz
wieder. Das Steuersignal umgeht auf diese Weise die
Einzelbit-Verschiebeschaltung 30 und wird über den zweiten
Multiplexer 32 an den Steueranschluß der
Rechts-Verschiebeschaltung 34 übertragen.
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Die Schiebesteuerschaltung gemäß der vorliegenden Erfindung
umfaßt ferner einen dritten, einen vierten und einen
fünften Multiplexer 36, 38 und 40, die alle direkt abhängig von
den für die jeweiligen Exponententeile EP und EQ dieser
zwei Zahlworte P und Q repräsentativen Signale sind. Auf
diese Weise werden auch Signale von jeweils einer m-Bit-
Länge erzeugt, welche für die jeweiligen Mantissenteile MP
und MQ der Zahlworte P und Q repräsentativ sind.
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Der dritte Multiplexer 36 hat zwei Eingangsanschlüsse,
wobei einer abhängig von dem den Exponententeil EP des ersten
Zahlwortes P angebenden Signal und der andere abhängig von
dem den Exponententeil EQ des zweiten Zahlwortes Q
angegebenden Signal ist, und einen mit der Logikschaltung 22
verbundenen Steueranschluß. Unter Umständen, in welchen das
Ergebnis Sv der arithmetischen Operation EP-EQ von
Logikschaltung 22 als in Abfrage detektiert wird, greift die
Logikschaltung 22 auf den Steueranschluß des dritten
Multiplexers 36 zu und macht den Multiplexer 36 für das auf den
Exponententeil EP des ersten Zahlwortes P hinweisende
Signal durchlässig und für das auf den Exponententeil EQ
des zweiten Zahlwortes Q hinweisende Signal undurchlässig.
Wenn das Ergebnis Sv der umgekehrten arithmetischen
Operation EQ-EP als in Abfrage detektiert wird, macht die
Logikschaltung 22 den dritten Multiplexer 36 für das auf den
Exponententeil EP des ersten Zahlwortes P hinweisende Signal
durchlässig und für das auf den Exponententeil EQ des
zweiten Zahlwortes Q hinweisende Signal durchlässig.
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Der vierte Multiplexer 38 hat ebenfalls zwei
Eingangsanschlüsse, wobei einer abhängig von dem auf den
Mantissenteil MP des ersten Zahlwortes P hinweisende Signal ist und
der andere abhängig von dem auf den Mantissenteil MQ des
zweiten Zahlwortes Q hinweisende Signal ist, und eine mit
der Logikschaltung 22 verbundenen Steueranschluß. Unter
Umständen, in welchen das Ergebnis Sv der arithmetischen
Operation EP-EQ als in Abfrage detektiert wird, greift die
Logikschaltung 22 auf den Steueranschluß des vierten
Multiplexers 38 zu und macht den Multiplexer 38 für das auf den
Mantissenteil MP des ersten Zahlwortes P hinweisende Signal
durchlässig und für das auf den Mantissenteil MQ des
zweiten Zahlwortes Q hinweisende Signal undurchlässig. Wenn das
Ergebnis Sv der umgekehrten arithmetischen Operation EQ-EP
als in Abfrage detektiert wird, macht die Logikschaltung 22
den vierten Multiplexer 38 für das auf den Mantissenteil MP
des ersten Zahlwortes P hinweisende Signal undurchlässig
und für das auf den Mantissenteil MQ des zweiten Zahlwortes
Q hinweisende Signal durchlässig.
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Der fünfte Multiplexer 40 hat ebenfalls zwei
Eingangsanschlüsse, wobei einer abhängig von dem auf den
Mantissenteil MP des ersten Zahlwortes P hinweisende Signal ist und
der andere abhängig von dem auf den Mantissenteil MQ des
zweiten Zahlwortes Q hinweisende Signal ist, und einen mit
der Logikschaltung 22 verbundenen Steueranschluß. Wenn das
Ergebnis Sv der arithmetischen Operation EP-EQ als in
Abfrage detektiert wird, greift die Logikschaltung 22 auf den
Steueranschluß des fünften Multiplexers 40 zu und macht den
Multiplexer 40 für das auf den Mantissenteil MP des ersten
Zahlwortes P hinweisende Signal undurchlässig und für das
auf den Mantissenteil MQ des zweiten Zahlwortes Q
hinweisende Signal durchlässig. Wenn das Ergebnis Sv der
umgekehrten arithmetischen Operation EQ-EP als in Abfrage
detektiert wird, macht die Logikschaltung 22 den vierten
Multiplexer 38 für das auf den Mantissenteil MP des ersten
Zahlwortes P hinweisende Signal durchlässig und für das auf
den Mantissenteil MQ des zweiten Zahlwortes Q hinweisende
Signal undurchlässig. Somit liefern auch der dritte, vierte
und fünfte Multiplexer 36, 38 und 40 eine selektive
Signalüberführungseinrichtung in dem Gleitkommaarithmetik-System.
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Somit wird, wenn das Ergebnis Sv der arithmetischen
Operation EP-EQ als in Abfrage detektiert wird, das auf den
Exponententeil EP des ersten Zahlwortes P hinweisende n-Bit-
Signal durch den dritten Multiplexer 36 hindurchgelassen
und als repräsentativ für den Exponententeil ER eines
Ausgangszahlwortes R ausgegeben. Andererseits wird das für den
Mantissenteil MP des ersten Zahlwortes P repräsentative m-
Bit-Signal mittels des vierten Multiplexers 38 an einen
Eingangsanschluß einer dyadischen Arithmetikschaltung 42
durchgelassen, während das für
den Mantissenteil MQ des
zweiten Zahlwortes Q repräsentative m-Bit-Signal mittels
des fünften Multiplexers 40 an einen Eingangsanschluß der
Rechts-Verschiebe-Schaltung 34 durchgelassen wird. Die
Rechts-Verschiebeschaltung 34 wird dazu aktiviert, eine
Verschiebung ihrer Stellen um einen durch das an ihrem
Steueranschluß vorliegende Steuersignal wiedergegebenen
Bitbetrag durchzuführen. Das auf diese Weise durch die
Rechts-Verschiebeeinrichtung 34 erzeugte und für eine
verschobene Version des ursprünglichen Mantissenteil MQ des
zweiten Zahlwortes Q repräsentative m-Bit-Signal wird dem
anderen Eingangsanschluß der dyadischen Arithmetikschaltung
42 zugeführt. Die Arithmetikschaltung 42 wird nun in die
Lage versetzt, eine arithmetische Addition oder Subtraktion
zwischen den zwei Eingangsoperanden durchzuführen, welche
aus dem für den ursprünglichen Mantissenteil MP des ersten
Zahlwortes P repräsentativen Signal und dem für die
verschobenen Version des ursprünglichen Mantissenteils MQ des
zweiten Zahlwortes Q repräsentativen Signal bestehen. Das
resultierende m-Bit-Signal wird aus der Arithmetikschaltung
42 als für den Mantissenteil MR des Ausgangszahlwortes R
repräsentativ ausgegeben.
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Wenn das Ergebnis Sv der umgekehrten arithmetischen
Operation EQ-EP als in Abfrage detektiert wird, wird das auf den
Exponententeil EQ des zweiten Zahlwortes Q hinweisende n-
Bit-Signal durch den dritten Multiplexer 36 hindurchgeführt
und wird für den Exponententeil ER eines Ausgangszahlwortes
R als repräsentativ ausgegeben. Andererseits wird das für
den Mantissenteil MQ des zweiten Zahlwortes Q
repräsentative m-Bit-Signal über den vierten Multiplexer 38 an einen
Eingangsanschluß der dyadischen Arithmetikschaltung 42
durchgelassen, während das für den Mantissenteil MP des
ersten Zahlwortes P repräsentative m-Bit-Signal über den
fünften Multiplexer 40 an den Eingangsanschluß der Rechts-
Verschiebeschaltung 34 durchgelassen wird. Die
Rechts-Verschiebeschaltung 34 wird dazu aktiviert, eine Verschiebung
ihrer Stellen um einen durch das an ihrem Steueranschluß
vorliegende Steuersignal wiedergegebenen Bitbetrag
durchzuführen. Das auf diese Weise durch die
Rechts-Verschiebeeinrichtung 34 erzeugte und für eine verschobene Version
des ursprünglichen Mantissenteils MP des ersten Zahlwortes
P repräsentative m-Bit-Signal wird dem anderen
Eingangsanschluß der dyadischen Arithmetikschaltung 42 zugeführt. Die
Arithmetikschaltung 42 wird in die Lage versetzt, eine
arithmetische Addition oder Subtraktion zwischen den zwei
Eingangsoperanden durchzuführen, welche aus dem für den
ursprünglichen Mantissenteil MQ des zweiten Zahlwortes Q
repräsentativen Signal und dem für die verschobene Version
des ursprünglichen Mantissenteils MP des ersten Zahlwortes
P repräsentativen Signal bestehen. Das resultierende m-Bit-
Signal wird ebenfalls aus der Arithmetikschaltung 42 für
den Mantissenteil MR des Ausgangszahlwortes R als
repräsentativ ausgegeben.
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Aus der vorangegangenen Beschreibung ist zu entnehmen, daß
in dem vorstehend beschriebenen Gleitkommaarithmetik-System
die Verschiebe-Steuerschaltung gemäß der vorliegenden
Erfindung besonders durch die Schalteinrichtung erfüllt wird,
die durch die Logikschaltung 22, die
Einerkomplement-Generatorschaltung 24, die durch den ersten und den zweiten
Multiplexer 26 und 32 gebildete selektive
Signalüberführungseinrichtung, die Dekoderschaltung 28 und die
Einzelbit-Verschiebeschaltung 30 geschaffen wird.
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Fig. 3 der Zeichnungen zeigt eine weitere bevorzugte
Ausführungsform einer Verschiebe-Steuerschaltung gemäß der
vorliegenden Erfindung. Die hier gezeigte Ausführungsform
wird durch eine komplementäre
Metalloxid-Halbleiterschaltung (CMOS) verwirklicht, welche als eine zweidirektionale
Verschiebe-Steuerschaltung zum Durchführen sowohl einer
Rechts- als auch einer Links-Verschiebeoperation in einer
einzelnen, eindirektionalen Verschiebeschaltung wirksam
ist. Es sei angenommen, daß die hier gezeigte Verschiebe-
Steuerschaltung abhängig von einem 4-Bit-Eingangssignal
ist, welches aus einer Bitfolge von einem ersten, zweiten
und dritten Verschiebebetrag-Steuerbit m&sub0;, m&sub1; und m&sub2; und
einem einzelnen Verschieberichtung-Steuerbit m&sub3; besteht,
wobei von diesen alle in einer positiven Logik vorliegen.
Die Verschiebebetrag-Steuerbits m&sub0;, m&sub1; und m&sub2; bestimmen
über die Anzahl von Verschiebepositionen, um welche eine
Verschiebung für eine gegebene Bitfolge ausgeführt werden
muß, während das Verschieberichtung-Steuerbit m&sub3; über die
Richtung bestimmt, in welcher die Verschiebung auszuführen
ist. Beispielsweise wird hier angenommen, daß das vierte
Bit m&sub3; im Logikzustand "1" für eine linke oder
"MSB-seitige"-Verschiebung repräsentiert und das ein Logikzustand
"0" eine rechte oder "LSB-seitige"-Verschiebung
repräsentiert.
-
Die Verschiebebetrag-Steuerbits m&sub0;, m&sub1; und in&sub2; können aus
einer Subtraktionsgliedschaltung zugeführt werden, welche
den Exponententeil eines gegebenen Zahlwortes von dem
Exponententeil eines anderen gegebenen Zahlwortes subtrahiert,
so wie es bei der Subtrahiergliedschaltung 20 in dem mit
Bezug auf Fig. 2 beschriebenen System der Fall ist. Das aus
solchen Verschiebebetrag-Steuerbits m&sub0;, m&sub1; und m&sub2;
bestehende Eingangssignal weist somit auf das Ergebnis Sv der
durch die Subtrahiergliedschaltung 20 durchgeführten
arithmetischen Subtraktion hin und soll dieses repräsentieren.
Andererseits kann das Verschieberichtung-Steuerbit m&sub3; aus
der Verschiebeeinrichtung zugeführt werden, die auf die
Richtung hinweist, in welcher eine Verschiebung für eine
gegebene Bitfolge um einen durch das Ausgangssignal aus der
Subtrahiergliedschaltung 20 diktierten Verschiebebetrag
durchgeführt werden soll. Das Steuerbit m&sub3; kann auf diese
Weise aus der Logikschaltung 22 in dem mit Bezug auf Fig. 2
beschriebenen System zugeführt werden.
-
Die in Fig. 3 gezeigte Verschiebe-Steuerschaltung hat
ferner ein 8-Bit-Ausgangssignal bestehend aus Bits S&sub0; bis S&sub7;,
welche für eine Gesamtheit von 256 unterschiedlichen
Verschiebebeträgen repräsentativ sind, welche ebenfalls in
positiver Logik vorliegen. Folglich hat die Steuerschaltung
einen ersten bis vierten Eingangsanschluß 44-50, die
jeweils den vier Bits m&sub0; bis m&sub3; des Eingangssignals
zugeordnet sind und einen ersten bis achten Ausgangsanschluß 52-
66, die jeweils den acht Bits S&sub0; bis S&sub7; des Ausgangssignals
zugeordnet sind.
-
Die Steuerschaltung an sich besteht weitestgehend aus einem
Verschiebebetrag-Steuerabschnitt 68, einem
Zwischendekoderabschnitt 70 und einem Ausgangsabschnitt 72, wobei jeder
der Abschnitte in CMOS-Konfiguration vorliegt.
-
Der Verschiebebetrag-Steuerabschnitt 68 wiederum besteht
aus einem ersten, zweiten und dritten Unterabschnitt, die
jeweils über die Eingangsanschlüsse 44, 46 und 48 abhängig
von dem ersten, zweiten und dritten
Verschiebebetrag-Steuerbit m&sub0;, m&sub1; und m&sub2; sind. Diese drei Unterabschnitte sind
alle gleich aufgebaut, wobei jedes ein ersten
Übertragungsgate bestehend aus einer parallelen Kombination eines
n-Kanal- und eines p-Kanal-Feldeffekttransistors 74 und 76 und
ein zweites Übertragungsgate bestehend aus einer parallelen
Kombination eines p-Kanal- und eines
n-Kanal-Feldeffekttransistors 78 und 80 umfaßt, wie es für den zweiten
Unterabschnitt im einzelnen dargestellt ist. Das erste aus
den Transistoren 74 und 76 zusammengesetzte
Übertragungsgate ist an seinen Eingangsenden direkt mit dem zweiten
Eingangsanschluß 46 verbunden, und das aus den Transistoren
78 und 80 zusammengesetzte zweite Übertragungsgate ist an
seinen Eingangsenden über einen Inverter 82 mit dem zweiten
Eingangsanschluß 46 verbunden. Die zwei Kombinationen der
Feldeffekttransistoren sind an ihren Ausgangsenden mit dem
Dekoderabschnitt 70 verbunden. Der
n-Kanal-Feldeffekttransistor
74 und der p-Kanal-Feldeffekttransistor 78 sind mit
ihren Gates über einen Inverter 84 mit dem vierten
Eingangsanschluß 50 verbunden, während der
p-Kanal-Feldeffekttransistor 76 und der n-Kanal-Feldeffekttransistor 80
mit seinen Gates direkt mit dem vierten Eingangsanschluß 50
verbunden sind.
-
Bei Vorliegen eines Signals Logik "0" am vierten
Eingangsanschluß 50 als das Verschieberichtung-Steuerbit m&sub3; wird
das aus dem n-Kanal- und dem p-Kanal-Feldeffekttransistor
74 und 76 zusammengesetzte erste Übertragungsgate
eingeschaltet und das aus dem p-Kanal- und dem
n-Kanal-Feldeffekttransistor 78 und 80 zusammengesetzte zweite
Übertragungsgate ausgeschaltet. Das Logik "1" oder "0"
Verschiebebetrag-Steuerbit m&sub1; am zweiten Eingangsanschluß 46 wird auf
diese Weise über die Transistoren 74 und 76 zu dem
Dekoderabschnitt 70 durchgelassen. Andererseits wird bei
Vorhandensein eines Logik "1" Signals am vierten
Eingangsanschluß 50 als das Verschieberichtung-Steuerbit m&sub3;, das aus
dem n-Kanal- und dem p-Kanal-Feldeffekttransistor 74 und 76
zusammengesetzte erste Übertragungsgate ausgeschaltet und
das aus dem p-Kanal- und dem p-Kanal-Feldeffekttransistor
78 und 80 zusammengesetzte zweite Übertragungsgate
eingeschaltet. Das Logik "1" oder "0" Verschiebebetrag-Steuerbit
m&sub1; am zweiten Eingangsanschluß 52 wird auf diese Weise
durch den Inverter 82 invertiert, wobei das sich ergebende
Logik "0" oder "1" Signalbit über die Transistoren 78 und
80 dem Dekoderabschnitt 70 zugeführt wird. Der erste und
der dritte Unterabschnitt des
Verschiebebetrag-Steuerabschnitts 68 arbeitet jeweils in gleicher Weise wie der
zweite Unterabschnitt und läßt das Logik "1" oder "0"
Verschiebebetrag-Steuerbit m&sub0; oder m&sub2; oder eine invertierte
Version des Bits in Abhängigkeit von dem logischen Zustand
des Verschieberichtung-Steuerbits m&sub3; am vierten
Eingangsanschluß 50 zu dem Dekoderabschnitt 72 durch. Es sei
angemerkt, daß das erste und das zweite Übertragungsgate jedes
der drei so angeordneten Unterabschnitte des Abschnitts 72
bezüglich des dem Unterabschnitt zugeführten
Verschiebebetrag-Steuerbits wechselweise ausgeschlossen sind.
-
Der Einzelbit-Verschiebeabschnitt 72 besteht aus einem
ersten bis achten Unterabschnitt, die jeweils mit den
Ausgangsanschlüssen 52-66 verbunden sind. Diese acht
Unterabschnitte sind ebenfalls alle gleich aufgebaut, wobei jeder
ein erstes Übertragungsgate bestehend aus einer parallelen
Kombination eines n-Kanal- und eines
p-Kanal-Feldeffekttransistors 86 und 88 und ein zweites
Übertragungsgate bestehend aus einer parallelen Kombination aus einem
p-Kanal- und einem n-Kanal-Feldeffekttransistor 90 und 92
umfaßt, wie es für den zweiten Unterabschnitt im einzelnen
dargestellt ist. Das jeweils aus den Transistoren 86 und 88
und den Transistoren 90 und 92 zusammengesetzte erste und
zweite Übertragungsgate sind zwischen dem zweiten
Ausgangsanschluß 54 über einen Inverter 94 und den Dekoderabschnitt
70 parallel geschaltet. Der n-Kanal-Feldeffekttransistor 86
und der p-Kanal-Feldeffekttransistor 90 sind mit ihren
Gates über den oben genannten Inverter 84 mit dem vierten
Eingangsanschluß 50 verbunden, während der
p-Kanal-Feldeffekttransistor 88 und der n-Kanal-Feldeffekttransistor 92
mit ihren Gates direkt mit dem vierten Eingangsanschluß 50
verbunden sind.
-
Bei Vorhandensein eines Logik "0" Signals am vierten
Eingangsanschluß 50 als das Verschieberichtung-Steuerbit m&sub3;
wird das aus dem n-Kanal- und dem
p-Kanal-Feldeffekttransistor 86 und 88 zusammengesetzte erste Übertragungsgate
eingeschaltet und das aus dem p-Kanal- und dem
n-Kanal-Feldeffekttransistor 90 und 92 zusammengesetzte zweite
Übertragungsgate ausgeschaltet. Ein Logik "1" oder "0" Signalbit,
welches aus dem Dekoderabschnitt 70 an den zweiten
Unterabschnitt des Einzelbit-Verschiebeabschnitt 72 zugeführt
werden kann, wird auf diese Weise durch die Transistoren 86
und 88 zu dem zweiten Ausgangsanschluß 54 durchgelassen.
Andererseits wird bei Vorhandensein eines Logik "1" Signals
am vierten Eingangsanschluß 50 als
Verschieberichtung-Steuerbit m&sub3; das aus dem n-Kanal- und dem
p-Kanal-Feldeffekttransistor 86 und 88 zusammengesetzte erste
Übertragungsgate ausgeschaltet und das aus dem p-Kanal- und dem n-
Kanal-Feldeffekttansistor 90 und 92 zusammengesetzte zweite
Übertragungsgate eingeschaltet. Das aus dem
Dekoderabschnitt 70 erhaltene Logik "1" oder "0" Signalbit wird auf
diese Weise durch die Transistoren 90 und 92
hindurchgelassen und durch den Inverter 94 invertiert, wobei das
resultierende Logik "0" oder "1" Signalbit dem zweiten
Ausgangsanschluß 54 zugeführt wird. Die anderen Unterabschnitte des
Einzelbit-Verschiebeabschnitts 72 arbeiten jeweils in
gleicher Weise, wie der zweite Unterabschnitt des Abschnitts
72. Eine invertierte Version eines Logik "1" oder "0"
Signalbits, welches jede dieser Unterabschnitte aus dem
Dekoderabschnitt 70 erhalten kann, wird auf diese Weise zu
dem einen zugeordneten der Ausgangsanschlüsse 52-66
durchgelassen, entweder durch das aus den Transistoren des
Unterabschnitts zusammengesetzte erste Übertragungsgate oder
zweite Übertragungsgate, in Abhängigkeit von dem logischen
Zustand des Verschieberichtung-Steuerbits m&sub3; am vierten
Eingangsanschluß 50. Das erste und das zweite
Übertragungsgate jedes der Unterabschnitte des
Einzelbit-Verschiebeabschnitts 72 werden bezüglich der Signalbits, die aus dem
Dekoderabschnitt 70 zugeführt werden sollen, wechselweise
ausgeschlossen.
-
Andererseits umfaßt der Dekoderabschnitt 70 der in Fig. 3
gezeigten Steuerschaltung insgesamt sechzehn
Reihenkombinationen von Feldeffekttransistoren. Diese sechzehn
Reihenkombinationen der Feldeffektransistoren bestehen aus acht
Reihenkombinationen Tp0 bis Tp7 von
n-Kanal-Feldeffekttransistoren und acht Reihenkombinationen Tp0 bis Tp7 von
p-Kanal-Feldeffekttransistoren, wobei jede der Kombinationen
wiederum aus drei Feldeffekttransistoren besteht. Jede
Reihenkombination n-Kanal-Feldeffekttransistoren ist mit einer
Logik "0" Spannungsquelle, wie einer Erdungsleitung
verbunden, und jede Reihenkombination der
p-Kanal-Feldeffekttransistoren ist mit einer Logik "1" Spannungsquelle, wie einer
Quelle für eine positive Versorgungsspannung verbunden.
Eine der acht Reihenkoinbinationen Tn0 bis Tn7 der n-Kanal-
Feldeffekttransistoren und eine der acht
Reihenkombinationen Tp0 bis Tp7 der p-Kanal-Feldeffekttransistoren sind
parallel an das erste Übertragungsgate eines der
Unterabschnitte und das zweite Übertragungsgate eines anderen
Unterabschnitts des Einzelbit-Verschiebeabschnitts
angeschlossen. Zum Beispiel sind das erste Übertragungsgate des
zweiten Unterabschnitts und das zweite Übertragungsgate des
dritten Unterabschnitts des Abschnitts 72 parallel an die
zweite Reihenkombination Tn1 mit drei
n-Kanal-Feldeffekttransistoren 96, 98 und 100 und an die siebte
Reihenkombination Tp6 mit drei p-Kanal-Feldeffekttransistoren
102, 104 und 106 angeschlossen, wie dargestellt. Von den
sechzehn Reihenkombinationen der Feldeffekttransistoren
sind zusätzlich eine (als die oberste dargestellt) der
Reihenkombinationen von n-Kanal-Feldeffekttransistoren und
eine (als die unterste dargestellt) der Reihenkombinationen
von p-Kanal-Feldeffekttransistoren beteiligt, das heißt,
gemeinsam an das zweite Übertragungsgate des dem LSB-Bit
zugeordneten Unterabschnitts und dem ersten
Übertragungsgate des dem MSB-Bit S&sub7; des Ausgangssignals zugeordneten
Unterabschnitt angeschlossen, wie dargestellt. Dies ist
wichtig, um eine Drehfunktion der betrachteten Verschiebe-
Steuerschaltung zu schaffen.
-
Die drei n-Kanal-Feldeffekttransistoren 96, 98 und 100 und
die drei p-Kanal-Feldeffekttransistoren 102, 104 und 106,
die dem zweiten Unterabschnitt des Abschnitts 72 zugeordnet
sind, sind mit ihren Gates wahlweise an die Ausgangsenden
des ersten, zweiten und dritten Unterabschnitts des
Verschiebebetrag-Steuerabschnitts 68 angeschlossen. Genauer
gesagt sind die n-Kanal- und p-Kanal-Feldeffekttransistoren
96 und 102 mit ihren Gates gemeinsam an das Ausgangsende
des ersten Unterabschnitts des
Verschiebebetrag-Steuerabschnitts 68 angeschlossen und sind die n-Kanal- und
p-Kanal-Feldeffekttransistoren 98 und 104 mit ihren Gates
gemeinsam über einen Inverter 108 an das Ausgangsende des
zweiten Unterabschnitts des Abschnitts 68 angeschlossen.
Die n-Kanal- und p-Kanal-Feldeffekttransistoren 100 und 106
sind mit ihren Gates auch über einen Inverter gemeinsam an
das Ausgangsende des dritten Unterabschnitts des Abschnitts
68 angeschlossen, wie dargestellt. In gleicher Weise sind
einer der n-Kanal-Feldeffekttransistoren und einer der p-
Kanal-Feldeffekttransistoren, die jedem der anderen
Unterabschnitte des Einzelbit-Verschiebeabschnitts 72
zugeordnet sind, mit ihren Gates entweder direkt oder über
einen Inverter, wie dem Inverter, der dem zweiten
Unterabschnitt zugeordnet ist, an das Ausgangsende eines der drei
Unterabschnitte des Abschnitts 68 angeschlossen.
-
In der wie vorstehend beschrieben aufgebauten und
angeordneten Verschiebe-Steuerschaltung sind die an den Gates der
Transistoren jeder der Reihenkombinationen Tn0 bis Tn7 der
n-Kanal-Feldeffekttransistoren erscheinenden Signalbits
komplementär zu den Signalbits, die an den Gates der
Transistoren der gleichnumerierten Reihenkombination von n-Kanal-
Feldeffekttransistoren erscheinen. Somit erscheinen, wenn
die über den Verschiebebetrag-Steuerabschnitt 68, ohne
invertiert zu werden, übertragenen
Verschiebebetrag-Steuerbits m&sub0;, m&sub1; und m&sub2; an den Gates der Transistoren von
beispielsweise der achten Reihenkombination Tn7 der n-Kanal-
Feldeffekttransistoren vorliegen, dort komplementäre
Signalbits &sub0;, &sub1; und &sub2; über den an den Gates der
Transistoren der achten Reihenkombination Tp7 der
p-Kanal-Feldeffekttransistoren. Andererseits erscheinen dort bei
Vorhandensein von Signalbits m&sub0;, &sub1; und &sub2; an den Gates der
Transistoren der zweiten Reihenkombination Tn2 der n-Kanal-
Feldeffekttransistoren komplementäre Signalbits &sub0;, m&sub1; und
m&sub2; an den Gates der Transistoren der zweiten
Reihenkombination Tp1 der p-Kanal-Feldeffekttransistoren. Wenn der
logische Zustand des Verschieberichtung-Steuerbits m&sub3; dann
logisch invertiert ist, werden die Signalbits an den Gates
der Transistoren der zweiten Reihenkombination Tn2 der n-
Kanal-Feldeffekttransistoren durch Signalbits &sub0; &sub1; und &sub2;
ausgetauscht und werden die Signalbits an den Gates der
Transistoren der zweiten Reihenkombination Tp2 der p-Kanal-
Feldeffekttransistoren durch Signalbits &sub0; (= m&sub0;), &sub1; und
=&sub2; (= m&sub2;) ausgetauscht.
-
Folglich müssen die Reihenkombinationen Tn0 bis Tn7 der n-
Kanal-Feldeffekttransistoren in exklusiver Beziehung zu den
Reihenkombinationen Tp0 bis Tp7 der
p-Kanal-Feldeffekttransistoren aktiviert werden. Ob die Reihenkombinationen Tn0
bis Tn7 der n-Kanal-Feldeffektransistoren aktiviert werden
müssen oder die Reihenkombinationen Tp0 bis Tp7 der
p-Kanal-Feldeffekttransistoren aktiviert werden müssen, hängt
von den logischen Zuständen der Eingangbits m&sub0;, m&sub1;, m&sub2; und
m&sub3; ab, inbesondere von dem Verschieberichtung-Steuerbit m&sub3;,
daß heißt, es ist abhängig von der Richtung, in welcher
eine Verschiebung durchgeführt werden soll.
-
Bei nun vorliegendem Verschieberichtung-Steuerbit m&sub3; im
Logik "0" Zustand werden die ersten Übertragungsgates aller
Unterabschnitte des Einzelbit-Verschiebeabschnitts 72
aktiviert, wobei die zweiten Übertragungsgates des Abschnitts
72 außer Betrieb gehalten werden. Unter diesen Umständen
werden entweder die an den Reihenkombinationen Tn0 bis Tn7
der n-Kanal-Feldeffekttransistoren auftretenden Signalbits
oder die an den Reihenkombinationen Tp0 bis Tp7 der
p-Kanal-Feldeffekttransistoren auftretenden Signalbits jeweils
den Ausgangsanschlüssen 52 bis 66 des Abschnitts 72 über
die zweiten Übertragungsgates und zugeordneten Inverter des
Abschnitts 72 zugeführt. Folglich liefern die auf den
Reihenkombinationen
-
Tn0, Tn1, Tn2, . . . . . Tn7 (a')
-
oder auf den Reihenkombinationen
-
Tp7, Tp6, Tp5, . . . . . Tp0 (a)
-
auftretenden Signalbits jeweils die Ausgangsbits S&sub0; bis S&sub7;.
-
Andererseits werden bei Vorhandensein des
Verschieberichtung-Steuerbits m&sub3; im Logik "1" Zustand die zweiten
Übertragungsgates aller Unterabschnitte des Abschnitts 72
aktiviert, wobei die ersten Übertragungsgates des Abschnitts 72
außer Betrieb gehalten werden. Sowohl die auf den
Reihenkombinationen Tn7, Tn0 . . . Tn6 der
n-Kanal-Feldeffekttransistoren auftretenden Signalbits als auch die auf den
Reihenkombinationen Tp0, Tp7, . . . Tp1 der
p-Kanal-Feldeffekttransistoren auftretenden Signalbits werden somit jeweils den
Ausgangsanschlüssen 52, 54, . . . 66 des Abschnitts 72 über
die ersten Übertragungsgates und zugeordneten Inverter des
Abschnitts 72 zugeführt. Folglich liefern die auf den
Reihenkoinbinationen
-
Tn7, Tn0, Tn1, . . . . . Tn6 (b)
-
oder auf den Reihenkombinationen
-
Tp0, Tp7, Tp6, . . . . . Tp1 (b')
-
auftretenden Signalbits jeweils die Ausgangsbits S&sub0; bis S&sub7;.
Ein Vergleich zwischen den Folgen (a) und (a') oder den
Folgen (b) und (b') zeigt, daß eine Einzelbitverschiebung
nach links durch die Reihenkombinationen Tn0 bis Tn7 der n-
Kanal-Feldeffekttransistoren oder eine
Einzelbitverschiebung
nach rechts durch die Reihenkombinationen Tp0 bis Tp7
der p-Kanal-Feldeffekttransistoren als Ergebnis der
Verschiebung des Bit m&sub3; von Logik "0" nach Logik "1" erhalten
wird. Das bedeutet, daß eine Drehverschiebung von Ni bis
Ni-1 erhalten wird, wenn die Reihenkombinationen Tn0 bis
Tn7 der n-Kanal-Feldeffekttransistoren durch das
Verschieberichtung-Steuerbit m&sub3; ausgewählt werden, und daß eine
Drehverschiebung von Ni bis Ni+1 erhalten wird, wenn die
Reihenkombinationen Tp0 bis Tp7 der
n-Kanal-Feldeffekttransistoren durch das Verschieberichtung-Steuerbit m&sub3;
ausgewählt werden.
-
Wie aus der vorstehenden Beschreibung zu entnehmen ist,
liefert der Verschiebebetrag-Steuerabschnitt 68 der
Steuerschaltung gemäß der vorliegenden Erfindung wahlweise eine
Ausgangsbitfolge, die ausgedrückt wird durch
-
wenn das Verschieberichtung-Steuerbit m&sub3; einen Logik "0"
Zustand annimmt, oder eine komplementäre Ausgangsbitfolge,
die ausgedrückt wird durch
-
wenn das Verschieberichtung-Steuerbit m&sub3; einen Logik "1"
Zustand annimmt. Es ist offensichtlich, daß Gleichung 5
eine Bitfolge wiedergibt, die bei Vorhandensein des
Verschieberichtung-Steuerbits m&sub3; in einem Logik "0" Zustand
durch die ersten Übertragungsgates des Verschiebebetrag-
Steuerabschnitts 68 hindurchgelassen wird, während
Gleichung 6 eine Bitfolge wiedergibt, die bei Vorliegen des
Verschieberichtung-Steuerbits m&sub3; in einem Logik "1" Zustand
durch die zweiten Übertragungsgates und zugeordneten
Inverter des Abschnitts 68 hindurchgelassen wird. Beide dieser
Bitfolgen werden durch die Dekoderschaltung 72 in
Abhängigkeit von dem logischen Zustand des
Verschieberichtung-Steuerbits m&sub3; verarbeitet, so daß, wenn die durch Gleichung 6
wiedergegebene Bitfolge durch die Dekoderschaltung 72
hindurchgeht, die Einzelbit-Verschiebeschaltung 70 eine
Drehrechtsverschiebung um eine einzelne Bitposition durchführt.
Diese Verschiebefunktion kann angegeben werden als
-
folglich ist eine Einzelbitverschiebung nach links
äquivalent zu einer 7-Bit-Verschiebung nach rechts und, genauso,
ist eine 2-Bit-Verschiebung nach links äquivalent zu einer
6-Bit-Verschiebung nach rechts. Das bedeutet, daß eine
zweidirektionale Rechtsverschiebungs- oder
Linksverschiebungs-Operation in einer einzigen, eindirektionalen
Verschiebeschaltung bewirkt werden kann, indem z. B. das
Skalieren von dyadischen Operanden in Gleitkommaarithinetik-
Routinen durchgeführt wird.
-
Fig. 4 zeigt noch eine weitere bevorzugte Ausführungsform
einer Verschiebe-Steuerschaltung gemäß der vorliegenden
Erfindung. Die hier gezeigte Verschiebe-Steuerschaltung ist
eine Modifikation der Verschiebe-Steuerschaltung, die in
das mit Bezug auf Fig. 2 beschriebene Gleitkommaarithmetik-
System eingebaut ist, und die Schaltungsabschnitte, die im
wesentlichen gleich jener des in Fig. 2 gezeigten
Arithmetik-Systems sind, werden durch gleiche Bezugszeichen
bezeichnet.
-
In der hier gezeigten Verschiebe-Steuerschaltung wird
ebenfalls beispielhaft angenommen, daß eine
Gleitkommaarithmetik-Routine für zwei dyadische Operanden ausgeführt wird.
Diese Operanden sollen aus einem ersten Zahlwort P mit
einem 2-Bit-Exponententeil EP und einem 4-Bit-Mantissenteil
MP und einem zweiten Zahlwort Q mit einem
2-Bit-Exponententeil EQ und einem 4-Bit-Mantissenteil MQ bestehen. Auf
diese Weise werden Signale erzeugt, die für die jeweiligen
2-Bit-Exponententeile EP und EQ dieser zwei Zahlworte P und
Q repräsentativ sind. Diese Signale werden in eine
arithmetische Subtrahiergliedschaltung 20 eingegeben, welche den
Exponententeil EQ des zweiten Zahlwortes Q von dem
Exponententeil EP des ersten Zahlwortes P subtrahiert, wie
dargestellt. Die Subtrahiergliedschaltung 20 gibt somit Signale
Sv1 und Sv2 aus, die das Ergebnis der arithmetischen
Operation anzeigen. Falls das Ergebnis der Subtraktion (EP-EQ)
im positiven Bereich liegt, gibt das Subtrahierglied 20 ein
Logik "0" Signal Sv1 und ein Logik "1" Signal Sv2 aus.
Falls der Ergebnis der Subtraktion (EP-EQ) im negativen
Bereich liegt, gibt die Subtrahiergliedschaltung 20 dann ein
Logik "1" Signal Sv1 und eine Logik "0" Signal Sv2 aus. Ein
Logik "0" oder "1" Ausgangssignal Sv1 aus der
Subtrahiergliedschaltung 20 wird in eine Logikschaltung 22 eingegeben
und durch diese überwacht, welche aus einem
Ausgangsanschluß der Subtrahiergliedschaltung 20 und einem mit dem
einzelnen Ausgangsanschluß der Schaltung 20 verbundenen
Inverter besteht. Somit gibt die Logikschaltung 22
invertierte und nichtinvertierte Versionen des Signals Sv1 aus
der Subtrahiergliedschaltung 20 aus und bestimmt, ob das
Ergebnis einer umgekehrten Subtraktion EQ-EP in Abfrage ist
oder nicht. Das Ausgangssignal Sv1 aus der
Subtrahiergliedschaltung 20 wird ferner einem ersten Übertragungsgate
bestehend aus einer parallelen Kombination von n-Kanal-
Feldeffekttransistoren zugeführt. Das Ausgangssignal Sv2
aus der Subtrahiergliedschaltung 20 wird einem zweiten
Übertragungsgate bestehend aus einer parallelen Kombination
von n-Kanal-Feldeffekttransistoren und einem mit einem
dieser zwei Transistoren verbundenen Inverter zugeführt, wie
dargestellt. In jedem dieser Übertragungsgates ist der
direkt mit der Subtrahiergliedschaltung 20 verbundene
Transistor mit seinem Gate an dem Ausgangsanschluß des den
Inverter bildenden Teils der Logikschaltung 22 verbunden,
während der mit der Subtrahiergliedschaltung 20 über den
zugeordneten Inverter verbundene Transistor mit seinem Gate an
dem Eingangsanschluß des den Inverter bildenden Teils der
Logikschaltung 22 verbunden ist. Die Inverter der
Übertragungsgates und der n-Kanal-Feldeffekttransistoren, die
seriell mit den Invertern verbunden sind, erfüllen eine
Einerkomplement-Generatorschaltung 24, die in der Weise
arbeitet, daß Signale, die jeweils für die Einerkomplemente
v1 und v2 der zugeführten Signale Sv1 und Sv2
repräsentativ sind, erzeugt werden.
-
Bei Vorliegen von aus der Subtrahiergliedschaltung 20
ausgegebenen Logik "0" und "1" Signalen Sv1 und Sv2 gibt es
Logik "0" und "1" Signale an den jeweiligen
Ausgangsanschlüssen des ersten und des zweiten Übertragungsgates. Bei
Vorliegen von aus der Subtrahiergliedschaltung 20
ausgegebenen Logik "1" und "0" Signalen Sv1 und Sv2 gibt es
ebenfalls ein Logik "0" und "1" Signal an den jeweiligen
Ausgangsanschlüssen des ersten und zweiten Übertragungsgates.
Folglich gibt es Logik "0" und "1" Signale, die an den
jeweiligen Ausgangsanschlüssen des ersten und des zweiten
Übertragungsgates auftreten, ungeachtet der logischen
Zustände der aus der Subtrahiergliedschaltung 20 ausgegebenen
Signale Sv1 und Sv2. Diese Logik "0" und "1" Signale, die
an den Ausgangsanschlüssen des ersten und zweiten
Übertragungsgates auftreten, sind einerseits direkt mit einer
parallelen Kombination von zwei Eingangs-NAND-Gates und
andererseits über Inverter mit den NAND-Gates verbunden. Die
auf diese den Übertragungsgates nachfolgend vorgesehenen
Inverter und NAND-Gates führen die Kombination eines ersten
Multiplexers 26 und einer Dekoderschaltung 28 durch, welche
mit einer Einzelbit-Verschiebeschaltung 30 verbunden ist,
um eine Bitposition in ansteigender Richtung verschoben zu
werden.
-
Die Einzelbit-Verschiebeschaltung 30 umfaßt eine parallele
Kombination aus vier Transistornetzwerken, jedes bestehend
aus einer parallelen Kombination aus einem ersten n-Kanal-
Feldeffekttransistor, dessen Gate mit dem Ausgangsanschluß
des den Inverter bildenden Teils der Logikschaltung 22
verbunden ist und einen zweiten n-Kanal-Feldeffekttransistor,
der mit seinem Gate mit dem Eingangsanschluß des den
Inverter bildenden Teils der Logikschaltung 22 verbunden ist.
Folglich muß der erste n-Kanal-Feldeffekttransistor bei
Vorliegen des Logik "0" Ausgangssignals Sv1 aus der
Subtrahiergliedschaltung 20 aktiviert werden und muß der zweite
n-Kanal-Feldeffekttransistor bei Vorhandensein des Logik
"1" Ausgangssignals Sv1 aus der Subtrahiergliedschaltung 20
aktiviert werden. Jedes der die Dekoderschaltung 28
bildenden NAND-Gates ist mit seinem Ausgangsanschluß nicht nur an
dem ersten n-Kanal-Feldeffekttransistor des zugeordneten
Transistornetzwerks angeschlossen, sondern auch an den
zweiten n-Kanal-Feldeffekttransistor des nachfolgenden
Transistornetzwerks, um eine Einzelbitverschiebung in
Abhängigkeit von dem Logik "1" Signal Sv1 aus der
Subtrahiergliedschaltung 20 durchzuführen. Die auf diese Weise die
Einzelbit-Verschiebeschaltung 30 erfüllenden
Transistornetzwerke sind über jeweils zugeordnete Inverter, welche
einen zweiten Multiplexer 32 bilden können, jeweils mit
Steueranschlüssen, S&sub0;, S&sub1;, S&sub2; und S&sub3; verbunden.
-
Die in Fig. 4 gezeigte Verschiebe-Steuerschaltung umfaßt
ferner einen dritten und einen vierten Multiplexer 38 und
40, die alle direkt abhängig von den Signalen sind, die für
die jeweiligen 4-Bit-Exponententeile EP und EQ dieser zwei
Zahlworte P und Q repräsentativ sind. Auf diese Weise
werden
auch Signale von jeweils einer Viererlänge erzeugt, die
für die jeweiligen Mantissenteile MP und MQ der Zahlenworte
P und Q repräsentativ sind. In der in Fig. 4 gezeigten
Anordnung sollen diese 4-Bit-Signale aus einem Signal
bestehend aus Bits mp&sub0;, mp&sub1;, mp&sub2; und mp&sub3;, die für den
Mantissenteil MP des ersten Zahlwortes P repräsentativ sind, und
einem Signal bestehend aus Bits mq&sub0;, mq&sub1;, mq&sub2; und mq&sub3;, die
für den Mantissenteil MQ des zweiten Zahlwortes Q
repräsentativ sind, bestehen.
-
Somit hat sowohl der dritte als auch der vierte Mulitplexer
38 und 40 jeweils vier Eingangsanschlüsse, die abhängig von
den für den Mantissen MP des Zahlwortes P repräsentativen
Signalbits mp&sub0;, mp&sub1;, mp&sub2; und mp&sub3; und von den für den
Mantissenteil MQ des Zahlwortes Q repräsentativen Signalbits
mq&sub0;, mq&sub1;, mq&sub2; und mq&sub3; sind. Darüber hinaus ist der dritte
Multiplexer 38 aus einer parallelen Kombination aus vier
ersten bis vierten Transistornetzwerken zusammengesetzt,
die den Eingangsanschlüssen zugeordnet sind, um jeweils die
Signalbits mp&sub0;, mp&sub1;, mp&sub2; und mp&sub3; zu empfangen. In gleicher
Weise ist der vierte Multiplexer 40 aus einer parallelen
Kombination von vier ersten bis vierten
Transistornetzwerken zusammengesetzt, die den Eingangsanschlüssen
zugeordnet sind, um jeweils die Signalbits mq&sub0;, mq&sub1;, mq&sub2; und
mq&sub3; zu empfangen. Die den dritten Multiplexer 38 bildenden
Transistornetzwerke sind mit jeweiligen Ausgangsanschlüssen
direkt mit einer dyadischen Arithmetikschaltung 42
verbunden, während die den vierten Multiplexer 40 bildenden
Transistornetzwerke mit jeweiligen Ausgangsanschlüssen über die
Rechtsverschiebe-Schaltung 34 mit der dyadischen
Arithmetikschaltung 42 verbunden sind. Jedes Transistornetzwerk
des dritten und des vierten Multiplexers 38 und 40 besteht
aus einer parallelen Kombination von zwei ersten und
zweiten n-Kanal-Feldeffekttransistoren. Der erste
n-Kanal-Feldeffektransistor der jedes Transistornetzwerk des dritten
Multiplexers 38 bildenden zwei Transistoren ist mit seinem
Gate an den Ausgangsanschluß des den Inverter bildenden
Teils der Logikschaltung 22 angeschlossen, und der zweite
n-Kanal-Feldeffekttransistor ist mit seinem Gate an dem
Eingangsanschluß des den Inverter bildenden Teils der
Logikschaltung 22 angeschlossen. In dem vierten Multiplexer
40 ist der erste n-Kanal-Feldeffekttransistor mit seinem
Gate an dem Eingangsanschluß des den Inverter bildenden
Teils der Logikschaltung 22 angeschlossen, und der zweite
n-Kanal-Feldeffekttransistor ist mit seinem Gate an dem
Ausgangsanschluß des den Inverter bildenden Teils der
Logikschaltung 22 angeschlossen. Folglich müssen in dem
dritten Multiplexer 38 die ersten
n-Kanal-Feldeffekttransistoren der Transistornetzwerke bei Vorliegen des Logik "0"
Ausgangssignal Sv1 aus der Subtrahiergliedschaltung 20
aktiviert werden, und die zweiten
n-Kanal-Feldeffekttransistoren der Transistornetzwerke müssen bei Vorhandensein des
Logik "1" Ausgangssignals Sv1 aus der
Subtrahiergliedschaltung 20 aktiviert werden. In dem vierten Multiplexer 40
müssen die zweiten n-Kanal-Feldeffekttransistoren der
Transistornetzwerke bei Vorliegen des Logik "0" Ausgangssignals
Sv1 aus der Subtrahiergliedschaltung 20 aktiviert werden,
und die ersten n-Kanal-Feldeffekttransistoren der
Transistornetzwerke müssen bei Vorliegen des Logik "1"
Ausgangssignal Sv1 aus der Subtrahiergliedschaltung 20 aktiviert
werden.
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Der Eingangsanschluß zum Empfangen des Signalbits mp&sub0; ist
über den ersten n-Kanal-Feldeffekttransistor des ersten
Transistornetzwerks des Multiplexers 38 mit der dyadischen
Arithmetikschaltung 42 und über den ersten
n-Kanal-Feldeffekttransistor des ersten Transistornetzwerks des
Multiplexers 40 mit der dyadischen Arithmetikschaltung 42 über
die Rechts-Verschiebeschaltung 34 verbunden. Der
Eingangsanschluß zum Empfangen des Signalmast mp&sub1; ist über den
ersten n-Kanal-Feldeffekttransistor des zweiten
Transistornetzwerks des Multiplexers 38 mit der dyadischen
Arithmetikschaltung
42 und über den ersten
n-Kanal-Feldeffektransistor des zweiten Transistornetzwerks des Multiplexers 40
mit der dyadischen Arithmetikschaltung 42 über die Rechts-
Verschiebeschaltung 34 verbunden. Der Eingangsanschluß zum
Empfangen des Signalbits mp&sub2; ist über den ersten n-Kanal-
Feldeffekttransistor des dritten Transistornetzwerks des
Multiplexers 38 mit der dyadischen Arithmetikschaltung 42
und über den ersten n-Kanal-Feldeffekttransistor des
dritten Transistornetzwerks des Multiplexers 40 mit der
dyadischen Arithmetikschaltung 42 über die
Rechts-Verschiebeschaltung 34 verbunden. Der Eingangsanschluß zum Empfangen
des Signalbits mp&sub3; ist über den ersten
n-Kanal-Feldeffekttransistor des vierten Transistornetzwerks des
Multiplexers 38 mit der dyadischen Arithmetikschaltung 42 und
über den ersten n-Kanal-Feldeffekttransistor des vierten
Transistornetzwerks des Multiplexers 40 mit der dyadischen
Arithmetikschaltung 42 über die Rechts-Verschiebeschaltung
34 verbunden.
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Der Eingangsanschluß zum Empfangen des Signalbits mq&sub0; ist
über den zweiten n-Kanal-Feldeffekttransistor des ersten
Transistornetzwerks des Multiplexers 38 mit der dyadischen
Arithmetikschaltung 42 und über den zweiten
n-Kanal-Feldeffekttransistor des ersten Transistornetzwerks des
Multiplexers 40 mit der dyadischen Arithmetikschaltung 42 über
die Rechts-Verschiebeschaltung 34 verbunden. Der
Eingangsanschluß zum Empfangen des Signalbits mq&sub1; ist über den
zweiten n-Kanal-Feldeffekttransistor des zweiten
Transistornetzwerks des Multiplexers 38 mit der dyadischen
Arithmetikschaltung 42 und über den zweiten
n-Kanal-Feldeffekttransistor des zweiten Transistornetzwerks des
Multiplexers 40 mit der dyadischen Arithmetikschaltung 42 über
die Rechts-Verschiebeschaltung 34 verbunden. Der
Eingangsanschluß zum Empfangen des Signalbits mq&sub2; ist über den
zweiten n-Feldeffekttransistor des dritten
Transistornetzwerks des Multiplexers 38 mit der dyadischen
Arithmetikschaltung
42 und über den zweiten
n-Kanal-Feldeffekttransistor des dritten Transistornetzwerks des Multiplexers 40
mit der dyadischen Arithmetikschaltung 42 über die Rechts-
Verschiebeschaltung 34 verbunden. Der Eingangsanschluß zum
Empfangen des Signalbits mq&sub3; ist über den zweiten n-Kanal-
Feldeffektransistor des vierten Transistornetzwerks des
Multiplexers 38 mit der dyadischen Arithmetikschaltung 42
und über den zweiten n-Kanal-Feldeffekttransistor des
vierten Transistornetzwerks des Multiplexers 40 mit der
dyadischen Arithmetikschaltung 42 über die
Rechts-Verschiebeschaltung 34 verbunden.
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Folglich werden bei Vorliegen des aus der
Subtrahiergliedschaltung 20 ausgegebenen Logik "0" Signals Sv1 die
Signalbits mp&sub0;, mp&sub1;, mp&sub2; und mp&sub3; an den Eingangsanschlüssen
des dritten Multiplexers 38 unverändert an die dyadische
Arithmetikschaltung 42 durchgelassen. In diesem Zustand
werden die Signalbits mq&sub0;, mq&sub1;, mq&sub2; und mq&sub3; an den
Eingangsanschlüssen des vierten Multiplexers 40 der Rechts-
Verschiebeschaltung 34 zugeführt und um eine Zahl nach
rechts verschoben, die durch die jeweils an den
Steueranschlüssen S&sub0;, S&sub1;, S&sub2; und S&sub3; der Rechts-Verschiebeschaltung
34 auftretenden Signalbits diktiert wird. Andererseits
werden bei Vorliegen den aus der Subtrahiergliedschaltung 20
ausgegebenen Logik "1" Signals Sv1 die Signalbits mq&sub0;, mq&sub1;,
mq&sub2; und mq&sub3; an den Eingangsanschlüssen des vierten
Multiplexers unverändert an die dyadische Arithmetikschaltung 42
durchgelassen. In diesem Zustand werden die Signalbits mp&sub0;,
mp&sub1;, mp&sub2; und mp&sub3; an die Eingangsanschlüsse des vierten
Multiplexers 40 der Rechts-Verschiebeschaltung 34 zugeführt
und um eine Zahl nach rechts verschoben, die durch die
jeweils an den Steueranschlüssen S&sub0;, S&sub1;, S&sub2; und S&sub3; der
Rechts-Verschiebeschaltung 34 auftretenden Signalbits
diktiert wird.