JPS5979350A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
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- JPS5979350A JPS5979350A JP57190303A JP19030382A JPS5979350A JP S5979350 A JPS5979350 A JP S5979350A JP 57190303 A JP57190303 A JP 57190303A JP 19030382 A JP19030382 A JP 19030382A JP S5979350 A JPS5979350 A JP S5979350A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- sorting
- classification
- selector
- Prior art date
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- Pending
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路装置に係り、特に浮動小数点演
算装置に関する。
算装置に関する。
従来、浮動小数点数の取扱いは標準化芒れておらず、そ
のため浮動小数点数の属性（零、無限大、非数、正規化
数および非正規化数）による分類を回路上で行なう要請
は強くなった。ところが、最近になって浮動小数点数の
取扱いに関するＩ ＥＥＥ（Ｔｈｅ Ｉｎｐｔｉｔｕ
ｔｅ ｏｒ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ
ＥｌｅｃｔｒｏｎｉｃｓＥｎｇｉｒ＋ａｅｒｓ 、 Ｉ
ｎｃ 、 ）案が出坏れ、これによって浮動小数点数
の正イｌ″１ｒな分類に応じた処理が必要になってきて
いる。
のため浮動小数点数の属性（零、無限大、非数、正規化
数および非正規化数）による分類を回路上で行なう要請
は強くなった。ところが、最近になって浮動小数点数の
取扱いに関するＩ ＥＥＥ（Ｔｈｅ Ｉｎｐｔｉｔｕ
ｔｅ ｏｒ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ
ＥｌｅｃｔｒｏｎｉｃｓＥｎｇｉｒ＋ａｅｒｓ 、 Ｉ
ｎｃ 、 ）案が出坏れ、これによって浮動小数点数
の正イｌ″１ｒな分類に応じた処理が必要になってきて
いる。
ところで、従来の浮動小数点演算装置では、マイクロプ
ログラム制御の浮動小数点プロセッサが用いられている
。そのため、入力オペランド（入力された演算の対象と
なるデータ）の浮動小数点数の分類は、マイクロプログ
ラムによってなされることが多い。また、属性による分
類に応じた例外処理もマイクロプログラムでな袋れるこ
とが多い。
ログラム制御の浮動小数点プロセッサが用いられている
。そのため、入力オペランド（入力された演算の対象と
なるデータ）の浮動小数点数の分類は、マイクロプログ
ラムによってなされることが多い。また、属性による分
類に応じた例外処理もマイクロプログラムでな袋れるこ
とが多い。
この上うに、従来装置では、マイクロプログラムによっ
てオペランドをその楓性に分類しているため、分類処理
だけで１マシンサイクル以上を必要とし、処理の高速化
を図る上で大きな障害になっている。寸だ、分類に応じ
た例外処理にも多数のマシンサイクルを必要とし、処理
に長い時間がかかることになるっ 〔発明の目的〕 木兄１４ＥＪｌｉ上述の従来技術の欠点に鑑みてなされ
たもので、人力オペランドの分類処理の高速化と分類に
応じた例外処理の高速化ン図ることのできる浮動小数点
演算装置を提供することを目的とする。
てオペランドをその楓性に分類しているため、分類処理
だけで１マシンサイクル以上を必要とし、処理の高速化
を図る上で大きな障害になっている。寸だ、分類に応じ
た例外処理にも多数のマシンサイクルを必要とし、処理
に長い時間がかかることになるっ 〔発明の目的〕 木兄１４ＥＪｌｉ上述の従来技術の欠点に鑑みてなされ
たもので、人力オペランドの分類処理の高速化と分類に
応じた例外処理の高速化ン図ることのできる浮動小数点
演算装置を提供することを目的とする。
上記の目的を実現するため本廃明Ｑ」、岑、無１（ｉ４
：犬、非数（例えば、零と無限大を乗斜した結果σ）値
で、あらかじめ定義をれる）、正規化数および非正規化
数の５つの属性に人力オペランドを分類し、その分類に
応じて分類信号を発する分類回路を備え、入力オペラン
ドが特殊な値であるときは演算の種類および分類信号に
もとづいて演１）結呆を出力する浮動小数点演算装置、
および前述の分類回路と、外部入力で指定芒れる演算の
種類と分類信号にもとづいて例外処Ｊ！ｉ！結果を出力
する例外処理ユニットと乞備え、例外オペランド（無限
大および非数）が人力芒れたときはそのオペランドもし
くはあらかじめ定められたデータを演４１．結果として
出力する浮動小数点演算装置を提供するものである。
：犬、非数（例えば、零と無限大を乗斜した結果σ）値
で、あらかじめ定義をれる）、正規化数および非正規化
数の５つの属性に人力オペランドを分類し、その分類に
応じて分類信号を発する分類回路を備え、入力オペラン
ドが特殊な値であるときは演算の種類および分類信号に
もとづいて演１）結呆を出力する浮動小数点演算装置、
および前述の分類回路と、外部入力で指定芒れる演算の
種類と分類信号にもとづいて例外処Ｊ！ｉ！結果を出力
する例外処理ユニットと乞備え、例外オペランド（無限
大および非数）が人力芒れたときはそのオペランドもし
くはあらかじめ定められたデータを演４１．結果として
出力する浮動小数点演算装置を提供するものである。
本発明の実施例を第１図乃至第１０図を参照して睨明才
る。第１図は一実施例に係る浮動小数点演算装置の構成
概要図である。
る。第１図は一実施例に係る浮動小数点演算装置の構成
概要図である。
Ｘレジスタ１．Ｙレジスタ２は第２図に示すＩＥＥＥ案
準拠の３２ビット浮動／Ｊ’ｓ数点数形式のオペランド
を保持するレジスタであシ、Ｘクラス回路３、Ｙクラス
回路４はこれらのオペランドを零、無限大、非数、正規
化数および非正規化数の５つの属性に分類する回路であ
る。クラスパス５はＸクラス回路３およびＹクラス回路
４０１０本の出力信号線からなるパスである。Ｘクラス
回路３０６本の出力信号線のうちのＤＮＬ 、 ＥＯの
２本は、それぞれ仮数部の最上位ビットおよび指・敷部
の最下位ビットとしてＸレジスタ１の出力信号線のうち
の指数部最下位ピッ）Ｙ除く３１本と合流し、３３本の
信号線からなるＸパス６を形成する。Ｙパス７も同様に
３３本の信号線からなる。コマンドパス８は加算、減算
および乗算の３本からなる。
準拠の３２ビット浮動／Ｊ’ｓ数点数形式のオペランド
を保持するレジスタであシ、Ｘクラス回路３、Ｙクラス
回路４はこれらのオペランドを零、無限大、非数、正規
化数および非正規化数の５つの属性に分類する回路であ
る。クラスパス５はＸクラス回路３およびＹクラス回路
４０１０本の出力信号線からなるパスである。Ｘクラス
回路３０６本の出力信号線のうちのＤＮＬ 、 ＥＯの
２本は、それぞれ仮数部の最上位ビットおよび指・敷部
の最下位ビットとしてＸレジスタ１の出力信号線のうち
の指数部最下位ピッ）Ｙ除く３１本と合流し、３３本の
信号線からなるＸパス６を形成する。Ｙパス７も同様に
３３本の信号線からなる。コマンドパス８は加算、減算
および乗算の３本からなる。
例外処理ユニット１０は、仮数比較器１１、制御ＰＬＡ
（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａ
ｙ ） １２、第１のセレクタ１３および符号回路１４
よりなる。仮数比較器１１は、Ｘノ々ス６およびＹノ々
スフからＸオペランドおよびＹオペランドの仮数部列ビ
ットヲ読み出し、その大小暑比較して（Ｘ＞Ｙ）ｏｌと
して出力する。
（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａ
ｙ ） １２、第１のセレクタ１３および符号回路１４
よりなる。仮数比較器１１は、Ｘノ々ス６およびＹノ々
スフからＸオペランドおよびＹオペランドの仮数部列ビ
ットヲ読み出し、その大小暑比較して（Ｘ＞Ｙ）ｏｌと
して出力する。
この信号はＸオペランドの仮数部がＹオペランドの仮数
部よシ犬のとき”１″となり、制御ＰＬＡ１２に与えら
れる。制御ＰＬＡ１２は、クラスパス５から零、無限大
および非数ケ示す６ビツトの信号を入力し、Ｘパス６お
よびＹパス７から仮数符号ヲ１ビットづつ入力し、コマ
ンドパス８から加算および減算を示す２ビツトの信号乞
入力する。制御ＰＬＡ１２は、２ビツトの信号（ＯＸ、
ＯＹ）２第１のセレクタ１３および符号回路１４に与え
、１ビツトの信号（ＥＸ）’ＹＹ２Ｏセレクタ３１に与
え、２ビツトの信号（ＰＳ 、 Ｘ５０３Ｙｓ ） Ｙ
符号回路１４に与える。
部よシ犬のとき”１″となり、制御ＰＬＡ１２に与えら
れる。制御ＰＬＡ１２は、クラスパス５から零、無限大
および非数ケ示す６ビツトの信号を入力し、Ｘパス６お
よびＹパス７から仮数符号ヲ１ビットづつ入力し、コマ
ンドパス８から加算および減算を示す２ビツトの信号乞
入力する。制御ＰＬＡ１２は、２ビツトの信号（ＯＸ、
ＯＹ）２第１のセレクタ１３および符号回路１４に与え
、１ビツトの信号（ＥＸ）’ＹＹ２Ｏセレクタ３１に与
え、２ビツトの信号（ＰＳ 、 Ｘ５０３Ｙｓ ） Ｙ
符号回路１４に与える。
また、１ビツトの信号（ＮＡＮ ）を第１のセレクタ１
３に与え、２ビツトの信号（’ＮＡＮＯ” ＮＡＮＩ
）”あらかじめＲＯＭなどに用意された西ビットの信号
とあわせて３１ビツトの信号とし、第１のセレクタ］３
に力える。第１のセレクタ１３はＸノぐス６およびＸパ
ス７から仮数部符号ビットおよび仮数部最上位ビラトラ
除いたそれぞれ３１ピツトづつの信号を人力する。そし
て、これら２つの信号およびあらかじめ用意された信号
のうちのいずれかを制御ＰＬＡ１２からの制御信号にも
とづいて選択し、出力を第２のセレクタ３１に与える。
３に与え、２ビツトの信号（’ＮＡＮＯ” ＮＡＮＩ
）”あらかじめＲＯＭなどに用意された西ビットの信号
とあわせて３１ビツトの信号とし、第１のセレクタ］３
に力える。第１のセレクタ１３はＸノぐス６およびＸパ
ス７から仮数部符号ビットおよび仮数部最上位ビラトラ
除いたそれぞれ３１ピツトづつの信号を人力する。そし
て、これら２つの信号およびあらかじめ用意された信号
のうちのいずれかを制御ＰＬＡ１２からの制御信号にも
とづいて選択し、出力を第２のセレクタ３１に与える。
符号回路１４けＸパス６およびＸパス７から仮数部符号
ビラトラ入力し、制御ＰＬＡ１．２から与えられる信号
にもとづいていずれかを選択し、仮数部符号ビットを第
２のセレタク３ノに与える。
ビラトラ入力し、制御ＰＬＡ１．２から与えられる信号
にもとづいていずれかを選択し、仮数部符号ビットを第
２のセレタク３ノに与える。
浮動小数点乗算ユニット（以下、１乗算ユニット」とい
う）２０は、符号プロセッサ２１、指数プロセッサ２２
、仮数プロセラ＋ｊ２３、仮数セレクタあ、指数セレク
タ冴、仮数セレクタ制御回路谷および指数セレクタ制御
回路２５よりなる。符号プロセッサ２１は、Ｘパス６お
よびＹノ々スフがら符号ビラトラ入力し、１ビツトの出
力７第３のセレクタ３２に与えるもので、排他的論理和
回路からなる。指数プロセッサ２２は、Ｘパス６および
Ｘパス７がら指数部８ビツトヲ入力し、８ビツトの出力
ｙｔＪ＝数セレクタ２４に与え、正規化の結果としての
負の指数部（アンダーフロー）を表わす１ビツトの出力
（ＳＩＧＮ）を指数セレクタ制御回路部に与えるもので
、指数部同志の加算および正規化に伴なう調整回路から
なる。仮数プロセラ＋ｊおは、Ｘパス６およびＸパス７
から仮数部２４ビツトをへカレ、７３ビツトの出力を仮
数セレクタ２６に与え、正規化に伴なう５ビツト以上に
わたる仮数部の右シフト７表わす１ビツトの出力（Ｌｏ
ＮＧＳＨＩＦＴ ）および正の指数部（オーバーフロー
）を表わす１ビツトの出力（ＰＯＶ ）を仮数セレクタ
制御回路２７に寿えるもので、仮数部同志の固定小数点
乗規、ヲする回路および正規化回路によって形成される
。、指数セレクタ制御回路部は３ビツトの信号（ＥＯＮ
Ｅ。
う）２０は、符号プロセッサ２１、指数プロセッサ２２
、仮数プロセラ＋ｊ２３、仮数セレクタあ、指数セレク
タ冴、仮数セレクタ制御回路谷および指数セレクタ制御
回路２５よりなる。符号プロセッサ２１は、Ｘパス６お
よびＹノ々スフがら符号ビラトラ入力し、１ビツトの出
力７第３のセレクタ３２に与えるもので、排他的論理和
回路からなる。指数プロセッサ２２は、Ｘパス６および
Ｘパス７がら指数部８ビツトヲ入力し、８ビツトの出力
ｙｔＪ＝数セレクタ２４に与え、正規化の結果としての
負の指数部（アンダーフロー）を表わす１ビツトの出力
（ＳＩＧＮ）を指数セレクタ制御回路部に与えるもので
、指数部同志の加算および正規化に伴なう調整回路から
なる。仮数プロセラ＋ｊおは、Ｘパス６およびＸパス７
から仮数部２４ビツトをへカレ、７３ビツトの出力を仮
数セレクタ２６に与え、正規化に伴なう５ビツト以上に
わたる仮数部の右シフト７表わす１ビツトの出力（Ｌｏ
ＮＧＳＨＩＦＴ ）および正の指数部（オーバーフロー
）を表わす１ビツトの出力（ＰＯＶ ）を仮数セレクタ
制御回路２７に寿えるもので、仮数部同志の固定小数点
乗規、ヲする回路および正規化回路によって形成される
。、指数セレクタ制御回路部は３ビツトの信号（ＥＯＮ
Ｅ。
ＥＺＥＲＯ，ＥＮＯＲＭＡＬ ）’Ｙ指数セレクタ別
に与える。仮数セレクタ制御回路２７は２ビツトの信号
（ＭＺＥＲＯ，ＭＺＥＲＯ）’に仮数セレクタ部に与え
る。
に与える。仮数セレクタ制御回路２７は２ビツトの信号
（ＭＺＥＲＯ，ＭＺＥＲＯ）’に仮数セレクタ部に与え
る。
符号プロセッサ２１０１ビツトの出力と指数セレクタ２
１Ｉの８ビツトの出力および仮数セレクタ部のおビット
の出力は合わされて、３２ビツトの出力（乗算結果）と
して第３のセレクタ３２に与えられる。
１Ｉの８ビツトの出力および仮数セレクタ部のおビット
の出力は合わされて、３２ビツトの出力（乗算結果）と
して第３のセレクタ３２に与えられる。
浮動小数点加減算ユニッ）４０はＸパス６およびＸパス
７から３３ビツトを入力し、コマンドバス８から減算コ
マンド（Ｓ、）を入力し、３２ビツトの出方（加減現結
果）を第３のセレクタ３２に与える。第３のセレクタ３
２には１ビツトの乗算コマンド（Ｍ）が与えられ、これ
にもとづいて第３のセレクタ３２ｄ、加減算結果もしく
は乗算結果のいずれかを選択し、３２ビットの出力を第
２のセレクタ３１に与える。
７から３３ビツトを入力し、コマンドバス８から減算コ
マンド（Ｓ、）を入力し、３２ビツトの出方（加減現結
果）を第３のセレクタ３２に与える。第３のセレクタ３
２には１ビツトの乗算コマンド（Ｍ）が与えられ、これ
にもとづいて第３のセレクタ３２ｄ、加減算結果もしく
は乗算結果のいずれかを選択し、３２ビットの出力を第
２のセレクタ３１に与える。
第２のセレクタ３１は制御ＰＬＡ１２がら与えられた信
−Ｓ（ｇｘ）Ｋ：もとづいて加減算１乗算結果もしくは
例外処理結果のいずれかを選択し、３２ビツトの信号と
して出力する。
−Ｓ（ｇｘ）Ｋ：もとづいて加減算１乗算結果もしくは
例外処理結果のいずれかを選択し、３２ビツトの信号と
して出力する。
第３図はＸクラス回路３およびＹクラス回路４の詳細な
構成図である。ＮｏＩｔ回ｆｌｌｒ １０１は仮数部（
ｆ）の下位おビットｙ＜人力し、出力’？！−ＮＯＴ回
路１０２およびＮＡＮＤ回路１０３ 、１０４に与える
。、ｌＮＯＲ回路１０５は指数部（ｏ）の８ビツト乞入
力し、出力をＮＡＮＤ回路１０３ 、１０６に与える。
構成図である。ＮｏＩｔ回ｆｌｌｒ １０１は仮数部（
ｆ）の下位おビットｙ＜人力し、出力’？！−ＮＯＴ回
路１０２およびＮＡＮＤ回路１０３ 、１０４に与える
。、ｌＮＯＲ回路１０５は指数部（ｏ）の８ビツト乞入
力し、出力をＮＡＮＤ回路１０３ 、１０６に与える。
、ＡＮＩ）回路１０７は指数部（０）の８ビツトを入力
し、出力をＮＡＮＤ回路１０４゜１０８に与える。ＮＯ
Ｔ回路１０２はＮＯＲ回路１０１の出力乞反転し、その
結果”ｋ ＮＡＮＤ回路＋０６ 、１０Ｈに与える。Ｎ
ＯＴ回路１０９は指数部の最下位ビット乞入力し、出力
５ ＮＡＮＤ回路１１０に与えるつＮＡＮＤ回路１１０
はＮＡＮＤ回路１０６２よびＮＯＴ回路１０９の出力乞
入力とし、ＮＡＮＤ回路ＩｌｌはＮＡＮＤ回路ＪＯ３、
ＩＯ４、１０６、１０８の出力を人力とする。ＮＡＮＤ
回路１０３ 、１０４ 、１０６、．１０８ 、 Ｉｌ
ｌの出力はそれぞれ零、無限大、非正規数、非数および
正規数に河応する床面、翁仔、荀こ、に田、下爪となシ
、ＮハＤ回路の出力ＥＯは皿が“０″かもしくは指数部
最下位ビットが”１”のとき＋＋ １ｕとなる信号であ
る。これによって、Ｘクラス回路３およびＹクラス回路
４は入力オペランドを零、無限大、非数、非正規化数お
よび正規化数の５つの属性に分類し、分類信号を発する
。
し、出力をＮＡＮＤ回路１０４゜１０８に与える。ＮＯ
Ｔ回路１０２はＮＯＲ回路１０１の出力乞反転し、その
結果”ｋ ＮＡＮＤ回路＋０６ 、１０Ｈに与える。Ｎ
ＯＴ回路１０９は指数部の最下位ビット乞入力し、出力
５ ＮＡＮＤ回路１１０に与えるつＮＡＮＤ回路１１０
はＮＡＮＤ回路１０６２よびＮＯＴ回路１０９の出力乞
入力とし、ＮＡＮＤ回路ＩｌｌはＮＡＮＤ回路ＪＯ３、
ＩＯ４、１０６、１０８の出力を人力とする。ＮＡＮＤ
回路１０３ 、１０４ 、１０６、．１０８ 、 Ｉｌ
ｌの出力はそれぞれ零、無限大、非正規数、非数および
正規数に河応する床面、翁仔、荀こ、に田、下爪となシ
、ＮハＤ回路の出力ＥＯは皿が“０″かもしくは指数部
最下位ビットが”１”のとき＋＋ １ｕとなる信号であ
る。これによって、Ｘクラス回路３およびＹクラス回路
４は入力オペランドを零、無限大、非数、非正規化数お
よび正規化数の５つの属性に分類し、分類信号を発する
。
第４図はＸ、Ｙのオペランドと演算の種類とから直ちに
例外処理を必要とする場合の演算規則を示す図表である
。Ｚｅｒｏ 、 ＩＮＦ 、 ＮＡＮはそれぞれ零、無
限大および非数のオペランドに対応している。
例外処理を必要とする場合の演算規則を示す図表である
。Ｚｅｒｏ 、 ＩＮＦ 、 ＮＡＮはそれぞれ零、無
限大および非数のオペランドに対応している。
Ａ、５Ａ７ｉは演算の種類を示すもので、加減算ならば
１″、乗算ならば”０パである。２は例外処理ユニツ）
１０の出力で、ｚｌ は仮数部符号を示し、ｅｆＺは仮
数部符号ケ除いた部分を示す。また、ＸＳ。
１″、乗算ならば”０パである。２は例外処理ユニツ）
１０の出力で、ｚｌ は仮数部符号を示し、ｅｆＺは仮
数部符号ケ除いた部分を示す。また、ＸＳ。
ＹｓはオペランドＸ、Ｙの仮数部符号で、ＸＳ”Ｙｓは
それらの排他的論理和をあられす、なお、例外処理の結
果が新しい非数となるときには、その仮数部にｈｅｘａ
ｄｅｃｉｍａ１表示で７ＦＦＦＦＯ、７ＦＦＦＦＩ 。
それらの排他的論理和をあられす、なお、例外処理の結
果が新しい非数となるときには、その仮数部にｈｅｘａ
ｄｅｃｉｍａ１表示で７ＦＦＦＦＯ、７ＦＦＦＦＩ 。
７ ＦＦＦＦ２０３種の値ケ待った非数を割りあて、こ
れら非数の仮数部符号は”０”とする。
れら非数の仮数部符号は”０”とする。
第５図は制御Ｐ１．Ａ１２の詳細な構成図で、第４図で
示した演算規則に従って制御信号７発するように構成さ
れている。制御ＰＬＡ回路は積回路５１と和回路５２か
らなシ、積回路５１では丸印のあるところへの入力の否
定値の積が出力となシ、和回路５２では丸印のあるとこ
ろへ入力する積回路５１の出力のＮＯＲの結果が出力と
なる。従って、第５図の信号線２０１〜２２５の出力は
下記の論理式で与えられる。
示した演算規則に従って制御信号７発するように構成さ
れている。制御ＰＬＡ回路は積回路５１と和回路５２か
らなシ、積回路５１では丸印のあるところへの入力の否
定値の積が出力となシ、和回路５２では丸印のあるとこ
ろへ入力する積回路５１の出力のＮＯＲの結果が出力と
なる。従って、第５図の信号線２０１〜２２５の出力は
下記の論理式で与えられる。
２０１ ＝ＸＩＮＦ’−ＹＺＥＲＯ−’ＹＩＮＦ−ＹＮ
ＡＮ２０２＝（Ａ＋５）−ＸＩＮＦ−ＹＺＥＲＯ２０３
＝Ｘｓ■Ｙ３−ＸＩＮＦ＠ＹＩＮＦ２０４＝ＸＮＡＮ＠
ＹＺＥＲＯ−ＹＩＮＦ−ＹＮＡＮ２０５＝ＸＮＡＮ−Ｙ
ＺＥＲＯ ２０６＝ＸＮＡＮ＠ＹＩＮＦ ２０７ ＝ＸＮＡＮ ＩＩＹＮＡＮ ・（ｘ＞ｙ ）
。
ＡＮ２０２＝（Ａ＋５）−ＸＩＮＦ−ＹＺＥＲＯ２０３
＝Ｘｓ■Ｙ３−ＸＩＮＦ＠ＹＩＮＦ２０４＝ＸＮＡＮ＠
ＹＺＥＲＯ−ＹＩＮＦ−ＹＮＡＮ２０５＝ＸＮＡＮ−Ｙ
ＺＥＲＯ ２０６＝ＸＮＡＮ＠ＹＩＮＦ ２０７ ＝ＸＮＡＮ ＩＩＹＮＡＮ ・（ｘ＞ｙ ）
。
２０８＝（Ａ＋８）・ＸＩＮＦ働ＹＩＮＦ２０９＝ＸＩ
ＮＦ−ＹＮＡＮ ２１０ ＝ＸＮＡＮ １１ＹＮＡＮ −（Ｘ＞Ｙ ）
０２１１＝ＸＺＥＲＯ−ＸＩＮＦ’−ｍ−ＹＩＮＦ２１
２−（Ａ＋５）−ＸＺＥＲＯ−ＹＩＮＦ２１３＝ＸＺＥ
ＲＯ−ＸＩＮＦ−ＸＮＡＮ−ＹＮＡＮ２１４＝ＸＺＥＲ
Ｏ＠ＹＮＡＮ ’、１ ＝’ ：＝ （ＸＳ■ｙｓ） ・（Ａ＋Ｓ ）
・ＸＩＮＦ−ＹＩＮＦ２１６＝（Ａ＋８）・ＸＩＮＦ
−ＹＺＥＲＯ２１７＝（Ａ＋Ｓ）・ＸＺＥＲＯ・ＹＩＮ
Ｆ２１８＝（Ａ＋８） −ＸＩＮＦ＠ＹＺＦＲＯ２１９
＝（Ａ＋Ｓ） −ＸＺＥＲＯ−ＹＩＮＦ２２０＝（Ａ＋
５）−ＸＩＮＦ−ＹＺＥＲＯ−１賛払Ｎ２２１＝（Ａ＋
５）−ＸＺＥＲＯ−ＸＮＡＮ−ＹＩＮＦ２２２＝ （Ｘ
ｓ（ｆ；ｙｓ） ・（Ａ＋８）−ＸＩＮＦ＠ＹＩＮＦ＋
（、Ａ＋Ｓ ） −ＸＩＮＦ ＠ＹＺＥＲＯ＋（Ａ＋Ｓ
） −ＸＺＩＯ−Ｙ ｌＮＦ２２３＝（入王５）−Ｘ
ＩＮＦ−ＹＺＥＲＯ−ＹＨＫＲ＋（Ａ＋５）−ＸＺＥＲ
Ｏ−ＸＮＡＮ−ＹＩＮＦ２２４＝ＸＩＮＦ−ＹＺＦＪＲ
Ｏ−ＹＩＮＦ−ＹＮＡＮ−Ｉ−（Ａ＋５）−ＸＩＮＦ＠
ＹＺＥＲＯ＋Ｘｓ■ＹＳ−ＸＩＮＦ−ＹＩＮＦ ＋ＸＮＡＮ＠ＹＺＥＲＯ＠ＹＩＮＦ−ｍ−１−ＸＮＡＮ
＠ＹＺＥＲＯ＋ＸＮＡＮ−ＹＩＮＦ−１−ＸＮＡＮ−Ｙ
ＮＡＮ−（Ｘ＞Ｙ）ｏ＋ＸＩＮＦ−ＹＩＮＦ−（Ａ＋８
）２２５＝ＸＩＮＦ ＠ＹＮＡＮ＋ＸＮＭ←ＹＮＡＮ
・（Ｘ）Ｙ）０＋ＸＺＥＲＯ−Ｍ−）ひＵｍ−ｙｉＮ
Ｆ＋（Ａ−１−８）−ＸＺＥＲＯ−ＹＩＮＦ＋ＸＺＥＲ
Ｏ−ＸＩＮＦ−ＸＮＡコＮ−ＹＮＡＮ＋ＸＺＥＲＯ−Ｙ
ＮＡＮ従って、出力制御信号は下記のようになる。
ＮＦ−ＹＮＡＮ ２１０ ＝ＸＮＡＮ １１ＹＮＡＮ −（Ｘ＞Ｙ ）
０２１１＝ＸＺＥＲＯ−ＸＩＮＦ’−ｍ−ＹＩＮＦ２１
２−（Ａ＋５）−ＸＺＥＲＯ−ＹＩＮＦ２１３＝ＸＺＥ
ＲＯ−ＸＩＮＦ−ＸＮＡＮ−ＹＮＡＮ２１４＝ＸＺＥＲ
Ｏ＠ＹＮＡＮ ’、１ ＝’ ：＝ （ＸＳ■ｙｓ） ・（Ａ＋Ｓ ）
・ＸＩＮＦ−ＹＩＮＦ２１６＝（Ａ＋８）・ＸＩＮＦ
−ＹＺＥＲＯ２１７＝（Ａ＋Ｓ）・ＸＺＥＲＯ・ＹＩＮ
Ｆ２１８＝（Ａ＋８） −ＸＩＮＦ＠ＹＺＦＲＯ２１９
＝（Ａ＋Ｓ） −ＸＺＥＲＯ−ＹＩＮＦ２２０＝（Ａ＋
５）−ＸＩＮＦ−ＹＺＥＲＯ−１賛払Ｎ２２１＝（Ａ＋
５）−ＸＺＥＲＯ−ＸＮＡＮ−ＹＩＮＦ２２２＝ （Ｘ
ｓ（ｆ；ｙｓ） ・（Ａ＋８）−ＸＩＮＦ＠ＹＩＮＦ＋
（、Ａ＋Ｓ ） −ＸＩＮＦ ＠ＹＺＥＲＯ＋（Ａ＋Ｓ
） −ＸＺＩＯ−Ｙ ｌＮＦ２２３＝（入王５）−Ｘ
ＩＮＦ−ＹＺＥＲＯ−ＹＨＫＲ＋（Ａ＋５）−ＸＺＥＲ
Ｏ−ＸＮＡＮ−ＹＩＮＦ２２４＝ＸＩＮＦ−ＹＺＦＪＲ
Ｏ−ＹＩＮＦ−ＹＮＡＮ−Ｉ−（Ａ＋５）−ＸＩＮＦ＠
ＹＺＥＲＯ＋Ｘｓ■ＹＳ−ＸＩＮＦ−ＹＩＮＦ ＋ＸＮＡＮ＠ＹＺＥＲＯ＠ＹＩＮＦ−ｍ−１−ＸＮＡＮ
＠ＹＺＥＲＯ＋ＸＮＡＮ−ＹＩＮＦ−１−ＸＮＡＮ−Ｙ
ＮＡＮ−（Ｘ＞Ｙ）ｏ＋ＸＩＮＦ−ＹＩＮＦ−（Ａ＋８
）２２５＝ＸＩＮＦ ＠ＹＮＡＮ＋ＸＮＭ←ＹＮＡＮ
・（Ｘ）Ｙ）０＋ＸＺＥＲＯ−Ｍ−）ひＵｍ−ｙｉＮ
Ｆ＋（Ａ−１−８）−ＸＺＥＲＯ−ＹＩＮＦ＋ＸＺＥＲ
Ｏ−ＸＩＮＦ−ＸＮＡコＮ−ＹＮＡＮ＋ＸＺＥＲＯ−Ｙ
ＮＡＮ従って、出力制御信号は下記のようになる。
ｆＮＡＮ１＝（Ａ＋Ｓ ｒ ・ＸＺＥＲＯ・ＹＩＮＦ↑
ＮＡＮＱ＝（Ａ＋８ ） −ＸＩＮＦ−ＹＺＥＲＯＮＡ
Ｎ＝（ＸＳ■ＹＳ）−（Ａ＋５）−ＸＩＮＦ ＠ＹＩＮ
Ｆ＋（Ａ−１−８）−ＸＩＮＦ＠ＹＺＥＲＯ刊Ａ＋Ｓ）
−ＸＺＥＲＯ−ＹＩＮＦ ＰＳ＝（７Ｌ＋Ｓ ）−ＸＩＮＦ−ＹＺＥＲＯ＠ＹＮ−
≦＞Ｎ＋（Ａ＋Ｓ）・Ｘ乙酊ω・復ＱＮ・ＹＩＮＦ’Ｏ
Ｘ ：ＸＩＮＦ・ＹＺＥＲＯ・ＹＩＮＦ−ＹＮＡＮ＋（
Ａ＋８）−ＸＩＮＦ−ＹＺＥＲＯ ＋ＸＳ■ＹＳ−ＸＩＮＦ−ＹＩＮＩ” ＋ＸＮＡＮ−ＹＺＥＲＯ−ＹＩＮＦ’＠ＹＮＡＮ＋ＸＮ
ＡＮ−ＹＺＥＲＯ＋ＸＮＡＮ−ＹＩＮＦ＋ＸＮＡＮ−Ｙ
ＮＡＮ拳覆）−Ｙ６ ＋ＸＩＮＦ＠ＹＩＮＦ−（Ａ＋５） ＯＹ：ＸＩＮＦ＠ＹＮＡＮ＋ＸＮＡＮ−ＹＮＡＮ−（Ｘ
＞Ｙ）。
ＮＡＮＱ＝（Ａ＋８ ） −ＸＩＮＦ−ＹＺＥＲＯＮＡ
Ｎ＝（ＸＳ■ＹＳ）−（Ａ＋５）−ＸＩＮＦ ＠ＹＩＮ
Ｆ＋（Ａ−１−８）−ＸＩＮＦ＠ＹＺＥＲＯ刊Ａ＋Ｓ）
−ＸＺＥＲＯ−ＹＩＮＦ ＰＳ＝（７Ｌ＋Ｓ ）−ＸＩＮＦ−ＹＺＥＲＯ＠ＹＮ−
≦＞Ｎ＋（Ａ＋Ｓ）・Ｘ乙酊ω・復ＱＮ・ＹＩＮＦ’Ｏ
Ｘ ：ＸＩＮＦ・ＹＺＥＲＯ・ＹＩＮＦ−ＹＮＡＮ＋（
Ａ＋８）−ＸＩＮＦ−ＹＺＥＲＯ ＋ＸＳ■ＹＳ−ＸＩＮＦ−ＹＩＮＩ” ＋ＸＮＡＮ−ＹＺＥＲＯ−ＹＩＮＦ’＠ＹＮＡＮ＋ＸＮ
ＡＮ−ＹＺＥＲＯ＋ＸＮＡＮ−ＹＩＮＦ＋ＸＮＡＮ−Ｙ
ＮＡＮ拳覆）−Ｙ６ ＋ＸＩＮＦ＠ＹＩＮＦ−（Ａ＋５） ＯＹ：ＸＩＮＦ＠ＹＮＡＮ＋ＸＮＡＮ−ＹＮＡＮ−（Ｘ
＞Ｙ）。
＋ＸＺＥＲＯ−ＸＩＮＦ＠ＸＮＡＮ−ＹＩＮＦ＋（Ａ＋
８）−ＸＺＥＲＯ−ＹＩＮＦ ＋ＸＺＥＲＯ−ＸＩＮＦａ＋ＹＮＡＮ＋ＸＺＥＲＯ−Ｙ
ＮＡＮＥＸ＝ＸＩＮＦ＋ＸＮＡＮ＋ＹＩＮＦ＋ＹＮＡＮ
第６図は仮数比較回路１１の構成図で、Ｘ、Ｙ両オペラ
ンドの仮数部列ビット（ＸＭＯ−ＸＭ２：３． ＹＭＯ
〜ＹＭ２３）ヲ比較し、結果’＆（Ｘ’＞Ｙ）０として
出力する。この出力（Ｘ）Ｙ）０はＸの仮数がＹの仮数
より犬のときにｌ″となる。
８）−ＸＺＥＲＯ−ＹＩＮＦ ＋ＸＺＥＲＯ−ＸＩＮＦａ＋ＹＮＡＮ＋ＸＺＥＲＯ−Ｙ
ＮＡＮＥＸ＝ＸＩＮＦ＋ＸＮＡＮ＋ＹＩＮＦ＋ＹＮＡＮ
第６図は仮数比較回路１１の構成図で、Ｘ、Ｙ両オペラ
ンドの仮数部列ビット（ＸＭＯ−ＸＭ２：３． ＹＭＯ
〜ＹＭ２３）ヲ比較し、結果’＆（Ｘ’＞Ｙ）０として
出力する。この出力（Ｘ）Ｙ）０はＸの仮数がＹの仮数
より犬のときにｌ″となる。
第７図は第６図の係数比較回路１１の単位回路Ｑ伊（）
〜ＣＭＰ２３の回路図で、ＮＯＴ回路、ＡＮＤ回路、Ｎ
ＡＮＤＡＮＤ回路回路およびＮＯＲ回路で構成される。
〜ＣＭＰ２３の回路図で、ＮＯＴ回路、ＡＮＤ回路、Ｎ
ＡＮＤＡＮＤ回路回路およびＮＯＲ回路で構成される。
入力ＸＩ 、Ｙｉ、 （Ｘ＝Ｙ ）１＋ｔおよび（Ｘ＞
Ｙ）、＋１ と出力（Ｘ＝Ｙ）ｌおよび（Ｘ＞Ｙ ）
。
Ｙ）、＋１ と出力（Ｘ＝Ｙ）ｌおよび（Ｘ＞Ｙ ）
。
の間には、下記に示す論理式が成立する。
（Ｘ＝Ｙ） １＝（Ｘ＝Ｙ）ｔ＋１・（Ｘｉ■Ｙｌ）（
Ｘ＞Ｙ）１＝（Ｘ＞Ｙ）１＋ｔ＋Ｘｉ・η・（Ｘ＝Ｙ）
１＋１第８図は第１のセレクタ１３および符号回路１４
の構成図である。、１３１個の単位回路Ｃ５ＥＬＣＯ−
８ＥＬｅ３０）は制御ＰＬＡ１２からの３つの信号（Ｎ
ＡＮ 、 ＯＹ 、 ＯＸ）にもとづいて、Ｘノζス６
の値およびＹパス７の値および制御ＰＬＡからの信号（
ｆＮＡＮｔ 、 ｆＮＡＮｏ ）で指定された値のうち
のいずれかを選択し、３１ビツトの信号（ＥＸＨＯ〜Ｅ
ＸＨ３１）として出力する。また、符号回路１４は、制
御ＰＬＡ１２からの３つの信号（ｏｙ 、 ｏｘ 、
ｐｓ） にもとづいて、ＸＳおよびｙ３およびＸＳ■
Ｙ３ のうちのいずれかを選択し、ＥＸＨ３１を出力す
る。
Ｘ＞Ｙ）１＝（Ｘ＞Ｙ）１＋ｔ＋Ｘｉ・η・（Ｘ＝Ｙ）
１＋１第８図は第１のセレクタ１３および符号回路１４
の構成図である。、１３１個の単位回路Ｃ５ＥＬＣＯ−
８ＥＬｅ３０）は制御ＰＬＡ１２からの３つの信号（Ｎ
ＡＮ 、 ＯＹ 、 ＯＸ）にもとづいて、Ｘノζス６
の値およびＹパス７の値および制御ＰＬＡからの信号（
ｆＮＡＮｔ 、 ｆＮＡＮｏ ）で指定された値のうち
のいずれかを選択し、３１ビツトの信号（ＥＸＨＯ〜Ｅ
ＸＨ３１）として出力する。また、符号回路１４は、制
御ＰＬＡ１２からの３つの信号（ｏｙ 、 ｏｘ 、
ｐｓ） にもとづいて、ＸＳおよびｙ３およびＸＳ■
Ｙ３ のうちのいずれかを選択し、ＥＸＨ３１を出力す
る。
第９図は第８図のセレクタ回路の単位回路（ＳＥＬＣＯ
〜５ＥＬＣ３０）の構成図で、トランスファーゲート３
０１゜３０２ 、３０３と増幅回路３０４によ！ｌｌ構
成される。
〜５ＥＬＣ３０）の構成図で、トランスファーゲート３
０１゜３０２ 、３０３と増幅回路３０４によ！ｌｌ構
成される。
第１０図は符号回路１４の詳細な構成図で、ＡＮＤ回路
４０１ 、４０２ 、４０３およびＮＯＴ回路４０４
、 ＯＲ回路４０５によシ構成される。符号回路１４は
、例外処理ユニツ）１０の出力として浮動小数点数の仮
数部の符号ＥＸＨ３１’！＆与える。その際の論理式は
下記の通りである。
４０１ 、４０２ 、４０３およびＮＯＴ回路４０４
、 ＯＲ回路４０５によシ構成される。符号回路１４は
、例外処理ユニツ）１０の出力として浮動小数点数の仮
数部の符号ＥＸＨ３１’！＆与える。その際の論理式は
下記の通りである。
ＥＸＨ３１＝（ＸＳ（ｆｌＹｓ）−ＰＳ＋Ｙｓ−ＰＳ−
ＯＹ＋Ｘ５−ＰＳ−ＯＸ次に、第１図乃至第１０図に示
す実施例の動作について説明する。
ＯＹ＋Ｘ５−ＰＳ−ＯＸ次に、第１図乃至第１０図に示
す実施例の動作について説明する。
Ｘレジスタ１およびＹレジスタ２のオペランドはそれぞ
れＸクラス回路３およびＹクラス回路４に与えられ、こ
こで零、無限大、非数、非正規化数および正規化数の５
つの属性に分類烙れる（ ＺＥＲＯ、ＩＮＦ 、 ＮＡ
Ｎ 、 ＤＮＬ 、 ＮＭＬ ）。分類された信号はク
ラスパス５を介して伝送され、制御ＰＬＡ１２、指数セ
レクタ制御回路５および仮数セレクタ制御回路２７に与
えられる。
れＸクラス回路３およびＹクラス回路４に与えられ、こ
こで零、無限大、非数、非正規化数および正規化数の５
つの属性に分類烙れる（ ＺＥＲＯ、ＩＮＦ 、 ＮＡ
Ｎ 、 ＤＮＬ 、 ＮＭＬ ）。分類された信号はク
ラスパス５を介して伝送され、制御ＰＬＡ１２、指数セ
レクタ制御回路５および仮数セレクタ制御回路２７に与
えられる。
指数セレクタ制御回路δおよび仮数セレクタ制御回路２
７では下記の論理式に従って入力が変換され、出力が得
られる。
７では下記の論理式に従って入力が変換され、出力が得
られる。
ＭＺＥＲＯ＝ＸＺＥＲＯ−）ＹＺＥＲＯ＋ＸＤＮＬ −
ＹＤＮＬ＋ＰＯＶ＋ＬＯＮＧＳＨＩＦＴ ＥＯＮＥ＝ＰＯｖ ＥＺ ＥＲＯ＝ＸＺ ＥＲＯ−＋−ＹＺＥＲＯ＋ＸＤＮ
Ｌ −ＹＤＮＬ＋Ｓ Ｉ ＧＮＥＮＯＲｋｉＡＬ＝ＥＯ
ＮＥ＋ＥＺＥＲＯ従って、浮動小数点乗算ユニット２０
においては、Ｘ、Ｙ両オペランドの少なくとも一方が零
の場合はＭＺＥＲＯ、ｇＺＥＲＯは共に＋１″となり、
Ｘ、Ｙ両オペランドが共に非正規化数のときもＭＺＥＲ
Ｏ。
ＹＤＮＬ＋ＰＯＶ＋ＬＯＮＧＳＨＩＦＴ ＥＯＮＥ＝ＰＯｖ ＥＺ ＥＲＯ＝ＸＺ ＥＲＯ−＋−ＹＺＥＲＯ＋ＸＤＮ
Ｌ −ＹＤＮＬ＋Ｓ Ｉ ＧＮＥＮＯＲｋｉＡＬ＝ＥＯ
ＮＥ＋ＥＺＥＲＯ従って、浮動小数点乗算ユニット２０
においては、Ｘ、Ｙ両オペランドの少なくとも一方が零
の場合はＭＺＥＲＯ、ｇＺＥＲＯは共に＋１″となり、
Ｘ、Ｙ両オペランドが共に非正規化数のときもＭＺＥＲ
Ｏ。
ＥＩＲＯは共に”ｉ”となる。また、Ｐｏｖが“ｌ”で
もＬＯＮＧＳＨＩＦＴがＩ 、 Ｉ＋でもＭＺＥＲＯは
１”になる。ＥＯＮＥが”、 Ｉ＋になるのはｐｏｖが
１”のとき、つまり指数オーバーフローがあったときに
限られる。ＥＺＥＲＯは指数部がアンダーフローしたと
きに°゛１″となる。、ＫＮＯＲＭＡＬはＥＯＮＥもＥ
ＺＥＲＯもｌ”にならなかったときにｌ”となる、、Ｅ
ＯＮＥ 、 ＥＺＥＲＯ、ＥＮＯＲＭＡＬのいずれがが
ｌ”であることに対応して指数セレクタ２４の出力はそ
れぞれ１１１１１１１１”、 ” ｏｏｏｏｏｏｏｏ
” 、指数プロセッサηの出力で定義される。同様に、
ＭＺＥＲＯが°′ｌ”であるか否かにより仮数セレク
タの出力はそれぞれ００〜Ｏ”（２３ビツト全てが０″
）。
もＬＯＮＧＳＨＩＦＴがＩ 、 Ｉ＋でもＭＺＥＲＯは
１”になる。ＥＯＮＥが”、 Ｉ＋になるのはｐｏｖが
１”のとき、つまり指数オーバーフローがあったときに
限られる。ＥＺＥＲＯは指数部がアンダーフローしたと
きに°゛１″となる。、ＫＮＯＲＭＡＬはＥＯＮＥもＥ
ＺＥＲＯもｌ”にならなかったときにｌ”となる、、Ｅ
ＯＮＥ 、 ＥＺＥＲＯ、ＥＮＯＲＭＡＬのいずれがが
ｌ”であることに対応して指数セレクタ２４の出力はそ
れぞれ１１１１１１１１”、 ” ｏｏｏｏｏｏｏｏ
” 、指数プロセッサηの出力で定義される。同様に、
ＭＺＥＲＯが°′ｌ”であるか否かにより仮数セレク
タの出力はそれぞれ００〜Ｏ”（２３ビツト全てが０″
）。
仮数プロセッサηの％ビット出力のいずれかとなるうこ
のようにして、Ｘクラス回路３およびＹクラス回路４か
ら発せられた分類信号は、浮動小数点乗算ユニツ）２０
において特殊なオペランドに対し演舞ヲ実行することな
しに分類信号のみから演瀞の結果値を出力するのに用い
ることができろうなお、乗算の場合の実施例について説
明したが、これに限定烙れないことは言うまでもない。
のようにして、Ｘクラス回路３およびＹクラス回路４か
ら発せられた分類信号は、浮動小数点乗算ユニツ）２０
において特殊なオペランドに対し演舞ヲ実行することな
しに分類信号のみから演瀞の結果値を出力するのに用い
ることができろうなお、乗算の場合の実施例について説
明したが、これに限定烙れないことは言うまでもない。
乗算ユニツ）２０による演算の結果値（３２ビツト）と
加減算ユニット４０による演算の結果値（３２ビツト）
は共に第３のセレクタ３２に与えられ、１ビツトのコマ
ンド信号Ｍによシいずれかが選択きれて第２のセレクタ
３１に与えられる。演算の種類およびＸ。
加減算ユニット４０による演算の結果値（３２ビツト）
は共に第３のセレクタ３２に与えられ、１ビツトのコマ
ンド信号Ｍによシいずれかが選択きれて第２のセレクタ
３１に与えられる。演算の種類およびＸ。
Ｙ両オペランドの組会せが第４図に示した演算規則から
みて例外処理を必要とする場合に該当するときは、例外
処理ユニット１（）から３２ビツトの例外処理結果が第
２のセレクタ３１に与えられる。第２のセレクタ３１は
制御ＰＬＡ１２から与えられる１ビツトの信号ＥＸにも
とづいて例外処理結果を選択し、これを出力する。この
ようにしてＸクラス回路３およびＹクラス回路４から発
せられた分類信号は例外処理ユニットで例外入力に応じ
た出力を決定するのに使われる。
みて例外処理を必要とする場合に該当するときは、例外
処理ユニット１（）から３２ビツトの例外処理結果が第
２のセレクタ３１に与えられる。第２のセレクタ３１は
制御ＰＬＡ１２から与えられる１ビツトの信号ＥＸにも
とづいて例外処理結果を選択し、これを出力する。この
ようにしてＸクラス回路３およびＹクラス回路４から発
せられた分類信号は例外処理ユニットで例外入力に応じ
た出力を決定するのに使われる。
上記のように本発明によれば、オペランドの分類処理お
よび例外処理をハードウェアで実現する分類回路および
例外処理ユニットヲ備えた浮動小数点演算装置が得られ
るので、従来のマイクロプログラミングによる方式に比
較して処理ン高速化をせることのできる浮動小数点演算
装置が得られる。
よび例外処理をハードウェアで実現する分類回路および
例外処理ユニットヲ備えた浮動小数点演算装置が得られ
るので、従来のマイクロプログラミングによる方式に比
較して処理ン高速化をせることのできる浮動小数点演算
装置が得られる。
第１図は本発明の一実施例の構成概要図、第２図は浮動
小数点数を説明する図、第３図は第１図に示す一実施例
のＸ、Ｙクラス回路の構成図、第４図は第１図に示す一
実施例の演謄、規則のｉ＋ｓｉ明図、第５図は第１図に
示す一実施例の制御ＰＬＡの尼４成図、第６図および第
７図は第１図に示す一実施例の仮数比較回路の構成図、
第８図乃至第１０図１ｌ−ｉ第１図に示す一実施例の第
１のセレクタおよび符号回路の構成図である。 １０・・例外処理ユニット、加・・・浮動小数点乗算ユ
ニットう 出願人代理人 猪 股 清−２４６− 第８医
小数点数を説明する図、第３図は第１図に示す一実施例
のＸ、Ｙクラス回路の構成図、第４図は第１図に示す一
実施例の演謄、規則のｉ＋ｓｉ明図、第５図は第１図に
示す一実施例の制御ＰＬＡの尼４成図、第６図および第
７図は第１図に示す一実施例の仮数比較回路の構成図、
第８図乃至第１０図１ｌ−ｉ第１図に示す一実施例の第
１のセレクタおよび符号回路の構成図である。 １０・・例外処理ユニット、加・・・浮動小数点乗算ユ
ニットう 出願人代理人 猪 股 清−２４６− 第８医
Claims (1)
- 【特許請求の範囲】 ■外部入力で指定される演算の種類にもとづいて２つの
オペランドヶ加算、減算、乗算および／もしくは除算し
演算結果値を出力する浮動小数点演算装置において、 零、無限大、非数、正規化数および非正規化数の５つの
属性にもとづいて前記オペ２７１７分類し分類信号を発
する分類回路を備え、前記演算のｆｊｌｆ類と前記分類
信号の組合せがあらかじめ定めた組合せであるときはあ
らかじめ用意されたデータを前記演算結果値として出力
することヲ特徴とする浮動小数点演算装置。 ２外部入力で指定される演算の種類にもとづいいて２つ
のオペランドを加算、減算、乗算および／′＝！たは除
算し演算結果値を出力する浮動小数点演算装置に訃いて
、 零、無限大、非数、非正規化数および正ｍ化数の５つの
属性にもとづいて前記オペランドを分類し分類信号を発
する分類回路と、前記演算の種類および分類信号の組合
ぜがあらがしめ定めた組合せであるときは前記２つのオ
ペランドの値もしくはあらかじめ用意したデータのいず
れかン前記演算結果値として出力する例外処理ユニット
とを備えることケ特徴とする浮動小数点演算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190303A JPS5979350A (ja) | 1982-10-29 | 1982-10-29 | 浮動小数点演算装置 |
| US06/546,040 US4649508A (en) | 1982-10-29 | 1983-10-27 | Floating-point arithmetic operation system |
| EP83110821A EP0110160B1 (en) | 1982-10-29 | 1983-10-28 | Floating-point arithmetic operation system |
| DE8383110821T DE3380454D1 (en) | 1982-10-29 | 1983-10-28 | Floating-point arithmetic operation system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190303A JPS5979350A (ja) | 1982-10-29 | 1982-10-29 | 浮動小数点演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979350A true JPS5979350A (ja) | 1984-05-08 |
Family
ID=16255907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57190303A Pending JPS5979350A (ja) | 1982-10-29 | 1982-10-29 | 浮動小数点演算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4649508A (ja) |
| EP (1) | EP0110160B1 (ja) |
| JP (1) | JPS5979350A (ja) |
| DE (1) | DE3380454D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02240727A (ja) * | 1989-03-14 | 1990-09-25 | Ricoh Co Ltd | 浮動小数点演算装置 |
| JPH04283831A (ja) * | 1991-03-13 | 1992-10-08 | Fujitsu Ltd | 除算器 |
| JPH0789314B2 (ja) * | 1984-01-03 | 1995-09-27 | モトローラ・インコーポレーテッド | 浮動小数点条件符号生成方式 |
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|---|---|---|---|---|
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| US4707783A (en) * | 1984-10-19 | 1987-11-17 | Amdahl Corporation | Ancillary execution unit for a pipelined data processing system |
| US4773035A (en) * | 1984-10-19 | 1988-09-20 | Amdahl Corporation | Pipelined data processing system utilizing ideal floating point execution condition detection |
| US4698771A (en) * | 1984-12-31 | 1987-10-06 | Gte Communication Systems Corporation | Adder circuit for encoded PCM samples |
| JPH0650462B2 (ja) * | 1986-02-18 | 1994-06-29 | 日本電気株式会社 | シフト数制御回路 |
| US4800516A (en) * | 1986-10-31 | 1989-01-24 | Amdahl Corporation | High speed floating-point unit |
| US4888722A (en) * | 1987-07-02 | 1989-12-19 | General Datacomm, Inc. | Parallel arithmetic-logic unit for as an element of digital signal processor |
| US4926355A (en) * | 1987-07-02 | 1990-05-15 | General Datacomm, Inc. | Digital signal processor architecture with an ALU and a serial processing section operating in parallel |
| US4991131A (en) * | 1987-10-06 | 1991-02-05 | Industrial Technology Research Institute | Multiplication and accumulation device |
| US4914581A (en) * | 1987-10-26 | 1990-04-03 | Motorola, Inc. | Method and apparatus for explicitly evaluating conditions in a data processor |
| US5058048A (en) * | 1990-04-02 | 1991-10-15 | Advanced Micro Devices, Inc. | Normalizing pipelined floating point processing unit |
| JPH04165530A (ja) * | 1990-10-30 | 1992-06-11 | Nec Corp | 浮動小数点乗算装置 |
| US5422805A (en) * | 1992-10-21 | 1995-06-06 | Motorola, Inc. | Method and apparatus for multiplying two numbers using signed arithmetic |
| JP3071607B2 (ja) * | 1993-06-01 | 2000-07-31 | 日本電気株式会社 | 乗算回路 |
| US5553015A (en) * | 1994-04-15 | 1996-09-03 | International Business Machines Corporation | Efficient floating point overflow and underflow detection system |
| US5844830A (en) * | 1996-08-07 | 1998-12-01 | Sun Microsystems, Inc. | Executing computer instrucrions by circuits having different latencies |
| WO1998006029A1 (en) * | 1996-08-07 | 1998-02-12 | Valery Yakovlevich Gorshtein | Apparatus and methods for execution of computer instructions |
| US6282558B1 (en) * | 1997-12-19 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Data processing system and register file |
| GB2447428A (en) * | 2007-03-15 | 2008-09-17 | Linear Algebra Technologies Lt | Processor having a trivial operand register |
Family Cites Families (5)
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|---|---|---|---|---|
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| US3930232A (en) * | 1973-11-23 | 1975-12-30 | Raytheon Co | Format insensitive digital computer |
| US4021655A (en) * | 1976-03-30 | 1977-05-03 | International Business Machines Corporation | Oversized data detection hardware for data processors which store data at variable length destinations |
| US4338675A (en) * | 1980-02-13 | 1982-07-06 | Intel Corporation | Numeric data processor |
| US4484259A (en) * | 1980-02-13 | 1984-11-20 | Intel Corporation | Fraction bus for use in a numeric data processor |
-
1982
- 1982-10-29 JP JP57190303A patent/JPS5979350A/ja active Pending
-
1983
- 1983-10-27 US US06/546,040 patent/US4649508A/en not_active Expired - Lifetime
- 1983-10-28 DE DE8383110821T patent/DE3380454D1/de not_active Expired
- 1983-10-28 EP EP83110821A patent/EP0110160B1/en not_active Expired
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Also Published As
| Publication number | Publication date |
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| DE3380454D1 (en) | 1989-09-28 |
| EP0110160B1 (en) | 1989-08-23 |
| EP0110160A3 (en) | 1986-05-28 |
| EP0110160A2 (en) | 1984-06-13 |
| US4649508A (en) | 1987-03-10 |
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