JP5133693B2 - ハイブリッド数字繰上げ方式および繰上げラインのデジタルエンジニアリング方法のコンピュータ技術的解法 - Google Patents

Description

本発明は、デジタルエンジニアリングの方法とコンピュータの分野、特にコンピュータ演算装置に関する。

本発明の「デジタルエンジニアリング」は、特に「デジタル計算システムエンジニアリング」を指す。それは、四則演算原理のような計算法自体のデジタルエンジニアリングを実現する技術的解法に関する。「ツールを使用する数値計算」は歴史的に、手書きの計算、珠算、機械的計算、電気的計算、カウント計算などを含む。最近は、電気的デジタル計算、珠算および手書き計算だけが残っており、したがって、対応するデジタル計算システムエンジニアリングは３種類だけ含み、それらはデジタル計算機、そろばん、そして手書き計算にペンと紙を使用する数値計算システムエンジニアリングで、略して「手書き計算エンジニアリング」と呼ばれるものである。

現在のデジタルエンジニアリングの方法による四則演算において、第１に足し算はあまり満足できない。主な欠陥は計算の速度が遅いということである。引き算では、負を十分に働かせていないので、連続した引き算を行うことができない。特に、足し算と引き算を組み合わせた計算で、計算は単一のステップで済ませることができない。掛け算では、足し算の欠陥が拡大し、より重大になる。割り算でも、上記欠陥が存在する。要約すると、最小の数学的エンティティ（計算対象の数学的実体）、有理数エンティティ（計算対象の有理数実体）では、四則演算の状況は満足できない。直接的で明瞭な記載のために、ハイブリッド数字繰上げ方式と繰上げラインのデジタルエンジニアリング法は、キャリア(carrier)としてデジタルエンジニアリングにおける「手書き (written)計算エンジニアリング」を使用して説明され、それは、三つのタイプの「デジタル計算システマチックエンジニアリング」、即ち、コンピュータ、手書き計算(written calculation)そしてソロバン、の全てに適用可能である。

手書き計算のデジタルエンジニアリングでは、計算の分析がいくつかの陰関数計算手順が存在することを示し、それにより、ある「隠れた問題」が生じる。２つの数字の加算を例にとる。
その式を、「式１：１２３４５６＋３４５６７８＝４６９１３４」とする（記数法が示されないこの式中の数字はすべて普通の十進数字である。以下同様。）。
そこでは十の位の和は３である。また、マイクロプログラム動作を分析すると以下のとおりである。
ａ：一の位からの繰上がり；
ｂ：２つの十の位、５と７を下の位からの繰上げに加える、つまり（５＋７＋１）として、その和の一の位を得る；
ｃ：（５＋７＋１）の和の繰上げを上の位へ送り、残りの位も同様の状況を有する。

他の例を式２とし、そこでは３つの数字が加算される。
その式を「式２：７８＋２９７＋２５９＝６３４」とする。
上記欠陥がより重大であることが理解されよう。以下の欠陥が存在することは明白である：
ａ．繰上げをマークするのが難しい。より小さい数字が繰上がりを示すために使用される場合、混乱を起こす恐れがあり、数字のエリアが制限される。数を数えるために指を用いる場合、それは遅く不便である。暗算を行なう場合、それは大変な頭脳労働であり、通常誤りが生じる。
ｂ．通常、２つの数字が加算される時、和を得るために加えられる各位に３つの数字がある。したがって、３層状の計算の必要がある。また、３つ以上の数字を加算する場合、より不便になる。
ｃ．計算をチェックするのが難しい。計算は通常もう一度行なわれる。したがって、それは時間がかかり労力を要する。

引き算は足し算より面倒であり、また、同じ垂直の式内の「連続した引き算」は不可能である。したがって、それは分離されなければならない。特に、足し算と引き算が組み合わさった計算では、計算を単一ステップで終了することができない。掛け算では、この問題はより重大であり、その上、加減乗除の計算のためのフォーマットは一様ではなく、割り算には異なるフォーマットが使用される。

一方、コンピュータ・デジタルエンジニアリングにおいては、通常、数字は共通の二進数によって表わされ、負の数は、実形、１の補数、補数およびフレームシフトなどによって通常表わされる。現在のコンピュータでは、計算はすべて２つの数字で実行され、「多重計算」は実現できない。いわゆる「多重計算」は、２つを超える数字が同時に加算または減算されることを意味する。Ｑ進法（Ｑは自然数。）などの他の共通の記数法を採用するコンピュータでは、多くの相応の複雑さが存在する。

さらに、そろばんのデジタルエンジニアリングでは、数字は、共通の二進法、共通の五進法を使用する「組合せＱ進法」数字である。したがって、計算用の簡潔な式は様々であり、相応の複雑さがある。

〔発明の要約〕
本発明は、計算速度を著しく高めることができ、計算の正確さの保証を増すことができる新しいデジタルエンジニアリングの方法を提案する。「手書き計算エンジニアリング」では、手書き計算の誤り率が大幅に低減される。本発明は、計算速度が著しく高くなる、ハイブリッド数字繰上げ方式および繰上げライン方法のデジタルエンジニアリングの方法を使用するコンピュータの技術的解法をも提供する。計算は、ハイブリッド数字繰上げ方式におけるハイブリッドＱ進法または強化Ｑ進法または部分Ｑ進法または対称Ｑ進法を使用する。対称Ｑ進法で、Ｑは１より大きい整数である。それらは略して「ハイブリッド／強化／部分／対称Ｑ進法」と書かれる。

本発明の１つの観点によれば、ハイブリッド数字繰上げ方式と繰上げラインのデジタルエンジニアリング方法が提供され、それは「ハイブリッド数字繰上げ方式」の数字を使用して、ハイブリッド数字繰上げ方式と繰上げラインの方法で計算を行う。
ハイブリッド数字繰上げ方式の計算は次の解法のうちの１つで行うことができる：
解法１（コンピュータおよび手書き計算エンジニアリングに適する）：
（１）普通Ｑ進数字が符号化されるか、さもなければハイブリッド繰上方式の数字に変換される；
（２）ハイブリッド数字繰上げ方式計算（「対応物スクラッチング」、「スクラッチングＱ」、「蓄積」）；
（３）ハイブリッド数字繰上げ方式の数字が復号されるか、さもなければ普通Ｑ進数字に変換される；
解法２（コンピュータ、そろばん、または手書き計算エンジニアリングに適し、あるいは、不使用でもよい）：
（１）普通Ｑ進数字が符号化されるか、さもなければハイブリッド数字繰上げ方式の数字に変換される；
そしてハイブリッド数字繰上げ方式の数字が「オールワン符号化繰上げ方式の数字」へ符号化される；
（２）「オールワン符号化繰上げ方式」の計算（「対応物スクラッチング」、「スクラッチングＱ」、「蓄積」）；
（３）「オールワン符号化繰上げ方式の数字」がハイブリッド数字繰上げ方式の数字へ復号される；
そして、ハイブリッド数字繰上げ方式の数字が復号されるか、さもなければ普通Ｑ進数字に変換される；
解法３（コンピュータに適する）：
（１）普通のＱ進数字が符号化されるか、さもなければハイブリッド数字繰上げ方式の数字に変換される；
そしてハイブリッド数字繰上げ方式の数字が符号化されるか、さもなければ｛０，±１｝二進数字に変換される（その特別なケースは「普通二進法」である）；
（２）｛０，±１｝二進の計算（「相当物スクラッチング」、「スクラッチングＱ」、「蓄積」）；
（３）｛０，±１｝二進数字が復号されるか、さもなければハイブリッド数字繰上げ方式の数字に変換される；
そして、ハイブリッド数字繰上げ方式の数字が復号されるか、普通Ｑ進数字に変換される；
解法４（コンピュータに適する）：
（１）普通Ｑ進数字が符号化されるか、さもなければハイブリッド数字繰上げ方式の数字に変換される；そして、ハイブリッド数字繰上げ方式の数字が符号化されるか、あるいは「符号化された｛０，±１｝二進数字」に変換される；
（２）「符号化された｛０，±１｝二進」の計算（「対応物スクラッチング」、「スクラッチングＱ」、「蓄積」）；
（３）「符号化された｛０，±１｝二進数字」が復号されるか、さもなければハイブリッド数字繰上げ方式の数字に変換される；
そして、ハイブリッド数字繰上げ方式の数字が復号されるか、さもなければ普通Ｑ進数字に変換される。

本発明では、解法１および２が採用される。「ハイブリッド数字繰上げ方式と繰上げラインの方法」は次の３つのプロセスの１つを含む。
第１プロセスにおいて、
ステップ１：Ｋ個の普通Ｑ進数字が足し算と引き算に参加すると仮定すると、Ｋは整数でＫ≧２であり、Ｑは自然数であり、これらの数字がハイブリッド繰上げ方式のＫまたは２Ｋ個の数字に変換され、
ステップ２：Ｋまたは２Ｋ個の数字のうちの２つがハイブリッド数字繰上げ方式の使用により和を求めて加算され；
計算が最下位からスタート、つまり、ある位で、前記２つの数字が位ごとに加算され；
そして、前記位に前記２つの数字の「位ごとの加算」の和が「対応物スクラッチング」、「スクラッチングＱ」および「蓄積」によって得られ；
前記和が「部分和」数字として次の計算層へ送られ；
一方、得られた「ハイブリッド数字繰上り」が次の計算層、または現在の計算層の計算を受けていないデータ線の隣接する上の位の空の位つまり０の位に置かれ；
ステップ３：前記ある位に隣接した上の位に、ステップ２の計算が繰り返され；
前記２つの数字の最高位が計算されるまで、この処理が繰り返され；並行処理が採用される場合、ステップ２および３の計算が２つの数字の各位に対して同時に行なわれて、本ステップを省くことができ；
順次および並行処理が採用される場合、処理は同様であり；
ステップ４：Ｋまたは２Ｋ個の数字のさらに２つの数字に対してステップ２および３の計算が行なわれ；
Ｋまた２Ｋの数字あるいは計算層の数字がすべて得られるまで、この処理が繰り返され；
数字が１つだけ残ると、それは「部分和」数字として次の計算層に直接移動され；
ステップ５：次の計算層で、前のステップ２、３および４で述べたような和を求める計算が、前記「位ごとの和」数字と「繰上り」数字に対して行なわれ；
計算層の計算の後に１つの数字だけが得られるまで、この処理が繰り返され；
ハイブリッド数字繰上げ方式での計算によって最後に得られた和の数が、Ｋ個の普通Ｑ進数字の足し算と引き算の結果そのものである。
または、第２プロセスにおいて：
ステップ１：Ｋ個の普通Ｑ進数字が足し算と引き算に参加すると仮定すると、Ｋは整数でＫ≧２であり、Ｑは自然数であり、これらの数字がハイブリッド繰上げ方式のＫまたは２Ｋ個の数字に変換され；
ステップ２：最下位からスタートして、つまりＫまたは２Ｋ個の数字のうちの２つがある位で同時に加算され；
「対応物スクラッチング」、「スクラッチングＱ」および「蓄積」が採用され、つまり２つの数字が得られると、前記位の前記２つの数字の「位ごとの加算」の和が得られ；
「部分和」数字として次の計算層へ送られ；
一方、得られた「ハイブリッド数字繰上り」が次の計算層、または現在の計算層の計算を受けていないデータ線の隣接する上の位の空の位つまり０の位に置かれ；
ステップ３：Ｋまたは２Ｋ個の数字のさらに２つの数字に対してステップ２の計算が行なわれ；
Ｋまた２Ｋの数字あるいは計算層の数字がすべて得られるまで、この処理が繰り返され；
数字が１つだけ残ると、それは「部分和」数字として次の計算層に直接移動され；
同じ位の各数字が同時に計算される場合、ステップ２とステップ３の計算が同時に行なわれて、本ステップを省くことができ、このとき、同じ位で和が０であるｎ個の数字に対して「対応物スクラッチング」が最初に行なわれ；
そして、その和がｍＱであるｎ個の数字（ｎは整数でｎ≧２であって、ｍは整数）に対して「スクラッチングＱ」が行なわれ；
得られた「ハイブリッド数字繰上り」が次の計算層、または現在の計算層の計算を受けていないデータ線の隣接する上の位の空の位つまり０の位に置かれ；
同じ位に残りの数字が「蓄積」されるか、あるいは次の計算層に直接移動され；
蓄積は「多重（少なくとも２）数字蓄積」であり、２つの数字の普通の「蓄積」が採用される場合、逐次の連続蓄積が行なわれ；
ステップ４：前記ある位に隣接した上の位に、ステップ２および３の計算が繰り返され；
Ｋまたは２Ｋ個の数字の最高位が計算されるまで、この処理が繰り返され；
ステップ５：次の計算層で、前のステップ２、３および４で述べたような和を求める計算が、前記「位ごとの和」数字と「繰上り」数字に対して行なわれ；
計算層の計算によって１つの数字だけが得られるまで、この処理が繰り返され；
ハイブリッド数字繰上げ方式での計算によって最後に得られた和の数が、Ｋ個の普通Ｑ進数字の足し算と引き算の結果そのものである。
または、第３プロセスにおいて：
ステップ１：Ｋ個の普通Ｑ進数字が足し算と引き算に参加すると仮定すると、Ｋは整数でＫ≧２であり、Ｑは自然数であり、これらの数字がハイブリッド繰上げ方式のＫまたは２Ｋ個の数字に変換され、
ステップ２：いわゆる「二次元計算」が採用され、つまりＫまたは２Ｋ個の数字の各位で計算が同時に行なわれ、一方、各位で和が０であるｎ個（ｎは整数でｎ≧２）の数字に対して「対応物スクラッチング」が行なわれ；
ステップ３：いわゆる「二次元計算」が採用され、つまりＫまたは２Ｋ個の数字の各位で計算が同時に行なわれ、一方、各位で和がｍＱであるｎ個（ｎは整数でｎ≧２であって、ｍは整数）の数字に対して「スクラッチングＱ」が行なわれ；
得られた「ハイブリッド数字繰上り」が次の計算層のデータ線の隣接する上の位の空の位つまり０の位に置かれ；
ステップ４：いわゆる「二次元計算」が採用され、つまりＫまたは２Ｋ個の数字の各位で計算が同時に行なわれ、一方、各位の残りの数字が「蓄積」されるか、あるいは次の計算層に直接移動され；
蓄積は「多重（少なくとも２）数字蓄積」であり、２つの数字の普通の「蓄積」が採用される場合、逐次の連続蓄積が行なわれ；
ステップ５：次の計算層で、前のステップ２、３および４で述べたような和を求める計算が、前記「位ごとの和」数字と「繰上り」数字に対して行なわれ；
計算層の計算によって１つの数字だけが得られるまで、この処理が繰り返され；
ハイブリッド数字繰上げ方式での計算によって最後に得られた和の数が、Ｋ個の普通Ｑ進数字の足し算と引き算の結果そのものである。

ハイブリッド数字繰上げ方式および繰上げライン方法のデジタルエンジニアリングの方法において、ハイブリッド数字繰上げ方式はハイブリッドＱ進法または強化Ｑ進法または部分Ｑ進法または対称Ｑ進法である。対称Ｑ進法で、Ｑは整数である。それらは略して「ハイブリッド／強化／部分／対称Ｑ進法」と書かれる。その計算は「繰上げライン方法」を使用する、つまり、計算時に、生じた繰上りは、一般的な計算数として扱われるよう隣接した上の位の「繰上げライン」に置かれ、それは「位ごとの和」と一緒に計算される。または、繰上りは、次の計算層、さらに現在の計算層の計算を受けていないデータ線の隣接する上の位の空の位つまり０の位に通常入れられる。

Ｋ個の数字のうちｎ個の数字に対して和を求める計算を行なうとき、ある位でｎ個の計算数の「位ごとの和」が０であるが、繰上りｍ（それはｎ個の数字の和と同記号を持つ）が生じ、ｎが整数でｎ≧２であり、ｍが整数である場合、繰上りが次の計算層、または現在の計算層の計算を受けていないデータ線の隣接する上の位の空の位つまり０の位に置かれ；
そして、ｎ個の計算数のある位が、それらが後の計算に参加しないように、論理的なやり方で「０」に設定され、これは「スクラッチングＱ」と呼ばれ；
「スクラッチングＱ」においてｍ＝０のとき、それは「対応物スクラッチング」と呼ばれ；
あるいは、「対応物スクラッチング」および「スクラッチングＱ」は採用されなくてもよい。

ハイブリッド数字繰上げ方式の数字は符号化されなくてもよく、あるいは、ハイブリッド数字繰上げ方式の数字で符号化されてもよく、あるいは、オールワン符号化と呼ばれている、オールワン符号で符号化されてもよい、つまり、ハイブリッド数字繰上げ方式の反復数の数字Ｓの各位は、最下位から上へ配置された｜Ｓ｜の数と、１によって対応され、残りの上の位は０とし、位の合計数はＱまたは（Ｑ−１）またはＱ／２または（Ｑ＋１）／２であり；
一方、Ｓの記号、つまり前記位の数字が正か負かを示す記号、が対応するオールワン符号で各位の記号として使用される（第３部の強化Ｑ進法とオールワン符号を参照）。ハイブリッド数字繰上げ方式の数字を符号化するためにオールワン符号が使用される場合、ｎ個の数字の加算は、ｎ個の数字の１または１^-(後述する［数２］参照）の非反復配置にすぎず、それは「１の配列」と呼ばれ、オールワン符号の符号化と復号は、固定符号長または可変符号長のいずれかを使用することができる。

本発明の他の観点によれば、ハイブリッド数字繰上げ方式と繰上げラインのデジタルエンジニアリングの方法のコンピュータ技術的解法が提供され、それは「ハイブリッド数字繰上げ方式と繰上げラインのデジタルエンジニアリングの方法」で計算を行う。それは、入力変換ロジック（ハイブリッドＱ進および繰上げラインのコンピュータでは省略することができる。）、ＣＰＵ、外部記憶装置、出力変換ロジック、出力ロジックおよびコントローラを備える。制御ロジックと内部メモリがＣＰＵを構成する。Ｋ個または２Ｋ個層演算装置とコントローラがハイブリッド数字計算の制御ロジックを構成する。ハイブリッド数字繰上げ方式の数字が、シフトレジスタ入力ロジックを介してＫ層または２Ｋ層演算装置に入力され、Ｋ層または２Ｋ層演算装置では、Ｋ層または２Ｋ層の計算を通じてハイブリッド数字繰上げ方式の数字の結果が得られ、エンコーダ出力変換ロジックが出力ロジックを介して、それをハイブリッド数字繰上げ方式の数字または普通Ｑ進数字または普通十進数字の形で出力する。コントローラは計算操作全体のロジックを調整し制御する。ハイブリッド数字繰上げ方式の計算は前述の解法の１つを使用可能で、本発明のコンピュータが例として解法２を使用する。Ｋ層または２Ｋ層演算装置はアキュムレータΣｉ、レジスタ・ネットワーク、対応物スクラッチング・ネットワークおよびＱスクラッチング・ネットワークからなり、ｉは序数である。コンピュータ、特にコンピュータの演算装置で使用される場合、デジタルエンジニアリング方法は既に述べた３つのプロセスを使用することができ、ここでは第３プロセスが使用される。

Ｋ層または２Ｋ層演算装置では、記号ビットが各レジスタと対応アキュムレータΣｉの各ビットに割り当てられ、前記記号ビットは通常の２状態フリップフロップである。Ｋまたは２Ｋレジスタはハイブリッド数字繰上げ方式の入力されたＫ個または２Ｋ個の数字を格納する。Ｋ層または２Ｋ層演算装置では「二次元計算」が使用され、つまり、計算が数字の各位について同時に行われ、「対応物スクラッチング」、「スクラッチングＱ」および「蓄積」が各位の全数字について同時に計算される。次の計算層の指示が到着すると、繰上りの数字と「位ごとの和」の数字に加えられる。計算層の計算後に１つの数字だけが得られるまで、このプロセスが繰り返される。最後に、得られた和がアキュムレータΣｉによって出力される。Ｋまたは２Ｋの値が大きい場合、前記Ｋ層または２Ｋ層演算装置に対して類別およびグループ化増幅を行うことができる

Ｋ個または２Ｋ個の数字のうちｎ個の数字に対して和を求める計算を行なうとき、ある位でｎ個の計算数の「位ごとの和」が０であるが、繰上りｍ（それはｎ個の数字の和と同記号を持つ）が生じ、ｎが整数でｎ≧２であり、ｍが整数である場合、繰上りが次の計算層、または現在の計算層の計算を受けていないデータ線の隣接する上の位の空の位つまり０の位に置かれ；
そして、ｎ個の計算数のある位が、それらが後の計算に参加しないように、論理的なやり方で「０」に設定され、これは「スクラッチングＱ」と呼ばれ；
「スクラッチングＱ」においてｍ＝０のとき、それは「対応物スクラッチング」と呼ばれ；
あるいは、「対応物スクラッチング」および「スクラッチングＱ」は採用されなくてもよい。

コンピュータにおいて、計算対象の前記数字はハイブリッド数字繰上げ方式の数字で、Ｑは自然数である。それはオールワン符号で、またはハイブリッド数字繰上げ方式の数字で符号化されてもよく、符号化されなくてもよい。オールワン符号で符号化される場合、つまり、ハイブリッド数字繰上げ方式の数字Ｓの各位は、最下位から上へ配置された｜ｓ｜の数と、１によって対応され、残りの上の位は０とし、位の合計数はＱまたは（Ｑ−１）またはＱ／２または（Ｑ＋１）／２であり；
一方、Ｓの数字記号、つまり前記位の数字が正か負かを示す記号、が対応するオールワン符号で各位の記号として使用される。ハイブリッド数字繰上げ方式の数字を符号化する
ためにオールワン符号が使用される場合、ｎ個の数字の加算は、ｎ個の数字の１または１^-の非反復配置にすぎず、それは「１の配列」と呼ばれ、オールワン符号の符号化と復号は、固定符号長または可変符号長のいずれかを使用することができる。本発明のコンピュータは固定符号長を使用する。オールワン符号で符号化する場合、Ｋ層または２Ｋ層演算装置内のアキュムレータを、結果となる合計数を特に格納するオールワン符号・シフトレジスタ、したがって「合計数レジスタ」とよばれるオールワン符号レジスタとして省略することができる。このとき「二次元計算」が採用される場合、それは「三次元始計算」と呼ばれ、対応する演算装置は「三次元演算装置」と呼ばれる。コンピュータで使用される要素はＰ値要素であり、Ｐは数字要素集合の基数であり、Ｐは１整数で、Ｐ＞１；
あるいは、２値要素３値要素が使用される。

〔図面の説明〕
図１はハイブリッド数字繰上げ方式を用いたコンピュータの全体論理回路図であり；
図２はハイブリッド数字繰上げ方式および繰上げラインを用いたコンピュータ（演算操作）の論理回路図であり；
図３は、Ｋまたは２Ｋ層演算装置のｉ番目の位の論理回路図であり；
図４は対応物スクラッチング・ロジック（対応物スクラッチャー）の論理回路図であり；
図５は、スクラッチングＱロジック（Ｑ−スクラッチャー）の論理回路図である。

〔好適実施例〕
第１部 ハイブリッド数字繰上げ方式および繰上げラインのデジタルエンジニアリングの方法
１．《繰上げラインの方法》
１．１ 繰上がりと《繰上げラインの方法》
コンピュータの数値計算で、計算速度を上げる鍵の１つは「繰上がり」である。繰上がりの取得および格納と、計算への繰上げの参加は重要である。「繰上がり」は「速度」を求めて競争している。手書きの計算で、それは直接「誤り率」に影響する。この部では、例として手書き計算エンジニアリングを挙げる。いわゆる《繰上げラインの方法》は、計算プロセス時に、生じた繰上がりが、「位ごとの和」の数字の位置と等しく、計算に参加する位置に格納され、「位ごとの和」とともに計算に参加するといった方法である。一般に、同じ計算層の２つの数字が加えられる場合、異なる位の繰上がりは「繰上げライン」と呼ばれるラインに配置される。（「計算層」の概念は次のセクションで説明する）。一例は以下のとおりである：
２つの普通の十進数が加算され、加算式を
「式３：１２３４５６＋３４５６７８＝４６９１３４」と仮定する。
一の位の計算は（６＋８）＝１４である。また、その繰上がり１は、次のラインの上の位に書かれ、それが繰り返される。２つの数字が式で加えられる場合、繰上がりを考慮に入れない各位の合計は、

と呼ばれ、その和は「位ごとの和」と呼ばれる。また、位ごとの和のデータ線は「（＋）ライン」と呼ばれる。（＋）ラインと繰上げラインは「計算層」を構成する。

１．２ 《繰上げラインの方法》の分析
１．２．１ ２つの数字の和を求める加算の分析
《繰上げラインの方法》による足し算で、（１）２つの数字が加えられる場合、加えられる数字が各位に２つだけあり、繰上げラインに繰上げを直接マークする困難はなく、（２）計算をチェックするのに非常に便利である、ことが上記セクションから理解できよう。

［補助定理１］２つの数字が加えられる場合、いかなる位でも、１としてマークされる繰上げ、０としてマークされる無繰上げのいずれかである。
［補助定理２］２つの数字が加えられる場合、いかなる位の（＋）和は０〜９のうちの１つでありえるが、上の位への繰上がりが前記位にあると、前記位の（＋）和は０〜８のうちの１つになりえるのみで、それは９でありえない。
［補助定理１］と［補助定理２］から次が得られる、
［定理１］２つの数字が加えられる場合、ある位の（＋）和は、上の位への繰上がりが前記位にないときに限って、９でありえる。

１．２．２ 層および計算層の概念
２つの数字が加算され、その式を
「式４：５８４３０２９＋４７４６９７９＝１０５９０００８」と仮定する。計算が異なる層において行なわれ、計算層が計算をサブ計算へと分解することが式４から理解されよう。各計算層で、サブ計算はミクロ計算に分解される。ミクロ計算は１つの単純な計算を行なうだけであり、これが計算の「層」の概念である。「層」の概念は数学の基礎概念である。《繰上げラインの方法》はまさに前記概念に基づいている。以前の加算方法も実質的には「層」の概念を暗示し、したがって、《繰上げラインの方法》の「層」は一般に計算の複雑さを増加させない。これに反して、以前の方法は「層」を暗示し、したがって、計算の複雑さは増加して、それは計算の速度をさらに遅くする。

１．２．３ 計算のユニークな層
２つの数字が加えられる場合、いくつかの特別なケースで計算の多数の層が生じる可能性があり、層間に次の関係がある。

［補助定理３］２つの数字が加えられるとき、ある位の前の計算層に繰上がりがあれば、次の計算層に繰上がりが生じない（補助定理１および補助定理２から推定される）。
［補助定理４］２つの数字が加えられるとき、ある位の後の計算層に繰上がりがあれば、前の計算層に繰上がりが存在しないことは確かである（補助定理１および補助定理２から推定される）。
［定理２］２つの数字が加えられるとき、同じ位の計算層のいずれにも繰上がりがないか、あるいは同じ位のすべての計算層に１つだけ繰上がりがある（補助定理１および補助定理２から推定される）。
［推論］２つの数字が加えられるとき、０の計算層（最初の計算式）を除いて、すべての層の繰上げラインを１本の繰上げラインに組み合わせることができかもしれない。

１．２．４ ３つ以上の数字の加算の分析
３つの数字が和を求めて加算され、式が
「２３１＋７８６＋９８９＝２００６（式５）」であると仮定する。さらに、６つの数字が和を求めて加算され、式が
「７８６＋６６６＋５７５＋３２１＋６９９＋９９９＝４０４６（式６）」であると仮定する。演算の鍵は以下のとおりである：

（１）「スクラッチングＱ」の適用。いわゆる「スクラッチングＱ」は、Ｑ進法のｎ個の数字がある位に加えられると、位ごとの加算の和は０であるが、前記位に繰上がりｍが生じ（それは前記ｎ個の数字の和と同記号である）、ｎは整数でｎ≧２で、ｍは整数である、というものである。繰上がりは、次の計算層へ、あるいは空の位または現在の計算層の計算を受けていないデータ線の隣接した上の位の０の位に置かれる。そして、前記ｎ個の数字は、ある位の計算にもはや参加しない。つまり、同じ位のｎ個の数字の和がｍＱであると、ｎ個の数字をすべて消すことができ、ｍが空のあるいは隣接した上の位の０の位へ補足される。十進法では、Ｑ＝１０で、スクラッチングＱは、単に「スクラッチング１０」である。
（２）複数個の数字を加算する場合、２つ以上の計算層が生じる。計算層の数を減らすために、空の位あるいは同じ位の同じ計算層の０の位に、繰上がりおよび（＋）和数字はいかなる位をもとることができ；
計算層中のある位からの繰上がりは、次の計算層へ、あるいは空の位または現在の計算層の計算を受けていないデータ線の隣接した上の位の０の位に置くことができる。
（３）計算層の数はできるだけ減らされる。
ａ．小さい数字は計算のために直接組み合わせられる；
ｂ．繰上げは可能な限り「対応する対」で行なわれる；
ｃ．最初の計算層で加算される数字の数はできるだけ減らされ、第２以上の高い計算層は可能な限り生じないようにする。
（４）同じ位で、数字は「蓄積され」あるいは直接次の計算層に移動され；
蓄積は「多数（少なくとも２つの）数字蓄積」であり、２つの数字の普通の「蓄積」が採用された場合、逐次の連続蓄積が行なわれる。

２．ハイブリッド数字およびハイブリッド数字繰上げ方式
２．１ 《数字系論ＳＺＬＬ》
２．１．１ ある数字系での計算を容易にするために同じルールで数字を記録する方式は、「数の表現システムの方式」、略して「数字系」と呼ばれる。《数字系論ＳＺＬＬ》は、数字系の分類、分析、比較、変換および計算を研究する科学である。それはさらに、数論、群論、集合論、ゲーム理論などの数学の部門、と多値ロジック、ウォルシュ関数のような隣接の主題、特にコンピュータ、手書き計算エンジニアリングおよびデジタルエンジニアリングのそろばんなどへの数字系の適用を研究する科学でもある。それは数学の基本理論の１つである。数学の科学は数字の科学である。「数字」の土台は「数字系」である。したがって、《数字系論ＳＺＬＬ》は「数論」の土台であり、それは「コア数学」の「コア」の１つである。

２．１．２ 桁値数字系
数字が異なる位で「数値記号」によって表わされる数字系が構築されると仮定する。「数値記号」は「数字」とも呼ばれる。個々の数の位の数字はすべてユニット値（「桁値」とも呼ばれる）が割り当てられる。数字は通常、右から左へ水平配列され、その値は最低値（小）から最高値（大）へ配列される。数字系全体においてこのように各数字を表わす数字系は「桁値数字系」と呼ばれる。以下に記載する数値系はすべて「桁値数字系」である。誤解が生じない場合、それらは「数字系」とも呼ぶ。

２．１．３ 数字系には３つの因子がある：数字の位Ｉ、数字要素集合Ｚ_ｉおよび重みＬ_ｉ
ａ． 数字の位Ｉは、数字系での各位の数字の位置を指す。Ｉは序数である。それが整数である場合、各位のＩは左から右へ表わされる、つまり、ｉ＝１、２、３、．．．で、前記数字の第１、第２、第３、．．．の位を示す。

ｂ． 数字要素集合Ｚｉは、ｉ番目の位の「数字要素」によって形成される集合を指す。同じ数字系では、同じ位の異なる記号の数字の集合体は、数字記号の集合を形成し、前記数字記号集合内の要素は「数字の要素」略して「数字要素」と呼ばれる。従って、前記数字記号集合は「数字要素集合Ｚ」と呼ばれる。数字要素集合Ｚ_ｉは、ｉの異なる値によって変わるか、あるいは同じままである。すべての位のＺ_ｉが同じＺである場合、対応する数字系は「単一の集合の数字系」または「単一の数字系」と呼ばれ；Ｚ_ｉがすべて同じではない場合、対応する数字系は「組合せ集合の数字系」または「組合せ数字系」と呼ばれる。

数字要素集合Ｚ_ｉの中の数字要素は複素数また他の種々の記号でありえる。《数字系論》では、数字要素はａ_ｊ（ａ_１、ａ_２、ａ_３、…）によって表わされ、ｊは自然数であり、ｉａ_ｊはｉ番目の位の数字要素ａ_ｊを表わす。ａ_ｊ＝−Ａ（Ａは複素数）のとき、ａ_ｊ＝Ａ^-（後述する［数２］参照）の式が存在すると仮定する。数字要素集合Ｚ_ｉは、集合｛ａ_１、…、ａ_ｊ、…｝、つまりＺ_ｉ＝｛ａ_１、…、ａ_ｊ、…｝によって表わされ；あるいは、Ｚ_ｉの特性を示す文字表現が使用される。計算を容易にするために、数字要素ａ_ｊは、アラビア数字で表わされる整数が選ばれる。

数字要素集合Ｚ_ｉの基数Ｐ_ｉ（Ｐ_ｉは自然数）は、集合中の要素の合計数を示す。それは「それ自身の性質だけでなく他のすべての数字の性質をも決定する」とエンゲルスは言っている。Ｐ_ｉの異なる値は、数字要素集合Ｚ_ｉの変化を示す。すべての位のＰ_ｉが同じＰである場合、それは「単一基数」と呼ばれ、そうでなければ「混合基数」と呼ばれる。

《数字系論》の「桁値数字系」で、数字中の「空の位」は「無」を表し、その桁の値は０であり、したがって「空位０」と呼ばれる。「空位０」は一種の０で、０の１つの表現形式であり、したがって、それは暗黙の０で、通常示されない。数字要素集合では、「空位」は特別の数字要素で、「空位の要素」略して「空の要素」と呼ばれる。「空の要素」は各々の「桁値数字系」が持っていて、それは数字要素集合で「空位」によって示される数字要素である。それは通常示されない。「空の要素」は、数字要素ａｊにおいて通常数えられず、その数が数えられない、つまり、その数が０である、数字要素集合中で唯一の数字要素である。他方では、いくつかの特別なケースで、一様な表現を維持するために、それは数字要素として数えられ、その数は１である。

ｃ．重みＬ_ｉはｉ番目の位の桁値を示し、前記桁値は「重みＬ_ｉ」と呼ばれる。Ｌ_ｉは実数であるが、計算の便宜のため、Ｌ_ｉは整数（特に自然数）が通常選ばれ、アラビア数字によって表される。異なるＬ_ｉは異なる桁値を決定する。「符号化論」では、「符号化」の主な特徴は重みＬ_ｉにある。

実際上の一般的な重みＬ_ｉは、いわゆる「指数重み」を使用する、つまり、Ｌ_ｉ＝Ｑ_ｉ ^{（ｉ−１）}を作り、Ｑ_ｉは実数である。容易な計算のために、Ｑ_ｉは一般に自然数が選ばれ、アラビア数字または通常の漢数字で表すことができる。各位の共通のＬ_ｉは指数重みで、等比比例Ｑの数字系にある。Ｑは数字系指数重みの「基数」または数字系の「基数」と呼ばれる。異なる基数Ｑは、Ｌ_ｉが異なることを決定し、したがって異なる桁値を決定する。Ｑ_ｉはｉの値の変化に応じて変わるか、あるいは、同じのままかもしれない。すべての位の数字系指数重みＱ_ｉが同じ基数Ｑを持っている場合、対応する数字系は「単一Ｑ進法」と呼ばれ、「Ｑ進」または「繰上げ方式」として簡略化される。すべての位の数字系指数重みＱ_ｉが同じ基数Ｑを持っていない場合、対応する数字系は「組合せＱ進法」と呼ばれる。一般に用いられる他の重みＬ_ｉは「等しい重み」で、つまりすべての位の重みＬが同じである。

上記のような数字系の３つの因子によれば、数字系には無数の種類がありえる。

２．２ ハイブリッド数字およびハイブリッド数字繰上げ方式
数字要素集合Ｚ_ｉが数字要素０を含んでいる場合、前記対応する数字系は「０包含数字系」と呼ばれる。繰上げ方式に関しては、「０包含繰上げ方式」と呼ばれる。数字要素集合Ｚ_ｉが数字要素０を含んでいない場合、前記対応する数字系は「０除外数字系」と呼ばれる。繰上げ方法に関しては、「０除外繰上げ方式」と呼ばれる。

数字要素集合Ｚ_ｉが正の数字要素、負の数字要素あるいは０を含んでいる場合、対応する数字系は「ハイブリッド数字の数字系」と呼ばれる。繰上げ方式に関しては、「ハイブリッド数字繰上げ方式」と呼ばれる。ハイブリッド数字の数字系の数字は「ハイブリッド数字」と呼ばれる。ハイブリッド数字に正の数字要素と負の数字要素の両方を持っている数字は「純粋ハイブリッド数字」と呼ばれる（数字要素０は中立の数字要素）。《数字系論》において数字要素集合Ｚ_ｉ中の正負の数字要素が互いへの反対の数字である場合、対応する数字系は「対称数字系」と呼ばれる。Ｑ進法に関しては「対称Ｑ進法」と呼ばれる。数字要素集合中の正負の数字要素が反対の数字でない場合、対応する数字系は「非対称数字系」と呼ばれる。Ｑ進法に関しては「非対称Ｑ進法」と呼ばれる。数字要素集合中の正負の数字要素のすべてが反対の数字でない場合、対応する数字系は「部分対称数字系」と呼ばれる。Ｑ進法に関しては「部分Ｑ進法」と呼ばれる。

数字要素集合Ｚｉ中の数字要素がすべて「整数セグメント」を形成する連続の整数である場合、対応する数字系は「整数セグメントの数字系」と呼ばれる。繰上げ方式に関しては「整数セグメントの繰上げ方式」と呼ばれる。「０は他の数字より内容が豊富である」とエンゲルスは言っている。「０」はそのような特別な意味を持つから、《数字系論》において、０包含整数セグメントから０を取り除いても、それはまだ一種の特別な整数セグメントである。

整数セグメントの数字要素集合を持ついかなるＱ進の数字系においても、Ｐ＝Ｑのとき、自然数は、前記数字系で連続した一意の形で表すことができ、「連続数字系」または「普通番号法」と呼ばれる。Ｑ進法に関しては「普通Ｑ進法」と呼ばれる。（本書で「普通Ｑ進法」は別記しない限り非対称の「普通Ｑ進法」を指す。以下同じ。）Ｐ＞Ｑのとき、自然数は、前記数字系において連続的に表すことができるが、時々、それらも種々の形で表すことができ、「反復数字系」または「強化数字系」と呼ばれる。Ｑ進法に関しては「強化Ｑ進法」と呼ばれる。Ｐ＜Ｑのとき、自然数は非連続の形のみで表すことができ、したがって、それは「断続的数字系」または「減衰数字系」と呼ばれる。Ｑ進法に関しては「減衰Ｑ進法」と呼ばれる。

「代数の数字系のシステム」が《数字系論》において確立される。数字系の名前は「Ｚ_ｉ，Ｌ_ｉ」である。Ｑ進法に関して、それはＺ_ｉＱ_ｉである。単一の数字系に関して、それはＺＬ_ｉである。単一の数字系における組合せＱ進法に関して、それはＺＱ_ｉである。単一の数字系におけるＱ進法に関して、それはＺＱである。Ｑの固有番号は通常の漢数字によって表わされる。

０包含普通Ｑ進法に関して、Ｚ＝｛０、１、…（Ｑ−１）｝、したがって、ＺＱ＝｛０、１、…（Ｑ−１）｝Ｑ、Ｑは整数で、Ｑ＞１であり、それは「０包含普通Ｑ進法」と呼ばれる。０除外｛１、２、…、Ｑ｝Ｑに関して、Ｑは自然数であり、それは「０除外普通Ｑ進法」と呼ばれ、｛０除外、Ｑ｝の記号で表すことができる。０包含および０除外普通Ｑ進法は「普通Ｑ進法」と総称し、Ｑは自然数で、｛Ｑ｝で表わすことができる。誤解が生じない場合、「０包含普通Ｑ進法」を「普通Ｑ進法」とも呼ぶことができ、それも｛Ｑ｝によって表わされる。従って、記号｛二｝および｛十｝は普通二進・普通十進を表わす。

本書のハイブリッド数字繰上げ方式は、主として次のカテゴリーに分類される：
強化Ｑ進法で、重要なものは０包含｛０、±１、…±（Ｑ−１）｝Ｑ進法で、ここでＱは整数で、Ｑ＞１であり、それは「０包含ハイブリッドＱ進法」と呼ばれ、その記号は｛０包含、Ｑ^＊｝である。０包含および０除外ハイブリッドＱ進法は「ハイブリッドＱ進法」と総称され、Ｑは自然数で、その記号は｛Ｑ^＊｝である。誤解が生じない場合、「０包含ハイブリッドＱ進法」は「ハイブリッドＱ進法」とも呼び、｛Ｑ^＊｝で表わすことができる。《数字系論》において、｛十^＊｝の名前は「単一の基数Ｐ＝１９、０包含整数セグメント、対称十進」であり、｛１９、０包含、整数セグメント、対称十進｝あるいは｛０、±１、±２、…±９｝十進と書くことができる。通常、それは「ハイブリッド十進」と呼ばれる｛十^＊｝によってさらに表わされる。｛二^＊｝の名前は「単一の基数Ｐ＝３、０包含、整数セグメント、対称十進」であり、｛３、０包含、整数セグメント、対称二進｝あるいは｛０、±１｝二進と書くことができる。通常、それは「ハイブリッド二進」と呼ばれる｛二^＊｝によってさらに表わされる。

強化Ｑ進法で、非常に重要なものはＰ＝Ｑ＋１＞Ｑであり、Ｑは自然数である（「強化Ｑ進法は、別記しない限りこのテキスト中で特にこの種のものを指す。以下同じ）。０包含｛０、±１、… ±Ｑ／２｝Ｑ進に関しては、Ｑが正の偶数で、それは「０包含強化Ｑ進法」と呼ばれ、記号｛０包含、Ｑ^Δ｝で表される。０除外｛±１、±２、… ±（Ｑ＋１）／２｝に関しては、Ｑが正の奇数で、それは「０除外強化Ｑ進法」と呼ばれ、その記号は｛０除外、Ｑ^Δ｝である。０包含および０除外強化Ｑ進法は「強化Ｑ進法」と総称され、Ｑは自然数で、その記号は｛Ｑ^Δ｝である。誤解が生じない場合、「０包含強化Ｑ進法」は「強化Ｑ進法」とも呼び、｛Ｑ^Δ｝で表すことができる。《数字系論》で｛十^Δ｝の名前は「単一の基数Ｐ＝１１、０包含整数セグメント、対称十進」であり、｛１１、０包含、整数セグメント、対称｝十進あるいは｛０、±１、±２、…±５｝十進と書くことができる。通常、それは「強化十進」と呼ばれる記号｛十^Δ｝によってさらに表わされる。｛二^Δ｝の名前は「単一の基数Ｐ＝３、０包含整数セグメント、対称」二進であり、｛３、０包含、整数セグメント、対称｝二進あるいは｛０、±１｝二進と書くことができる。通常、それは「強化二進」と呼ばれる記号｛二^Δ｝によってさらに表わされる。

「普通Ｑ進法」中の部分Ｑ進法で、重要なケースは「数字要素集合」が最大の正の数字要素だけを持っているが、それに対応する負の数字要素がなく、残りは０または対称的な数字要素の１つであることで、Ｑは自然数である。本書で、部分Ｑ進法はこの場合のみを指す。０包含｛０、±１、… ±Ｑ／（２−１）、±Ｑ／２｝Ｑ進法に関しては、Ｑが正の偶数であり、それは「０包含、部分Ｑ進法」と呼ばれ、記号｛０包含、Ｑ’｝で表される。０除外｛±１、±２、…、±（Ｑ−１）／２および／２（Ｑ＋１）｝Ｑ進法に関しては、Ｑが正の奇数であり、それは「０除外、部分Ｑ進法」と呼ばれ、記号｛０除外、Ｑ’｝で表される。０包含および０除外部分Ｑ進法は「部分Ｑ進法」と総称され、Ｑは自然数で、その記号は｛Ｑ’｝である。誤解が生じない場合、「０包含部分Ｑ進法」は「部分Ｑ進法」とも呼び、｛Ｑ’｝で表すことができる。したがって、記号｛十’｝および｛二’｝を使用して、「部分十進」と「部分二進」を表すことができる。《数字系論》で｛十’｝の名前は「単一の基数Ｐ＝１０、０包含、整数セグメント、部分対称十進」であり、｛１０、０包含、整数セグメント、対称｝十進あるいは｛０、±１、±２、…±５｝十進と書くことができる。通常、それは「部分十進」と呼ばれる記号｛十’｝によってさらに表わされる。｛二’｝の名前は「単一の基数Ｐ＝２、０包含、整数セグメント、対称二進」であり、｛２、０包含、整数セグメント、対称｝二進あるいは｛０、±１｝二進と書くことができる。通常、それは「部分二進」と呼ばれる記号｛二’｝によってさらに表わされる。

「普通Ｑ進法」中の対称Ｑ進法で、普通対称０包含｛０、±１、… ±（Ｑ−１）／２｝Ｑ進法は、Ｑが１より大きい奇数であり、それは「０包含普通対称Ｑ進法」と呼ばれ、その記号は｛０包含、Ｑ”｝である。０除外｛±１、…、±Ｑ／２｝Ｑ進法に関しては、Ｑが正の偶数であり、それは「０除外普通対称Ｑ進法」と呼ばれ、その記号は｛０除外、Ｑ”｝である。０包含および０除外普通対称Ｑ進法は「普通対称Ｑ進法」と総称され、略して「対称Ｑ進法」と呼ばれる。Ｑは１より大きい自然数である。その記号は｛Ｑ”｝である。誤解が生じない場合、「０包含普通対称Ｑ進法」は「対称Ｑ進法」とも呼び、記号｛Ｑ”｝で表すことができる。

２．３ ハイブリッド数字の符号化
ハイブリッド数字で符号化する方法は「ハイブリッド数字符号化」と呼ばれる。
Ａ進の数字要素をＢ進の数字で符号化する場合など、Ａ進の数字は、位によって対応するＢ進の数字に配列される。それは、「Ｂ進数字によって符号化されたＡ進数字」またはＢ符号化されたＡ数字」または「符号化されたＢ数字」または略して「符号化された数字」と呼ばれる。例えば、
｛十｝３２８＝｛二｝１０１００１０００
であり、「符号化された｛二｝数字」は００１１、００１０、１０００である。上記したように、「符号化された｛０、±１｝二進数字」は｛０、±１｝二進法によって符号化された「符号化された数字」である（その特別なケースは普通二進である）。「符号化されたＢ数字」の計算は「符号化されたＢ進数」の計算である。この時、Ａ進数の計算はＡ進数の位間で行なわれるが、Ｂ進数の計算は各位で行なわれる。Ａ進法の数字要素がＢ進法の数字などによって符号化される場合、必要なＢ進法の最大の位は「符号長」と呼ばれる。固定された「符号長」は「固定符号長」と呼ばれる。最も高い位０が「空位０」にするべく示されない場合、対応する「符号長」は可変であり、「可変符号長」と呼ばれる。

ハイブリッド数字繰上げ方式および繰上げラインのデジタルエンジニアリング方法において、計算数字はハイブリッド数字繰上げ方式の数字であり、それは符号化されないか、ハイブリッド数字繰上げ方式の一般的な数字によって符号化されてもよい。また、それは１つの符号すべてによって符号化することができる、すなわち、強化Ｑ進法の数字Ｓの各位が、最下位の位から上の位へ連続して配置された｜Ｓ｜の数に１によって対応づけられ、上の位の残りはすべて０であり、位の合計数はＱ、または（Ｑ−１）またはＱ／２または（Ｑ＋１）／２である。そして、Ｓの数字記号、つまり前記位の数字が正か負かを示す記号が、対応する１つの符号すべての各位の数字記号として使用される。ハイブリッド数字繰上げ方式の数字を符号化するために１つの符号がすべて使用される場合、ｎ個の数字の加算は、

のｎ個の数字の非反復配置にすぎず、それは「１の配列」と呼ばれる。そして１つの符号すべての符号化および復号は、固定の符号長または可変符号長のいずれかを使用することができる。

３．《ハイブリッド繰上げ方法ＨＪＦ》を用いた四則演算
有理数の計算を行なうためにハイブリッド数字繰上げ方式と《ハイブリッド繰上げライン》を用いる方法は《ハイブリッド数字繰上げ方式およびハイブリッド繰上げライン》、略して《ハイブリッド繰上げ方法ＨＪＦ》と呼ばれる。ハイブリッドＱ進および《繰上げライン法》を用いて有理数の計算を実行する方法は、《ハイブリッドＱ進および繰上げラインの方法》または誤解が生じなければ《ハイブリッド繰上げ法ＨＪＦ》と命名されている。足し算と引き算の計算にＫ個の普通Ｑ進数が参加すると仮定すると、Ｋは２以上の整数で、Ｑは自然数である。これらの普通Ｑ進数の正および負の記号が、対応する数字の各位に割り当てられ、したがって、ハイブリッドＱ進法が形成される。

強化Ｑ進および《繰上げライン法》を用いて有理数の計算を実行する方法は、《強化Ｑ進および繰上げラインの方法》、略して《強化繰上げ法ＺＪＦ》と命名されている。足し
算と引き算の計算にＫ個の普通Ｑ進数が参加し、Ｋは２以上の整数で、Ｑは自然数であると仮定する。これらのすべての数字がＫまたは２Ｋ個の強化Ｑ進数に変換される。

（Ｉ）０包含｛Ｑ｝の｛Ｑ^Δ｝への変換を例に取ると：
｛Ｑ｝＝｛０、１、…（Ｑ−１）｝Ｑ、Ｑは整数で、Ｑ＞１ ……（１）
｛Ｑ^Δ｝＝｛０、±１、…、±Ｑ／２｝Ｑ． Ｑは正の偶数 ……（２）
（１）と（２）とから、Ｑが偶数で、Ｑ≧２であることがわかる。
∵Ｑ≧２、２Ｑ≧２＋Ｑ、Ｑ≧Ｑ／２＋１、∴（Ｑ−１）≧Ｑ／２
Ｑ＝２、（Ｑ−１）＝Ｑ／２のとき、つまり、絶対値に関する限り、｛二｝での最大の数字要素によって表わされる｛二｝数字は、｛二^Δ｝で最大の数字要素によって表わされる｛二｝数字と等しい。Ｑが２より大きい偶数のとき、（Ｑ−１）＞Ｑ／２。つまり、絶対値に関する限り、｛Ｑ｝で最大の数字要素によって表わされる｛Ｑ｝数字は、｛Ｑ^Δ｝で最大の数字要素によって表わされる｛Ｑ｝数字より常に大きい。この時、（Ｑ−１）の｛Ｑ｝数字要素＝｛Ｑ^Δ｝1 1^-、すなわち、｛Ｑ｝数字要素（Ｑ−１）が対応する｛Ｑ^Δ｝数字に変換される場合、それは２つの位1 1^-の数である。そこでは、高位は実際「繰上げ」である。Ｑ＝２のとき｛Ｑ｝数字が｛Ｑ^Δ｝数字に変換される場合、それはまだ｛Ｑ^Δ｝数字であることが分かる。Ｑが２より大きい偶数である場合、それは２つの｛Ｑ^Δ｝数字の和であり、｛Ｑ^Δ｝数字のうちの１つは「繰上げライン」に示された数字である。Ｑ＝２のときＫ個の｛Ｑ｝数字が対応する｛Ｑ^Δ｝数字に変換される場合、それらはまだＫ個の｛Ｑ^Δ｝数字である。Ｑが２より大きい偶数である場合、それらは２Ｋ個の｛Ｑ^Δ｝数字の和である。
（ＩＩ）０除外数字の場合には、Ｑが正の奇数であり、同じ結論が生じることが証明されている。
（ＩＩＩ）｛Ｑ｝数字が｛Ｑ^Δ｝数字に変換されている場合、Ｋ個の｛Ｑ｝数字はＫ個の｛Ｑ^Δ｝数字に変換することができる。

本発明では、説明のために２Ｋ個の強化Ｑ進数が使用される。

部分Ｑ進および《繰上げライン法》を用いて有理数の計算を実行する方法は、《部分Ｑ進および繰上げラインの方法》または《部分繰上げ法ＰＪＦ》と命名されている。足し算と引き算の計算にＫ個の普通Ｑ進数が参加すると仮定すると、Ｋは２以上の整数で、Ｑは自然数である。強化Ｑ進法の場合と同様の結論が生じることが、同じ推論によって証明され得る。これらの数字がＫまたは２Ｋ個の部分Ｑ進数に変換される。本発明では、説明のために２Ｋ個の部分Ｑ進数が使用される。

対称Ｑ進および《繰上げライン法》を用いて有理数の計算を実行する方法は、《対称Ｑ進および繰上げラインの方法》、略して《対称繰上げ法ＣＪＦ》と命名されている。それが計算機、特にコンピュータで使用される場合、対称的な三進法｛三”｝の《対称繰上げ法ＣＪＦ》を採用することができる。足し算と引き算の計算にＫ個の普通Ｑ進数が参加すると仮定すると、Ｋは２以上の整数で、Ｑは１より大きい整数である。強化Ｑ進法の場合と同様の結論が生じることが、同じ推論によって証明され得る。これらの数字がＫまたは２Ｋ個の対称Ｑ進数に変換される。本発明では、説明のために２Ｋ個の対称Ｑ進数が使用される。

ハイブリッド数字繰上げ方式の計算は、４つの前に言及した解法の１つを使用することができる。本発明では、《ハイブリッド繰上げ方法ＨＪＦ》は、手書き計算エンジニアリングによって示された解法１を採用する。前に言及したプロセス１またはプロセス２を採用することができる。ここでは、プロセス２を採用する。

３．１ ｛十^＊｝の足し算

上記式［数３］で得られる和は上記［数４］である。それを普通十進｛十｝数字に変換する必要がある場合、和は４２７である。概して言えば、得られた和である［数４］を変換する必要はない（特にそれが計算プロセスにおいて中間結果として使用される場合。）。変換の必要がある場合、方法はセクション４．１の変換規則に示す通りである。

３．２ ｛十^＊｝の引き算

３．３ ｛十^＊｝の掛け算

３．４ ｛十^＊｝の割り算

３．５ ｛十^Δ｝の足し算

上記式［数８］で、得られた和は［数９］である。それを普通十進｛十｝数字に変換する必要がある場合、和は４２７である。概して言えば、得られた和である［数９］を変換する必要はない（特にそれが計算プロセスにおいて中間結果として使用される場合。）。変換の必要がある場合、方法は部分４．１の変換規則に示す通りである。

３．６ ｛十^Δ｝の引き算

３．７ ｛十^Δ｝の掛け算

３．８ ｛十^Δ｝の割り算

３．９ ｛十’｝の足し算
例えば、下記式［数１３］で得られた和は下記［数１４］である。

それを普通十進｛十｝数字に変換する必要がある場合、和は４２７である。概して言えば、得られた和である［数１４］を変換する必要はない（特にそれが計算プロセスにおいて中間結果として使用される場合）。変換の必要がある場合、方法は部分４．１の変換規則に示す通りである。

３．１０ ｛十’｝の引き算

３．１１ ｛十’｝の掛け算

３．１２ ｛十’｝の割り算

３．１３ ｛三”｝の足し算

記式［数１８］で得られた和は上記［数１９］である。それを普通十進｛十｝数字に変換する必要がある場合、和は４３７である。概して言えば、得られた和である［数１９］を変換する必要はない（特にそれが計算プロセスにおいて中間結果として使用される場合。）。変換の必要がある場合、方法は部分４．１の変換規則に示す通りである。

３．１４ ｛三”｝の引き算

３．１５ ｛三”｝の掛け算

３．１６ ｛三”｝の割り算

３．１７ 四則演算の特徴
（１）足し算と引き算は足し算へと組み合わせられる。最初に、引き算は計算のために足し算に変換され、したがって、実際の計算では、足し算と引き算は足し算へと組み合わせられ、それは連続の足し算と引き算の難しさを除去し、これはハイブリッド数字の特徴によって決定される。したがって、「ハイブリッド数字の減少」の技術が生まれる。それは、同じ位のｎ個の数字が和を求めて加算されて、和が０であると、これらのｎ個の数字を取り消すことができることを意味する。「ハイブリッド数字の減少」は「対応物取消し」あるいは「対応物スクラッチング」と呼ぶこともできる。つまり、前に述べたような「スクラッチングＱ」時に、ｍ＝０のとき、それは「対応物スクラッチング」と呼ばれる。式で、前記位の前記ｎ個の数字はバックラッシによって取り消すことができ、後の計算に参加しない。実際の計算で、ハイブリッド数字の結果は、「対応物スクラッチング」、「スクラッチングＱ」および「蓄積」を反復して行なうことにより得られる。

（２）掛け算と割り算の方法は簡単である。ハイブリッド数字の使用のおかげで、割り算の「引き算」過程を「足し算」過程に変えることができる。「引き算」の概念を取り除くために、被除数の記号を逆にすることができ、全過程「引き算」を完全に「足し算」の過程に変えられ、これは、さらに全体の計算の複雑さを低減することができる。今後、割り算にこの方法を使用する。しかし、この時計算コンプリメントが現われる場合、計算の最終結果の計算コンプリメントを得るために、その記号を逆にするべきことに留意するべきである。
そして、割り算の商を試算する過程は前設定された反復過程に変えることができる。

（３）四則演算の加減乗除の速度を著しく高めることができる。

（４）計算の正確さの保証が向上し、「手書き計算エンジニアリング」では、手書き計算の誤り率は大幅に減少する。

４．《ハイブリッド十進》｛十^＊｝と《普通十進》｛十｝の関係
４．１ ｛十^＊｝および｛十｝の数字間の変換方法
ここで整数は、例えば、下記［数２３］とする。

｛十｝の数字はそれ自身｛十^＊｝の数字の特別なケースで、したがって、｛十｝の数字は変換のなしの単なる｛十^＊｝の数字であり、これらの普通Ｑ進数の正負符号だけが、これらの対応する数字の各位に割り当てられる。

｛十^＊｝の数字を｛十｝の数字に変換するいくつかの方法がある。１つは、｛十^＊｝の数字を正の｛十｝数字と負の｛十｝数字に変え、和を求めてそれらを加算することである。これをおこなう多くのやり方があり、その典型的なものは正の｛十｝数字として前記｛十^＊｝数字における正の数字の位と０の位をとる一方、負の｛十｝数字として負の数字の位をとる。例えば、下記［数２４］となる。

別のやり方は、前記数字の各位の正の数字を不変とし、１０に対してその絶対値の「補数」となる負の数字を作り、隣接した上の位から１を引く（つまり、１^-を加える）。さらに別の方法は、前記数字の各位に、連続の正の数字の数字セグメント（または０）、例えば３×２××６をそのまま書く。しかし、それが｛十^＊｝数字の（一の位）でない場合、最下位に「1^-」（［数２］参照）を加える。

連続の負の数字の数字セグメントに関しては、９に対して負の数字をその絶対値の「補数」に変え、例えば×１×７０×とし、その最下位に１を加える。このように、２２１７１６という結果が得られ、それは対応する｛十｝数字である。

変換される前記｛十^＊｝数字の第１の位が負で、すなわち、前記数字が負の数字である場合、前記数字の逆の数字を｛十｝数字に変換し、そして前記｛十｝数字の記号を負とする。

４．２ ｛十^＊｝と｛十｝の比較表と説明（表１参照）
（１） 表１で、０_＋と０₋はそれぞれ正と負の方向から０に接近することにより得られた０である。

（２）表１で、［数２５］に示す「９・ドット」は「９”の連続した負でない整数」の全体の省略で、つまり、［数２５］に示す「９・ドット」は０９、９、あるいは９９、または９９９、．．．でありえる。そのような形で表現された集合体は「連続的な集合体」と呼ばれ、それは明らかに無限の集合体である。

Ｅを整数と仮定すると、［数２６］に示す「Ｅ・ドット」はＥの「連続的な集合体」であり、それは「連続的なＥ」として呼ばれ、「Ｅ・ドット」と読む。「連続的な集合体」によって表わされる無端数字群は、連続的な集合体の「連続的な配列」または「グループ数字」と呼ばれる。

（３）

１０の２つの表現形式から、下記［数２８］であることが分かる。

（４）｛十^＊｝数字のシステムで、「連続的な集合体」の４つの形だけがある、つまり、下記［数２９］である。

［数３０］であるから、「連続的な集合体」の３つの形式だけがある。つまり、［数３１］で、それはさらに［数３２］と書くことができる。

４．３ ｛十^＊｝と｛十｝の関係の分析
｛十｝数字は｛十^＊｝数字の一部であり、｛十｝数字の集合は｛十^＊｝数字の集合の真部分集合である；｛十^＊｝数字⊃｛十｝数字、つまり｛十^＊｝数字は｛十｝数字に対する真の包含関係にある。｛十｝数字と｛十^＊｝数字の関係は「一対一の対応」ではなく「一対多対応」である。このために、｛十^＊｝は、多様な処理の柔軟性を持ち、これが｛十^＊｝の計算の多様性および迅速さを説明している。この視点から見て、｛十^＊｝にはより強力な働きがある。

｛十｝で、Ｐ＝Ｑであり、したがって、前記数字系では、自然数が一意の連続形で表現され、多様性がなく、その分柔軟性を欠く。｛十^＊｝では、Ｐ＞Ｑであり、したがって、前記数字系では、自然数が時々多くの形で現れ、これが前記数字系が柔軟な理由である。それは計算を簡単で速くする。さらに、｛十^＊｝が柔軟性のために多様性を犠牲にすると言うことは正当である。｛十^＊｝の存在下でのみ、《ハイブリッド繰上げ法ＨＪＦ》と「手書き計算エンジニアリング」の新しい技術的解決が可能になり、｛十^＊｝の存在下でのみ、できる、プロセッサおよびコンピュータの対応する新しい技術的解決が可能になる。

｛十^＊｝数字が｛十｝数字に変換される場合、それは単に一意の対応する数字に変換することができる。これは、｛十｝数字の足し算と引き算の結果が一意である一方、｛十｝数字の足し引きをすることにより直接｛十^＊｝数字を得ることができるからである。反対に、｛十｝数字は、１セットの｛十^＊｝の一意の対応する「連続的な集合体のグループ数字」にのみ変換することができる。したがって、｛十｝数字の「１つ」と｛十^＊｝の「連続的な集合体のグループ数字」の「１つの」グループとの関係は「一対一対応」である。これによって、｛十^＊｝数字および｛十｝数字が互いにマッピングする関係が築かれる。変換がそれ自体に対する集合の対応であるから、｛十｝数字と｛十^＊｝数字は「一対一変換」である。計算法に関しては、｛十｝および｛十^＊｝数字系は「自形」である。さらに、｛十｝数字に対応する計算上の特徴はすべて、｛十^＊｝数字系において有効である。

｛十｝と｛Ｑ｝が同形であるから、｛十｝および｛十^＊｝数字の上記の分析は、もちろん｛Ｑ｝と｛Ｑ^＊｝の分析に完全に該当することを指摘しておく。したがって、（１）｛Ｑ｝数字は｛Ｑ^＊｝数字の一部であり、｛Ｑ｝数字の集合は｛Ｑ^＊｝数字の集合の真部分集合である。｛Ｑ^＊｝数字⊃｛Ｑ｝数字、つまり｛Ｑ^＊｝数字は｛Ｑ｝数字に対する真の包含関係にある。（２）｛Ｑ｝数字と｛Ｑ^＊｝数字の関係は「一対一の対応」ではなく「一対多対応」である。（３）｛Ｑ｝数字の「１つ」と｛Ｑ^＊｝の「連続的な集合体のグループ数字」の「１つの」グループとの関係は「一対一対応」である。（４）｛Ｑ｝および｛Ｑ＊｝数字系は「自形」である。さらに、｛Ｑ｝数字系に対応する計算上の特徴はすべて｛Ｑ^＊｝数字系において有効である。

〔以下、強化Ｑ進法についての説明〕

４．《強化十進》｛十^Δ｝と《普通十進》｛十｝の関係
４．１ ｛十^Δ｝数字と｛十｝数字間の変換方法
ここで整数は、例えば、［数３３］とする。

｛十｝の数字は表１によって｛十^Δ｝の数字に変換する。｛十^Δ｝の数字を｛十｝の数字に変換するいくつかの方法がある。１つは、｛十^Δ｝の数字を正の｛十｝数字と負の｛十｝数字に変え、和を求めてそれらを加算することである。これをおこなう多くのやり方があり、その典型的なものは正の｛十｝数字として前記｛十Δ｝数字における正の数字の位と０の位をとる一方、負の｛十｝数字として負の数字の位をとる。例えば、［数３４］。

別のやり方は、前記数字の各位の正の数字を不変とし、１０に対してその絶対値の「補数」となる負の数字を作り、隣接した上の位から１を引く（つまり、「1^-」（［数２］参照）を加える）。

さらに別の方法は、前記数字の各位に、連続の正の数字の数字セグメント（または０）、例えば２２２×２×をそのまま書く。しかし、それが｛十^Δ｝数字の（一の位）でない場合、最下位に「1^-」（［数２］参照）を加える。連続の負の数字の数字セグメントに関しては、９に対して負の数字をその絶対値の「補数」に変え、例えば×××６×５とし、その最下位に１を加える。このように、２２１７１６という結果が得られ、それは対応する｛十｝数字である。

変換される前記｛十^Δ｝数字の第１の位が負で、すなわち、前記数字が負の数字である場合、前記数字の逆の数字を｛十｝数字に変換し、そして前記｛十｝数字の記号を負とする。

４．２ ｛十^Δ｝と｛十｝の比較表と説明（表１［表２］）
表１（下記［表２］） ｛十^Δ｝と｛十｝の比較表

（１）｛十｝数字に対応する｛十^Δ｝数字は、反復数字を含んでいてもよいし、含んでいなくてもよい。
（２）数字５（正または負）が｛十^Δ｝数字に現われる場合、対応する｛十｝数字において反復｛十^Δ｝数字が存在する。この時、対応する｛十｝数字中に数字５があるかもしれないし、ないかもしれない。｛十｝数字への｛十^Δ｝の反復数字に関して、下記［数３５］が「主な反復」であり、反復数字の残りはそこから推定することができる。

（３）実際、｛十^Δ｝の数字要素の集合は、下記の［数３６］と［数３７］との両方を含み、したがって、対応する反復数字が生じる。

言いかえれば、［数３６］または［数３７］が｛十^Δ｝の数字要素の集合から取り除かれれば、反復数字はない。また、反復数字のないそのような数字系は部分Ｑ進系｛Ｑ’｝と呼ばれ、Ｑ＝１０である。

４．３ ｛十^Δ｝と｛十｝の関係の分析
｛十｝数字と｛十^Δ｝数字の関係は「一対一の対応」関係ではなく部分的「一対多対応」関係である。したがって、｛十^Δ｝の部分的多様性が処理の部分的柔軟性をもたらし、これが｛十^Δ｝の計算の部分的迅速さを説明している。この視点から見て、｛十^Δ｝にはより強力な働きがある。｛十^Δ｝数字が｛十｝数字に変換される場合、それは単に一意の対応する数字に変換することができる。これは、｛十｝数字の足し算と引き算の結果が一意である一方、｛十｝数字の足し引きをすることにより直接｛十^Δ｝数字を得ることができるからである。反対に、｛十｝数字は、｛十^Δ｝の一意の対応するグループにのみ変換することができる。したがって、｛十｝数字の「１つ」と｛十^Δ｝の「１つの」グループとの関係は「一対一対応」である。これによって、｛十^Δ｝数字および｛十｝数字が互いにマッピングする関係が築かれる。計算法に関しては、｛十｝および｛十^Δ｝数字系は「同形」である。｛十｝数字に対応する計算上の特徴はすべて、｛十^Δ｝数字系においても有効である。

｛十^Δ｝で、Ｐ＞Ｑであり、したがって、前記数字系では、自然数が時々多くの形をとり、これが前記数字系が柔軟な理由である。それは計算を簡単で速くする。さらに、｛十^Δ｝が部分的柔軟性のために部分的多様性を犠牲にすると言うことは正当である。｛十｝で、Ｐ＝Ｑであり、自然数が一意の連続形で表現され、そのような多様性がなく、対応する柔軟性を欠く。

｛十｝と｛Ｑ｝が同形であるから、｛十｝および｛十^Δ｝数字の上記の分析は、もちろん｛Ｑ｝と｛Ｑ^Δ｝の分析に完全に該当することを指摘しておく。したがって、（１）｛Ｑ｝数字と｛Ｑ^Δ｝数字の関係は「一対一の対応」ではなく部分的「一対多対応」である。（２）｛Ｑ｝数字の「１つ」と｛Ｑ^Δ｝の数字の関係は「一対一対応」である。（３）｛Ｑ｝および｛Ｑ^Δ｝数字系は「同形」である。さらに、｛Ｑ｝数字系に対応する計算上の特徴はすべて｛Ｑ^Δ｝数字系においても有効である。

〔以下、部分Ｑ進法についての説明〕

４．《部分十進》｛十’｝と《普通十進》｛十｝の関係
４．１ ｛十’｝数字および｛十｝数字間の変換方法
ここで整数は、例えば、下記［数３８］とする。

｛十｝の数字は表１によって｛十’｝の数字に変換する。｛十’｝の数字を｛十｝の数字に変換するいくつかの方法がある。１つは、｛十’｝の数字を正の｛十｝数字と負の｛十｝数字に変え、和を求めてそれらを加算することである。これをおこなう多くのやり方があり、その典型的なものは正の｛十｝数字として前記｛十’｝数字における正の数字の位と０の位をとる一方、負の｛十｝数字として負の数字の位をとる。例えば、［数３９］。

別のやり方は、前記数字の各位の正の数字を不変とし、１０に対してその絶対値の「補数」となる負の数字を作り、隣接した上の位から１を引く（つまり、1^-（［数２］参照）を加える）。さらに別の方法は、前記数字の各位に、連続の正の数字の数字セグメント（または０）、例えば２２２×２×をそのまま書く。しかし、それが｛十’｝数字の（一の位）でない場合、最下位に1^-（［数２］参照）を加える。連続の負の数字の数字セグメントに関しては、９に対して負の数字をその絶対値の「補数」に変え、例えば×××６×５とし、その最下位に１を加える。このように、２２１７１６という結果が得られ、それは対応する｛十｝数字である。

変換される前記｛十’｝数字の第１の位が負で、すなわち、前記数字が負の数字である場合、前記数字の逆の数字を｛十｝数字に変換し、そして前記｛十｝数字の記号を負とする。

４．２ ｛十’｝および｛十｝の比較表と説明（表３）
注：表３に示すような反復数字のない数字系は、部分｛Ｑ’進｝と呼ばれ、Ｑ＝１０である。

４．３ ｛十’｝と｛十｝の関係の分析
表１（下記［表３］） ｛十’｝と｛十｝の比較表

｛十’｝数字と｛十｝数字の関係は「一対一の対応」である。｛十’｝数字が｛十｝数字に変換される場合、それは単に一意の対応する数字に変換することができる。これは、｛十｝数字の足し算と引き算の結果が一意である一方、｛十｝数字の足し引きをすることにより直接｛十’｝数字を得ることができるからである。反対に、｛十｝数字は、一意の｛十’｝数字にのみ変換することができる。したがって、｛十’｝数字と｛十｝のマッピングする関係が築かれる。計算法に関しては、｛十｝および｛十’｝数字系は「同形」である。さらに、｛十｝数字に対応する基本的な計算上の特徴はすべて、｛十’｝数字系においても有効である。｛十｝で、Ｐ＝Ｑであり、前記数字系で自然数が一意の連続形で表現され、多様性がなく、対応する柔軟性を欠く。

｛十｝と｛Ｑ｝が同形であるから、｛十｝および｛十’｝数字の上記の分析は、もちろん｛Ｑ｝と｛Ｑ’｝の分析に完全に該当することを指摘しておく。したがって、（１）｛Ｑ｝数字は｛Ｑ’｝数字の関係は「一対一の対応」である。（２）｛Ｑ｝および｛Ｑ’｝数字系は「同形」である。｛Ｑ｝数字系に対応する基本的な計算上の特徴はすべて｛Ｑ’｝数字系においても有効である。

〔以下、対称Ｑ進法についての説明〕

４．《対称三進》｛三”｝と《普通十進》｛十｝の関係
４．１ ｛三”｝と｛十｝間の変換方法
ここで整数に言及する、先ず、｛十｝の数字を｛Ｑ｝の数字に変換する。Ｑ＝３のとき、｛十｝の数字を｛三｝の数字に変換する。例えば、｛十｝２５＝｛三｝２２１である。

表１（下記［表４］） ｛十Δ｝、｛三｝および｛三”｝の比較表

変換方法は、商が０になるまで｛十｝数字をＱで連続的に割る。したがって、演算の補足が毎回出現する。演算の補足は、矢印で示す方向で下から上への順に演算補足の末位からスタートしてリストされ、得られる数字は結果としての｛Ｑ｝数字である。次に、｛Ｑ｝数字は｛Ｑ”｝数字に変換される。Ｑ＝３のとき、｛三｝数字は符号化され、表１に従って｛三”｝数字に変換され、そして｛三”｝数字」が｛十｝数字に変換される。例えば、下記［数４０］である。

先ず、｛Ｑ」｝数字が｛ｑ｝数字に変換される。Ｑ＝３のとき、｛三”｝数字は｛三｝数字に変換される。例えば、［数４１］である。

これは表１（[表４]）から得られる。そして、｛Ｑ｝数字が｛十｝数字に変換されるが、これは｛Ｑ｝数字の各位に前記重みを掛けてから、和を計算することにより得ることができる。Ｑ＝３のとき、｛三”｝数字は｛三｝数字に変換され、次に｛十｝数字に変換される。

あるいは、｛Ｑ”｝数字は｛十｝数字に直接変換される、つまり｛Ｑ”｝数字の各位に前記位の重みを掛けてから和を計算する。Ｑ＝３のとき、｛三”｝数字は｛十｝数字に直接変換される。

変換される｛三”｝数字の最初の位が負である場合、すなわち前記数字が負の数字の場合、前記数字の逆の数字を｛十｝数字に変換してから、前記｛十｝数字の記号を負にする。

４．２ ｛三”｝と｛十｝の関係の分析
｛三”｝で、Ｐ＝Ｑであり、したがって、前記数字系では、自然数が一意の連続形で表現される。それは多様性がなく、対応する柔軟性を欠く。｛三”｝数字と｛十｝数字との関係は「一対一対応」である。従って、｛三”｝数字および｛十｝数字が互いにマッピングする関係が築かれる。計算法に関しては、｛十｝および｛三”｝数字系は「同形」である。｛十｝数字に対応する計算上の特徴はすべて、｛三”｝数字系においても有効である。さらに、｛十｝数字系と｛Ｑ｝数字系は同形であり、したがって｛三｝と｛三”｝の数字系は同形である。

｛十｝および｛十’｝の上記の分析は、もちろん｛Ｑ｝と｛Ｑ’｝の分析に完全に該当することを指摘しておく。したがって、（１）｛Ｑ｝数字と｛Ｑ”｝数字の関係は「一対一の対応」である。（２）｛Ｑ｝および｛Ｑ’｝数字系は「同形」である。｛Ｑ｝数字系に対応する基本的な計算上の特徴はすべて｛Ｑ”｝数字系においても有効である。

上記のセクションは、ハイブリッドＱ進、強化Ｑ進、部分Ｑ進および対称Ｑ進の状況について記載している、

５．上記説明から簡単な結論を引出すことができる。
デジタルエンジニアリングにおいて、ハイブリッド数字繰上げ方式および《ハイブリッド繰上げ法ＨＪＦ》は計算速度を顕著に高め、手書き計算の誤り率を大幅に減らす。それは、まさに銭基シンによって示されたような数学の第３階層の「直接適用のエンジニアリング技術」である。そのような「エンジニアリング技術」がデジタル計算エンジニアリングと組み合わされた方法は「ハイブリッド数字繰上げ方式および《ハイブリッド繰上げ方式、繰上げラインのデジタルエンジニアリング法」と呼ばれる。

第２部 ハイブリッド数字繰上げ方式および繰上げラインのコンピュータ

ハイブリッド数字繰上げ方式および繰上げラインのデジタルエンジニアリング方法を使用するコンピュータも、ハイブリッド数字繰上げ方式および繰上げラインのコンピュータと呼ばれる。それは、又、ハイブリッド数字繰り上げ方式のコンピュータとも呼ばれる。本発明は、更に、前記「ハイブリッド数字繰上げ方式および繰上げラインのコンピュータ」の製品の一般的設計にも関連し、それは「数字」に関連するハードウエアの設計と処理の方法に、具体的な目的(計算)のために使用される。従って、本発明は、「....の方法」に属する。一般に、本発明は、「方法」の発明であり、従って、この部ではそれに対応する「処理条件と工程」そして「数字の流れ」について記載し、「ハイブリッド数字繰上げ方式」の数字を使用し「ハイブリッド数字繰上げ方式および繰上げラインの方法」によって計算を行なう。

図１は、本発明のハイブリッド数字繰上げ方式のコンピュータの全体論理回路図である。ハイブリッド数字繰上げ方式および繰上げラインのデジタルエンジニアリング方法を使用するコンピュータは、入力ロジック１０１、ＣＰＵ中央処理装置１０２、外部記憶装置１０３、出力ロジック１０４、コンソール１０５、出力変換ロジック１０８および入力変換ロジック１０９を備える（それはハイブリッドＱ進および繰上げラインのコンピュータでは省略することができる）。ＣＰＵ１０２は、内部メモリ１０６およびハイブリッド数字計算制御ロジック１０７からなる。これらの構成部材の接続関係は公知である。

Ｋ個の普通Ｑ進数字が足し算と引き算に参加し、Ｋが２以上の整数で、Ｑが自然数であると仮定する。普通Ｑ進法の入力変換ロジック１０９は、これらの数字をハイブリッド数字繰上げ方式のＫまたは２Ｋ個の数字に符号化する。そしてハイブリッド数字繰上げ方式の数字は、シフトレジスタ入力ロジック１０１を介してＫ層または２Ｋ層演算装置２０２に入力される。Ｋ層または２Ｋ層演算装置２０２では、Ｋ層または２Ｋ層の計算を通じてハイブリッド数字繰上げ方式の数字の結果が得られる。そして、それらは、出力ロジック１０４を介して、出力変換ロジック１０８によってハイブリッド数字繰上げ方式の数字または普通Ｑ進数字または普通十進数字の形で出力される。コントローラ２０１は、計算コントローラ全体のロジックを調整し制御する。内部メモリ１０６と外部記憶装置１０３は、原プログラムを実行するために計算制御ロジック１０７とデータを交換する。全般的な動作は所定プログラムに従ってコンソール１０５によって操作され、クロックパルスの形で実現される。

図２はハイブリッド数字繰上げ方式および繰上げラインのコンピュータ（計算操作）の論理回路図であり、それは入力ロジック１０１、Ｋ層また２Ｋ層演算装置２０２、出力変換ロジック１０８およびコントローラ２０１を備える。そこでは、コントローラ２０１とＫ層または２Ｋ層演算装置２０２は、ハイブリッド数字計算制御ロジック１０７を形成する。普通Ｑ進数字は変換ロジック１０９によって符号化され、ハイブリッド数字繰上げ方式の数字に変換される。ハイブリッドの数字は入力ロジック１０１を介してＣＰＵ１０２へ入力される。符号化に１つのコードをすべて使用する場合、これらすべての１つで符号化された｛Ｑ｝数字の各位に正または負の記号を割り当てるだけでよい。そして、それらは変換ロジック１０９によって符号化され、すべて１つのコードのハイブリッド数字繰上げ方式の数字に変換される。入力ロジック１０１はオールワン符号・シフトレジスタである。ハイブリッド数字繰上げ方式の数字はＫ層または２Ｋ層演算装置２０２に送られ、そこでハイブリッド数字繰上げ方式の数字の結果がＫまたは２Ｋ層の計算によって得られ、その結果は、デコーダ出力変換ロジック１０８によるハイブリッド数字繰上げ方式または普通Ｑ進数字または普通十進数字の形で出力ロジック１０４によって出力される。コントローラ２０１は、計算コントローラ全体のロジックを調整し制御する。

図３は、Ｋ層または２Ｋ層演算装置のｉ番目の位の論理回路図で、ｉは序数である。ハ
イブリッド数字繰上げ方式の数字の計算は既に述べた解法の1つを使用することができるが、本発明のコンピュータでは例として解法２を使用する。（１）共通Ｑ進数数字は符号化、又は、ハイブリッド数字繰上げ方式の数字へ変換され、ハイブリッド数字繰上げ方式の数字は「オール・ワン符号」に符号化される、（２）「オール・ワン符号」計算(「対応物スクラッチング」、「スクラッチングＱ」、「蓄積」)、（３）「オール・ワン符号」をハイブリッド数字繰上げ方式の数字に復号化、又は、共通Ｑ進数数字に変換する。「Ｋ層または２Ｋ層演算装置」２０２は、３０４アキュムレータΣｉ、レジスタ・ネットワーク３１１、対応物スクラッチング・ネットワーク３１２およびＱスクラッチング・ネットワーク３１３からなり、ｉは序数である。計算機、特にコンピュータの演算装置で使用される場合、デジタルエンジニアリング方法は既に述べた第１、第２または第３プロセスを使用することができ、ここでは第３プロセスが使用される、ここで
ステップ１： Ｋ個の普通Ｑ進数字が足し算と引き算に参加し、Ｋは整数でＫ≧２であり、Ｑは自然数であると仮定すると、これらの数字がハイブリッド繰上げ方式のＫまたは２Ｋ個の数字に変換される；
ステップ２： 所謂「二次元計算」が使用される。即ち、Ｋまたは２Ｋ個の数字の各位において同時に計算が行われ、他方、各位においてその和が０であるｎ数字に対して「対応物スクラッチング」が行われる。ここで、ｎは整数であり、ｎ≧２である、
ステップ３： 所謂「二次元計算」が使用される。即ち、Ｋまたは２Ｋ個の数字の各位において同時に計算が行われ、他方、各位においてその和が０であるｎ数字に対して「対応物スクラッチング」が行われる。ここで、ｎは整数であり、ｎ≧２である、得られた「ハイブリッド数字繰上げ」を次の計算層の、空の位、又は任意のデータ行の隣接する高位に格納する、
ステップ４： 所謂「二次元計算」が使用される。即ち、Ｋまたは２Ｋ個の数字の各位において同時に計算が行われ、他方、各位のその他の数字が「蓄積」される、又は、それらは、次の計算層に移動される。前記蓄積は多重（２以上）数字蓄積である。２つの数字の共通「蓄積」が使用される場合、逐次シリアル蓄積が行われる。
ステップ５： 次の計算層で、前のステップ２、３および４で述べたような和を求める計算が、前記「位ごとの和」数字と「繰上がり」数字に対して行なわれ；計算層の計算の後に１つの数字だけが得られるまで、この処理が繰り返され；ハイブリッド数字繰上げ方式での計算によって最後に得られた和の数が、Ｋ個の普通Ｑ進数字の足し算と引き算の結果そのものである。

レジスタ・ネットワーク３１１は３０１レジスタ１ｉ、３０２レジスタ２ｉ、３０３レジスタＫｉまたは２Ｋｉで構成され、レジスタは互いに接続されている。Ｋまたは２Ｋレジスタはハイブリッド数字繰上げ方式の入力されたＫ個または２Ｋ個の数字を記憶する。３０４アキュムレータΣｉは３０３レジスタＫｉまたは２Ｋｉに対応して、蓄積の和を記憶する。各レジスタと３０４アキュムレータΣｉの各ビットは記号が割り当てられ、前記記号のビットは通常の２状態フリップフロップである。記号の位も、記号のビット用の特殊レジスタに格納することができる。計算時に、ハイブリッド数字繰上げ方式の数字を格納するレジスタまたはアキュムレータの各ビットは記号が割り当てられる。Ｋまたは２Ｋレジスタは、ハイブリッド数字繰上げ方式のＫ個または２Ｋ個の数字を記憶する。

計算指令の制御の下で、Ｋ層または２Ｋ層演算装置２０２はいわゆる「二次元計算」を使用する。つまり、計算は数字の各位について同時におこなわれ、各位の全数字も同時に計算される。そして、「部分和」の数字がレジスタ・ネットワーク３１１へ送られて、当初記憶された数字に取って代わる。また、繰上がりは、レジスタ・ネットワーク３１１中の次の上の位に送られ、当初の数字に取って代わる。次の計算層の指示が到着すると、繰上がりの数字が「位ごとの和」の数字に加えられる。計算層の計算後に１つの数字だけが得られるまで、このプロセスが繰り返される。最後に、得られた和が３０４アキュムレータΣｉを介して出力される。

本発明のコンピュータの演算装置では、計算用の通常のアキュムレータの使用に加えて、計算を速めるために「対応物スクラッチング」および「Ｑスクラッチング」のロジックを使用することができる。Ｋ個または２Ｋ個の数字中のｎ個の数字について和を求める計算が行なわれるとき、ある位でｎ個の計算数の「位ごとの和」が０だが、繰上がりｍ（それはｎ個の数字の和と同じ記号を持つ）が生成され、ｎが整数でｎ≧２であり、ｍが整数の場合。繰上がりは次の計算層に、あるいは現在の計算層の計算を受けていないデータ線の、次に上の位の空の位つまり０位に置かれる。そして、ｎ個の計算数のある位が、それらが後の計算に参加しないように、論理的なやり方で「０」に設定される。これは「スクラッチングＱ」と呼ばれる。「スクラッチングＱ」で、ｍ＝０のとき、それは「対応物スクラッチング」と呼ばれる。あるいは「対応物スクラッチング」と「スクラッチングＱ」は採用されなくてもよい。「対応物スクラッチング」と「スクラッチングＱ」の論理行は技術的に十分発達しており、「対応物スクラッチング」と「スクラッチングＱ」は、ｎ＝２、Ｑ、ｍ＝０、±１の「スクラッチングＱ」を使用し、コンピュータの要素は２値要素である。

「対応物スクラッチング」と「Ｑスクラッチング」は対応物スクラッチング・ネットワーク３１２およびＱスクラッチング・ネットワーク３１３を使用することができる。対応物スクラッチング・ネットワーク３１２は対応物スクラッチング・ロジック３０５によって検査されるか、あるいは、それは、Ｋ（Ｋ−１）／２またはＫ（Ｋ−１）対応物スクラッチング・ロジック３０５、対応物スクラッチング・ロジック３０６、…、対応物スクラッチング・ロジック３０７をレジスタ・ネットワーク３１１中の各レジスタに接続することにより形成される。対応物スクラッチング・ロジックとＱスクラッチング・ネットワーク・ロジックは、回路の必要性によって類別しグループ化することができる。

「対応物スクラッチング」と「Ｑスクラッチング」が採用されない場合、コントローラまたはプログラムは、各数字の各位の「対応物スクラッチング」と「スクラッチングＱ」の計算を行なう指示を送り、「スクラッチングＱ」によって生じた繰上がりは、Ｋ層または２Ｋ層演算装置２０２の任意のレジスタの次に上の位の空つまり０位の設定「１」端へ送られ、そして蓄積が行なわれる。蓄積は「多重数アキュムレータ」を使用し、それは少なくとも２である。普通の２つの数字の「アキュムレータ」が採用される場合、蓄積は順次に連続的に行なわれる。符号化にオールワン符号が使用される場合、Ｋ層または２Ｋ層演算装置２０２内の３０４アキュムレータΣｉは、結果となる合計数を特に格納するオールワン符号・シフトレジスタ、したがって「合計数レジスタ」として、省略することができる。このとき「二次元計算」が採用される場合、それは「三次元の計算」と呼ばれ、対応する演算装置は「三次元演算装置」と呼ばれる。

前記「Ｋ層または２Ｋ層演算装置」で、Ｋまたは２Ｋの値が大きい場合、類別されグループ化された増幅をそれに対して行なうことができる。

図４は対応物スクラッチング・ロジック（対応物スクラッチャー）の論理回路図である。対応物スクラッチング・ロジックの典型的な組合せは、３０１レジスタ１ｉ、３０２レジスタ２ｉ、等価ロジック４０３、別ロジック４０４およびＡＮＤゲート４０５からなる。３０１レジスタ１ｉと３０２レジスタ２ｉの前で、記号ビットが付加され、それは通常の２状態フリップフロップである。符号化にオールワン符号を使用し、２値デバイスを使用する場合、対応物スクラッチングはｎ＝２およびｍ＝０を使用する。３０１レジスタ１ｉについては、オールワン符号化は４０１ビット１ｉ１、１ｉ２、…を含み、３０２レジスタ２ｉについては、オールワン符号化は４０２ビット２ｉ１、２ｉ２…を含む。３０３レジスタＫｉまたは２Ｋｉについては、オールワン符号化はＫｉ１、Ｋｉ２、…または２Ｋｉ１、２Ｋｉ２、…を含む。１ｉ１、１ｉ２、…および２ｉ１、２ｉ２、…からＫｉ１、Ｋｉ２、…または２Ｋｉ１、２Ｋｉ２、…までのオールワン符号化全体において、任意の２つが組合せを形成するよう選ばれる。例えば、典型的な組合せは以下のように得られる。３０１レジスタ１ｉの４０１番目のビット１ｉ１では、その「１」端が等価ロジック４０３の入力に接続し、１ｉ１記号の「１」端は別ロジック４０４の入力に接続される。３０２レジスタ２ｉの４０２番目のビット２ｉ１は、その「１」が等価ロジック４０３の入力に接続し、２ｉ１記号の「１」端は別ロジック４０４の入力に接続される。等価ロジック４０３の出力はＡＮＤゲート４０５の入力に接続される。別ロジック４０４の出力はＡＮＤゲート４０５の入力に接続される。ＡＮＤゲート４０５の出力は、３０１レジスタ１ｉの４０１番目ビットの１ｉ１と３０２レジスタ２ｉの４０２番目ビットの２ｉ１の設定「０」端に接続される。

図５はスクラッチングＱロジック（Ｑスクラッチャー）の論理回路図である。その典型的な組合せは、３０１レジスタ１ｉ、３０２レジスタ２ｉ、Ｑ値決定ロジック５０１、等価ロジック５０２およびＡＮＤゲート５０３からなる。３０１レジスタ１ｉと３０２レジスタ２ｉの前で、記号ビットが付加され、それは通常の２状態フリップフロップである。符号化にオールワン符号を使用し、２値デバイスを使用する場合、スクラッチングＱはｎ＝Ｑおよびｍ＝±１を使用する。３０１レジスタ１ｉについては、オールワン符号化は４０１ビット１ｉ１、１ｉ２、…を含み、３０２レジスタ２ｉについては、オールワン符号化は４０２ビット２ｉ１、２ｉ２…を含む。３０３レジスタＫｉまたは２Ｋｉについては、オールワン符号化はＫｉ１、Ｋｉ２、…または２Ｋｉ１、２Ｋｉ２、…を含む。１ｉ１、１ｉ２、…および２ｉ１、２ｉ２、…からＫｉ１、Ｋｉ２、…または２Ｋｉ１、２Ｋｉ２、…までのオールワン符号化全体において、任意のＱが組合せを形成するよう選ばれる。例えば、典型的な組合せは以下のように得られる。４０１番目のビット１ｉ１の「１」端がＱ値決定ロジック５０１の入力に接続し、１ｉ１記号の「１」端は均等ロジック５０２の入力に接続される。４０２番目のビット２ｉ１の「１」端がＱ値決定ロジック５０１の入力に接続され、２ｉ記号の「１」端は均等ロジック５０２の入力に接続される。全部でＱ個のそのような接続がある。Ｑ値決定ロジック５０１は全部でＱ個の入力を受け、Ｑ値決定ロジック５０１の出力はＡＮＤゲート５０３の入力に接続される。均等ロジック５０２は全部でＱ個の入力を受け、均等ロジック５０２の出力はＡＮＤゲート５０３の入力に接続される。ＡＮＤゲート５０３からの繰上がり（同記号）出力は、Ｋ層または２Ｋ層演算装置２０２の任意の繰上がりラインレジスタの、次の上の位の「１」端へ送られる、前記上の位の記号が１ｉ記号と同じに設定される。一方、ＡＮＤゲート５０３は、３０１レジスタ１ｉの４０１番目ビットの１ｉ１、３０２レジスタ２ｉの４０２番目ビットの２ｉ１、および組合せにおけるＱ設定「０」に接続される繰上がりを出力する。

ハイブリッド数字繰上げ方式と繰上げラインを使用するコンピュータで、計算対象の数字はハイブリッド数字繰上げ方式の数字で、Ｑは自然数である。前記数字は、オールワン符号またはハイブリッド数字繰上げ方式の数字によって符号化されか、あるいは符号化されない場合がある。それがオールワン符号で符号化される場合、それぞれのハイブリッド数字繰上げ方式の数Ｓの各位は、最下位から上へ配置された｜ｓ｜の数と、１によって対応され、残りの上の位は０で、位の合計数はＱまたは（Ｑ−１）またはＱ／２または（Ｑ＋１）／２である。そして、Ｓの数字記号、つまり前記位の数字が正か負かを示す記号、は対応するオールワン符号で各位の数字記号として使用される。ハイブリッド数字繰上げ方式の数字を符号化するためにオールワン符号が使用される場合、ｎ個の数字の加算は、ｎ個の数字の１または１^-の非反復配置にすぎず、オールワン符号の符号化と復号は、固定符号長または可変符号長のいずれかを使用することができる。本発明のコンピュータは固定符号長を使用する。

本発明のコンピュータで使用される要素はＰ値要素であり、Ｐは数字要素集合の基数であり、Ｐは整数でＰ＞１である。あるいは、２値要素または３値要素が使用される。オールワン符号で符号化する場合、ハイブリッド数字の計算とその操作は［数４３］に示す３ステートで実行される。

（以下、適宜｛1^-，０，１｝と示す。）

したがって、本発明のコンピュータの要素は３値要素を使用するものとする。２値要素が使用される場合、1^-と１の正および負符号は｛二｝数字の１ビットで示され、その重みは０である。つまり、３ステート｛1^-，０，１｝は｛二｝数字の２ビットによって符号化される。この時、Ｋ層または２Ｋ層演算装置２０２の３０４アキュムレータΣｉは、オールワン符号共通シフトレジスタとして省略することができる。

ハイブリッド数字の計算時に、演算装置の入力は｛Ｑ｝数字をハイブリッド数字に変換する必要がある。他方では、一般的な中間プロセスで、演算装置の出力はハイブリッド数字を｛Ｑ｝数字に変換する必要はない。最終結果を出力する必要がある場合に限り、ハイブリッド数字は｛Ｑ｝数字に変換される（要するに、純粋なハイブリッド数字だけが｛Ｑ｝数字に変換される）。この時、ハイブリッド数字を｛Ｑ｝数字に変換するデコーダだけを、本発明のコンピュータにおける数字「計算」の出力インタフェースに加える必要がある。理論上、本発明のコンピュータの外部記憶装置と入出力装置は、既存の｛Ｑ｝コンピュータ（プログラムを含む）と完全に同じである。

本発明のコンピュータシステムでは「多層演算装置」が採用される。例えば「８層演算装置」が採用される。いわゆる「８層演算装置」は、足し算と引き算を一度に終了するために、８つのレジスタに８つの数字を入れている。多層数字がＫまたは２Ｋと仮定し、Ｋまたは２Ｋ＝２ｔ（ｔは自然数である）であることが望ましい。したがって、Ｋ＝２、４、８、…で、Ｋまたは２Ｋ＝８、１６、２５６、１０２４、４０９６等がより実際的である。そして、掛け算は実質的に連続した足し算で、割り算は実質的に連続した引き算である。したがって、掛け算と割り算では、本発明のコンピュータは、処理において多層の掛け算および割り算を使用することもできる。
特に、符号化にオールワン符号を使用する場合、ハイブリッド数字のコンピュータは、ハイブリッド数字の計算結果を得るために、「対応物スクラッチング」を先ず行ない、その後「スクラッチングＱ」を行なうだけでよい。最終結果を出力する必要がある場合だけ、ハイブリッド数字は｛Ｑ｝数字または｛十｝数字に変換されて出力される。

要約：
本発明のコンピュータはハイブリッド数字コンピュータで、《ハイブリッド繰上げ法ＨＪＦ》のコンピュータである。

ハイブリッド数字繰上げ方式と繰上げラインのコンピュータは、現在そして将来の他の法則に基づく「スーパーコンピュータ」、「量子コンピュータ」などを含む種々のコンピュータの計算速度を非常に高める。８層演算装置を例に取ると、演算速度を５倍高めると大ざっぱに推定される。言いかえれば、以前の速度の２０００００回／ｓを１００００００回／ｓに増加させ、以前の速度の２０億回／ｓを約１００億回／ｓに増加される。

ハイブリッド数字繰上げ方式を用いたコンピュータの全体論理回路図 ハイブリッド数字繰上げ方式および繰上げラインを用いたコンピュータ（演算操作）の論理回路図 Ｋまたは２Ｋ層演算装置のｉ番目の位の論理回路図 対応物スクラッチング・ロジック（対応物スクラッチャー）の論理回路図 スクラッチングＱロジック（Ｑ−スクラッチャー）の論理回路図

Claims (4)

1. ハイブリッド数字繰上げ方式と繰上げラインのデジタルエンジニアリング方法のコンピュータであって、ハイブリッド数字繰上げ方式と繰上げラインのデジタルエンジニアリング方法のコンピュータが、
   入力ロジック（１０１）、ＣＰＵ中央処理装置（１０２）、外部記憶装置（１０３）、出力ロジック（１０４）、コンソール（１０５）、出力変換ロジック（１０８）および入力変換ロジック（１０９）を備え（それはハイブリッドＱ進および繰上げラインのコンピュータでは省略することができる）；
   前記ＣＰＵ（１０２）が内部メモリ（１０６）およびハイブリッド数字計算制御ロジック（１０７）からなり、
   Ｋ個の普通Ｑ進数字が足し算と引き算に参加し、Ｋが２以上の整数で、Ｑが自然数であると仮定すると、
   普通Ｑ進法の入力変換ロジック（１０９）が前記Ｋ個の普通Ｑ進数字をハイブリッド数字繰上げ方式のＫまたは２Ｋ個の数字に符号化し、そして
   前記ハイブリッド数字繰上げ方式の数字が、シフトレジスタ入力ロジック（１０１）を介してＫ層または２Ｋ層演算装置（２０２）に入力され、
   Ｋ層または２Ｋ層演算装置（２０２）では、Ｋ層または２Ｋ層の計算を通じてハイブリッド数字繰上げ方式の数字の結果が得られ、
   前記ハイブリッド数字繰上げ方式の数字の結果が出力ロジック（１０４）を介して、出力変換ロジック（１０８）によって前記ハイブリッド数字繰上げ方式の数字または普通Ｑ進数字または普通十進数字の形で出力され、
   コントローラ（２０１）が計算コントローラ全体のロジックを調整し制御することを特徴とするコンピュータ。
2. 請求項１に記載のハイブリッド数字繰上げ方式と繰上げラインのデジタルエンジニアリング方法のコンピュータであって、
   ハイブリッド数字繰上げ方式と繰上げラインのデジタルエンジニアリング方法のコンピュータは、計算のために「ハイブリッド数字繰上げ方式と繰上げラインの方法」を用いるとともに、Ｑを自然数として、ハイブリッド数字繰上げ方式が前記解法の１つを使用可能で、本発明のコンピュータが解法２を使用し；
   さらに、Ｋ層または２Ｋ層演算装置（２０２）が（３０４）アキュムレータΣｉ、レジスタ・ネットワーク（３１１）、対応物スクラッチング・ネットワーク（３１２）およびＱスクラッチング・ネットワーク（３１３）からなり、ｉが序数であり；
   計算機、特にコンピュータの演算装置で使用される場合、前記デジタルエンジニアリング方法は既に述べた第１、第２または第３プロセスを使用することができ、ここでは第３プロセスが使用され；
   Ｋ層または２Ｋ層演算装置（２０２）では「二次元計算」が使用され、つまり、計算が数字の各位について同時に行われ、「対応物スクラッチング」、「スクラッチングＱ」および「蓄積」が各位の全数字について同時に計算され；
   次の計算層の指示が到着すると、繰上がりの数字と「位ごとの和」の数字に加えられ；
   計算層の計算後に１つの数字だけが得られるまで、このプロセスが繰り返され；
   最後に、得られた和がアキュムレータΣｉ（３０４）によって出力され；
   符号化にオールワン符号を使用する場合、前記「二次元計算」は「三次元計算」であり；
   「対応物スクラッチング」と「Ｑスクラッチング」が採用された場合、コントローラまたはプログラムから、数字の各位の計算を同時に行なう指示が送られ、各位の数字に対して「対応物スクラッチング」と「スクラッチングＱ」も同時に行われ、ｎ個の数字のある位が今後の計算に参加しないように、「０」に設定され、次に「蓄積」が行われ、蓄積が「多重数アキュムレータ」を使用し、それは少なくとも２であり；
   普通の２つの数字の「アキュムレータ」が採用される場合、蓄積は順次に連続的に行なわれ；
   アキュムレータΣｉ（３０４）がＫｉまたは２Ｋｉレジスタ（３０３）に対応するアキュムレータであり、その各ビットが記号ビットを持ち；
   符号化にオールワン符号が使用される場合、Ｋ層または２Ｋ層演算装置（２０２）内のアキュムレータΣｉ（３０４）を、オールワン符号・シフトレジスタとして省略することができる；
   ことを特徴とするコンピュータ。
3. 請求項１または２に記載のハイブリッド数字繰上げ方式と繰上げラインのデジタルエンジニアリング方法のコンピュータであって、ハイブリッド数字繰上げ方式と繰上げラインのデジタルエンジニアリング方法のコンピュータにおいて、
   前記レジスタ・ネットワーク（３１１）が、（３０１）レジスタ１ｉ、（３０２）レジスタ２ｉ、（３０３）レジスタＫｉまたは２Ｋｉ等で構成され：
   レジスタが２つずつ接続しており；
   Ｋまたは２Ｋレジスタがハイブリッド数字繰上げ方式の入力されたＫ個または２Ｋ個の数字を記憶し；
   （３０４）アキュムレータΣｉが（３０３）レジスタＫｉまたは２Ｋｉに対応して、蓄積の和を記憶し；
   各レジスタと（３０４）アキュムレータΣｉの各ビットに記号が割り当てられ、それは通常の２状態フリップフロップであり、前記記号の位も、特別な記号ビットレジスタに格納することができ、計算時に、ハイブリッド数字繰上げ方式の数字を格納するレジスタまたはアキュムレータの各ビットに記号が割り当てられ；
   Ｋまたは２Ｋレジスタがハイブリッド数字繰上げ方式のＫ個または２Ｋ個の数字を記憶し；
   対応物スクラッチング・ネットワーク（３１２）が対応物スクラッチング・ロジック（３０５）によって検査され；
   あるいは、それが、Ｋ（Ｋ−１）／２またはＫ（Ｋ−１）対応物スクラッチング・ロジック（３０５、３０６、…、３０７）をレジスタ・ネットワーク（３１１）中の各レジスタに接続することにより形成され；
   Ｑスクラッチング・ネットワーク（３１３）がＱスクラッチング・ロジック（３０８）によって検査され；
   あるいは、Ｋ（Ｋ−１）／２またはＫ（Ｋ−１）Ｑスクラッチング・ロジック（３０８、３０９、…、３１０）をレジスタ・ネットワーク（３１１）中の各レジスタに接続することにより形成される；
   ことを特徴とするコンピュータ。
4. 請求項１〜３のいずれか一項に記載のハイブリッド数字繰上げ方式と繰上げラインのデジタルエンジニアリング方法のコンピュータであって、ハイブリッド数字繰上げ方式と繰上げラインのデジタルエンジニアリング方法のコンピュータにおいて、
   対応物スクラッチング・ロジックの典型的な組合せが、（３０１）レジスタ１ｉ、（３０２）レジスタ２ｉ、等価ロジック（４０３）、別ロジック（４０４）およびＡＮＤゲート（４０５）からなり；
   （３０１）レジスタ１ｉと（３０２）レジスタ２ｉの前で、記号ビットが付加され、この記号ビットは通常の２状態フリップフロップであり；
   符号化にオールワン符号を使用し、２値デバイスを使用する場合、対応物スクラッチングがｎ＝２およびｍ＝０を使用し；
   （３０１）レジスタ１ｉについては、オールワン符号化が４０１ビット１ｉ１、１ｉ２、…を含み；
   （３０２）レジスタ２ｉについては、オールワン符号化が４０２ビット２ｉ１、２ｉ２…を含み；
   （３０３）レジスタＫｉまたは２Ｋｉについては、オールワン符号化がＫｉ１、Ｋｉ２、…または２Ｋｉ１、２Ｋｉ２、…を含み；
   １ｉ１、１ｉ２、…および２ｉ１、２ｉ２、…からＫｉ１、Ｋｉ２、…または２Ｋｉ１、２Ｋｉ２、…までのオールワン符号化全体において、任意の２つが組合せを形成するよう選ばれ；
   例えば、典型的な組合せは以下のように得られる：
   （３０１）レジスタ１ｉの４０１番目のビット１ｉ１では、その「１」端が等価ロジック（４０３）の入力に接続し、１ｉ１記号の「１」端が別ロジック（４０４）の入力に接続し；
   （３０２）レジスタ２ｉの４０２番目のビット２ｉ１は、その「１」が等価ロジック（４０３）の入力に接続し、２ｉ１記号の「１」端は別ロジック（４０４）の入力に接続し；
   等価ロジック（４０３）の出力がＡＮＤゲート（４０５）の入力に接続し；
   別ロジック（４０４）の出力がＡＮＤゲート（４０５）の入力に接続し；
   ＡＮＤゲート（４０５）の出力が（３０１）レジスタ１ｉの４０１番目のビット１ｉ１と（３０２）レジスタ２ｉの４０２番目ビット２ｉ１の設定「０」端に接続するものであり；
   スクラッチングＱロジックの典型的な組合せが、（３０１）レジスタ１ｉ、（３０２）レジスタ２ｉ、Ｑ値決定ロジック（５０１）、等価ロジック（５０２）およびＡＮＤゲート（５０３）からなり；
   （３０１）レジスタ１ｉと（３０２）レジスタ２ｉの前で、記号ビットが付加され、この記号ビットは通常の２状態フリップフロップであり；
   符号化にオールワン符号を使用し、２値デバイスを使用する場合、スクラッチングＱがｎ＝Ｑおよびｍ＝±１を使用し；
   （３０１）レジスタ１ｉについては、オールワン符号化が（４０１）ビット１ｉ１、１ｉ２、…を含み；
   （３０２）レジスタ２ｉについては、オールワン符号化が（４０２）ビット２ｉ１、２ｉ２…を含み；
   （３０３）レジスタＫｉまたは２Ｋｉについては、オールワン符号化がＫｉ１、Ｋｉ２、…または２Ｋｉ１、２Ｋｉ２、…を含み；
   １ｉ１、１ｉ２、…および２ｉ１、２ｉ２、…からＫｉ１、Ｋｉ２、…または２Ｋｉ１、２Ｋｉ２、…までのオールワン符号化全体において、任意のＱが組合せを形成するよう選ばれ；
   例えば、典型的な組合せは以下のように得られる：
   ４０１番目のビット１ｉ１の「１」端がＱ値決定ロジック（５０１）の入力に接続し、１ｉ１記号の「１」端が等価ロジック（５０２）の入力に接続し；
   ４０２番目のビット２ｉ１の「１」端がＱ値決定ロジック（５０１）の入力に接続し、２ｉ記号の「１」端が等価ロジック（５０２）の入力に接続し；全部でＱ個のそのような接続があり；
   Ｑ値決定ロジック（５０１）が全部でＱ個の入力を受け；
   Ｑ値決定ロジック（５０１）の出力がＡＮＤゲート（５０３）の入力に接続し；
   等価ロジック（５０２）が全部でＱ個の入力を受け、等価ロジック（５０２）の出力がＡＮＤゲート（５０３）の入力に接続し；
   ＡＮＤゲート（５０３）からの繰上がり（同記号）出力が、Ｋ層または２Ｋ層演算装置（２０２）の任意の繰上がりラインレジスタの、次の上の位の「１」端へ送られ；
   前記上の位の数字記号が１ｉ記号と同じに設定され；
   一方、ＡＮＤゲート（５０３）が、（３０１）レジスタ１ｉの４０１番目ビットの１ｉ１、（３０２）レジスタ２ｉの４０２番目ビットの２ｉ１、および組合せにおけるＱ設定「０」に接続される繰上がりを出力する；
   ことを特徴とするコンピュータ。

Images