JPH04363720A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各桁が”０”，”１”
より成る通常２進数を入力数として演算を行ない、通常
２進数を演算結果として出力する演算装置、並びに２つ
の入力数の「大」、「等しい」、「小」等の大きさの関
係を出力する演算装置に関し、特に、高速に演算を行な
う演算装置に関する。

【０００２】

【従来の技術】１つの桁として｛０，１｝を要素とする
通常２進数を用いた加算において、高速化で問題となる
のは桁上げ信号の伝搬である。

【０００３】この桁上げ信号の伝搬を図６に示す通常２
進数の加算器を用いて説明する。第ｉ桁では、２つの加
数［Ａ（ｉ），Ｂ（ｉ）］と１つ下位の桁からの桁上げ
信号Ｃ（ｉ−１）を入力として、和信号Ｓｕｍ（ｉ）と
桁上げ信号Ｃ（ｉ）を生成する。加数が［０，０］の場
合、Ｅ−ＯＲ回路６０とインバータ回路６４によりクロ
ックド・インバータ回路６３の出力をオープンにし、Ｏ
Ｒ回路６２がＰチャネル・トランジスタ６５をオンにし
てインバータ回路６７の入力を”１”にして、桁上げ信
号Ｃ（ｉ）を”０”にする。また加数が［１，１］の場
合、Ｅ−ＯＲ回路６０とインバータ回路６４によりクロ
ックド・インバータ回路６３の出力をオープンにし、Ａ
ＮＤ回路６１がＮチャネル・トランジスタ６６をオンに
してインバータ回路６７の入力を”０”にして、桁上げ
信号Ｃ（ｉ）を”１”にする。このように加数が［０，
０］若しくは［１，１］の場合、下位桁からの桁上げ信
号Ｃ（ｉ−１）とは無関係に桁上げ信号Ｃ（ｉ）を生成
できる。

【０００４】しかし、加数が［０，１］若しくは［１，
０］の場合、Ｅ−ＯＲ回路６０とインバータ回路６４に
よりクロックド・インバータ回路６３の出力をオープン
にして、インバータ回路６７の入力を下位桁からの桁上
げ信号Ｃ（ｉ−１）の反転とし、桁上げ信号Ｃ（ｉ）に
下位桁からの桁上げ信号Ｃ（ｉ−１）をそのまま伝搬す
る。このように加数が［０，１］若しくは［１，０］の
場合、下位桁からの桁上げ信号Ｃ（ｉ−１）が決定しな
いと桁上げ信号Ｃ（ｉ）を生成できない。また和信号Ｓ
ｕｍ（ｉ）は加数にかかわらずＥ−ＯＲ回路６０の出力
と下位からの桁上げ信号Ｃ（ｉ−１）のＥ−ＯＲ回路６
８による排他的論理和により生成されるので、下位桁か
らの桁上げ信号Ｃ（ｉ−１）が決定しないと生成できな
い。従って、演算が最も遅くなるのは、最下位桁から最
上位桁まで桁上げ信号の伝搬が生じる時、即ち、加数が
［０，１］，［１，０］の場合である。

【０００５】また他方で、演算器の高速化の方式として
、各桁を｛＋１，０，−１｝の要素などで表す冗長２進
表現を用いたものがある。図７及び図８に冗長２進数を
用いた加算原理を示す。冗長２進表現を用いた加算器は
以下の２段階の操作によって、桁上げ信号の伝搬が高々
１桁しか生じない加算を行なうことができる。

【０００６】（１）図７に示すように、当該行の加数が
［＋１，＋１］，［０，０］及び［−１，−１］の場合
は一意に中間桁上げ及び中間和を決定できるが、加数が
［０，＋１］，［＋１，０］，［０，−１］及び［−１
，０］の場合は、下位桁から”−１”の桁上げが生じる
可能性があるかないかによって、中間桁上げ及び中間和
を決定する。例えば加数が［＋１，０］，［０，＋１］
の時、下位の２つの加数中に”−１”が１つもない場合
、下位からの中間桁上げ信号は”０”か”＋１”であり
”−１”はありえないので、中間和は”−１”中間桁上
げは”＋１”と設定し、逆に下位の２つの加数中に”−
１”が１つでもある場合は、下位桁からの中間桁上げ信
号は”０”か”−１”であり”＋１”はありえないので
、中間和は”＋１”、中間桁上げは”０”と設定して、
必ず下位桁からの桁上げを吸収できるようにしている。

【０００７】（２）図８に示すように下位桁で生じた中
間桁上げと当該桁の中間和とを加え、最終和を求める。 この時、（１）で述べたように当該桁で下位桁からの桁
上げを吸収でき、更に上位へ桁上げ信号の伝搬は生じな
い。

【０００８】以上の２段階の操作は各桁毎に並列に実行
でき、演算時に桁上げ信号が高々１桁しか伝搬しないの
で、演算数の桁数によらず演算を一定時間で行なえる。 しかし、演算後の結果は冗長２進数であり一般的な２進
数に変換する必要がある。その方法の１つとして、”＋
１”の桁を集めたものと”−１”の桁を集めたものに分
割して通常の加減算器に入力し、それらの絶対値の減算
を行なうという方法がある。例えば、冗長２進数（ｒｂ
ｃ）［（　＋１）（−１）（−１）（＋１）　］ｒｂｃ
　（＝＋３）の通常２進数（ｂｃ）への変換は”＋１”
を集めた［１００１］ｂｃから”−１”を集めた［０１
１０］ｂｃを引いて、 　　［１００１］ｂｃ−［０１１０］ｂｃ＝［００１１
］ｂｃ（＝＋３）のように行なう。このように冗長２進
表現を用いた加算器は最終的に通常の２進数を用いた加
減算器のような変換器を用いなければならないので、全
体として高速化の効果が失われていた。

【０００９】また従来、コンピュータの１命令である大
小比較命令では、算術論理演算器を減算器として動作さ
せ、その演算結果の大きさや符号により２つの入力数の
「大」、「小」「等しい」という大きさの関係を求めて
いた。

【００１０】昨今のコンピュータの高速化に伴い、上記
のような大小関係を高速に演算する必要性が高まり、そ
の専用回路として大小比較器を特別に用意するようにな
った。この従来の大小比較器を図１６に示す４ビット大
小比較器の論理回路を用いて説明する。

【００１１】本従来例の４ビット大小比較器は、２ビッ
ト単位で「Ａ＜Ｂ」、「Ａ＞Ｂ」を表現する信号を生成
する２ビット大小比較器を２進木状に接続した構成にな
っている。

【００１２】入力４ビットの下位側２ビットに注目する
と、入力２ビットの上位の桁において、２つの入力数Ａ
，Ｂの大小関係が「Ａ＜Ｂ」であった場合、インバータ
回路と２入力ＮＡＮＤ回路で構成される抑止回路４１ａ
で１桁分の「Ａ＜Ｂ」の否定を表現する信号を生成し、
また「Ａ＞Ｂ」であった場合、同様の構成の抑止回路４
１ｂで１桁分の「Ａ＞Ｂ」の否定を表現する信号を生成
し、また「Ａ＝Ｂ」であった場合、２つのインバータ回
路と４入力複合ゲートＡＮＤ−ＮＯＲ回路で構成される
一致回路４１ｅで１桁分の「Ａ＝Ｂ」を表現する信号を
生成する。

【００１３】下位の桁では上位の桁が「Ａ＝Ｂ」であっ
た場合のみ、その桁の２つの入力数Ａ，Ｂの大小関係で
ある「Ａ＞Ｂ」及び「Ａ＜Ｂ」の否定を表現する信号を
生成するように、抑止回路４０ａ及び４０ｂに３入力Ｎ
ＡＮＤ回路が用いられている。

【００１４】上位の桁と下位の桁の「Ａ＞Ｂ」の否定を
表現する信号の論理積の否定をＮＡＮＤ回路４１でもと
めることにより、入力２ビットの「Ａ＞Ｂ」を表現する
信号４１０を生成し、上位の桁と下位の桁の「Ａ＜Ｂ」
を表現する信号の論理積の否定をＮＡＮＤ回路４０でも
とめることにより入力２ビットの「Ａ＜Ｂ」を表現する
信号４００を生成する。

【００１５】更に、同様の構成による２段目において、
上位側の入力２ビットが生成した「Ａ＞Ｂ」を表現する
信号４３０を上位側のＡ入力に、「Ａ＜Ｂ」を表現する
信号４２０を上位側のＢ入力に、下位側の入力２ビット
が生成した「Ａ＞Ｂ」を表現する信号４１０を下位側の
Ａ入力に、「Ａ＜Ｂ」を表現する信号４００を下位側の
Ｂ入力にそれぞれ入力することにより、入力４ビットの
大小関係である「Ａ＞Ｂ」及び「Ａ＜Ｂ」を表現する信
号を生成することができる。また、「Ａ＝Ｂ」を表現す
る信号は、一致回路４４ｅ及び４５ｅの出力の論理積を
ＮＡＮＤ回路とインバータ回路で構成される論理積回路
４６で求めることにより生成する。

【００１６】また、２ビット大小比較器を２進木状に並
べることにより、任意の入力桁数の大小比較器を構成す
ることができる。このように、従来方式の大小比較器の
ゲート段数は、入力桁数をＷとすると、２ビット大小比
較器のゲート段数が４段であるので、４ｌｏｇ２　Ｗ段
となり、入力桁数の増加に対する演算速度の低下が大き
い。

【００１７】

【発明が解決しようとする課題】以上の様に、従来の通
常２進数を用いる加算器では最下位桁から最上位桁まで
桁上げ信号の伝搬が生じる場合があり、高速化において
問題となる。

【００１８】また、冗長２進表現を用いて桁上げ信号の
伝搬を殆ど生じさせない演算方式もあるが、演算の最後
に通常の加減算器に入力し一般的な２進数に変換する必
要があるため、高速化の効果がなくなるという欠点があ
った。

【００１９】更に、従来の大小比較器では、入力桁数が
大きい場合にゲート段数が多くなり、演算速度が著しく
低下するという問題があった。

【００２０】本発明は、上記問題点を解決するもので、
その目的は、通常２進数の演算を高速に行なえ、また大
小比較演算を高速に行なえる演算装置を提供することで
ある。

【００２１】

【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、各桁が”０”，”１”より
なる通常２進数を入力として演算を行ない通常２進数を
結果として出力する演算装置において、図１に示す如く
、前記通常２進数を入力として演算を行ない通常２進数
を演算結果とする第１の演算回路１０と、前記通常２進
数を入力として演算を行ない”１”，”０”，”−１”
を取り得る冗長２進表現数を演算結果とする第２の演算
回路１１と、前記通常２進数を入力として演算を行ない
”２”，”１”，”０”を取り得る冗長２進表現数を演
算結果とする第３の演算回路１２と、前記第２の演算回
路１１の演算結果の各桁の中の”−１”を検出する第１
の解判定回路１３と、前記第３の演算回路１２の演算結
果の各桁の中の”２”を検出する第２の解判定回路１４
と、前記第１の解判定回路１３の判定出力と前記第２の
解判定回路１４の判定出力に従い前記第１の演算回路１
０の演算結果と前記第２の演算回路１１の演算結果と前
記第３の演算回路１３の演算結果の内何れかを選択する
解選択回路１５とを具備することである。

【００２２】また、本発明の第２の特徴は、図１１に示
す如く、２つの入力数の「大」、「等しい」、「小」等
の大きさの関係を出力する演算装置において、２つの入
力数の減算を行ない”＋１”，”±０”，”−１”を取
り得る冗長２進数を演算結果とする冗長２進減算器１６
と、前記冗長２進減算器１６の演算結果で最も上位に位
置する”＋１”または”−１”を表現する冗長２進数を
選択して出力するか、或いは”＋１”または”−１”を
表現する桁がない場合には”±０”を表現する冗長２進
数を出力する位置符号判定回路１７と、前記位置符号判
定回路１７の出力である冗長２進数を「大」、「等しい
」、「小」等の大きさの関係に変換する冗長２進数／大
小変換器１８とを具備することである。

【００２３】

【作用】本発明の第１の特徴の演算装置の作用を、演算
装置の演算が加算である場合を例として説明する。

【００２４】本発明の演算装置では、通常２進数を用い
た通常２進加算器（第１の演算回路）１０と、通常２進
数を入力とし｛＋１，０，−１｝を要素とする冗長２進
数を出力とする冗長２進加算器（第２の演算回路）１１
と、通常の２進数を入力とし｛２，１，０｝を要素とす
る冗長２進数を出力とする冗長２進加算器（第３の演算
回路）１２を並列に動作させ、解選択回路１５で３つの
解の内、都合の良いものを選択する構成となっている。

【００２５】通常２進数を用いた加算器は加数の多くが
［０，０］，［１，１］の場合、下位からの桁上げ信号
によらず桁上げ信号が生成できるため、高速に演算結果
を出力できるが、加数の多くが［０，１］，［１，０」
の場合、桁上げ伝搬が長くなり演算速度が低下する。

【００２６】一方、通常２進数を入力として冗長２進数
を演算結果とする加算器は、当該桁の加数が［０，１］
，［１，０］の場合、下位桁からの中間桁上げ信号とし
て”１”，”０”のみを仮定すればよく、当該桁の中間
和、中間桁上げの決定方法が冗長２進数を入力する場合
より楽になる。

【００２７】先ず、通常２進数を入力とし｛＋１，０，
−１｝を要素とする冗長２進数を演算結果とする加算器
では、図９に示すように当該桁の加数が［０，１］，［
１，０］の場合、下位桁からの中間桁上げ信号として”
１”を仮定し、中間和、中間桁上げの決定をする。 この設定により、加数が［０，１］，［１，０］の桁へ
の下位桁からの中間桁上げ信号の全てが”１”であった
場合、この加算器の出力には”−１”は現われず、｛＋
１，０｝のみを要素とするものになり、その出力がその
まま通常２進数として扱える。従って、元々演算自身が
高速な上、通常２進数への変換器がいらない分、高速に
演算結果を出力できる。

【００２８】また、通常２進数を入力とし｛２，１，０
｝を要素とする冗長２進数を演算結果とする加算器では
、図１０に示すように当該桁の加数が［０，１］，［１
，０］の場合、下位桁からの中間桁上げ信号として”０
”を仮定し、中間和、中間桁上げの決定をする。 この設定により、加数が［０，１］，［１，０］の桁へ
の下位桁からの中間桁上げ信号の全てが”０”であった
場合、この加算器の出力には”２”は現われず、｛１，
０｝のみを要素とするものになり、その出力がそのまま
通常２進数として扱える。従って、元々演算自身が高速
な上、通常２進数への変換器がいらない分、高速に演算
結果を出力できる。

【００２９】つまり、本発明の演算装置は、通常２進数
を用いた加算器において桁上げ信号の伝搬が長くなる場
合、即ち、加数の多くが［０，１］，［１，０］の場合
、冗長２進数を用いる加算器が高速にそのまま通常２進
数として用いることのできる演算結果を出力するので、
冗長２進数を演算結果とする加算器の出力を検出／選択
し、また、冗長２進数を用いた加算器の演算出力がその
まま通常２進数として用いることができないとき、即ち
、加数の多くが［０，０］，［１，１］の場合には、通
常２進数を用いる加算器が高速に下位の桁上げ信号を待
たずに桁上げ信号を生成して演算結果を出力するので、
通常２進数を用いた加算器の出力を選択する。従って、
本発明の演算装置では、高速に演算を行なう演算装置を
実現できる。

【００３０】次に、本発明の第２の特徴の演算装置の作
用を説明する。

【００３１】本発明の演算装置では、先ず、冗長２進減
算器１６により２つの入力数の減算を行ない、その減算
結果として”＋１”，”±０”，”−１”を取り得る冗
長２進数を出力する。位置符号判定回路１７では、冗長
２進減算器１６の演算結果で最上位に位置する大きさ１
を持った桁の冗長２進数を選択して出力する。即ち”＋
１”または”−１”を表現する冗長２進数を選択して出
力するか、或いは”＋１”または”−１”を表現する桁
がない場合には”±０”を表現する冗長２進数を出力す
る。そして、冗長２進数／大小変換器１８により位置符
号判定回路１７の出力である冗長２進数を「大」、「等
しい」、「小」等の大きさの関係に変換する。

【００３２】つまり、従来の大小比較器においては、２
つの入力数の「大」、「小」、「等しい」という大小関
係そのものを伝搬するために回路構成が複雑になってし
まい、入力桁数が大きい場合にゲート段数が増加し、演
算速度の低下が大きくなったが、本発明の第２の特徴の
演算装置では、２つの入力数の大小関係を冗長２進数に
圧縮して伝搬する構成のため、回路構成が簡単になる。 また、高速に演算が行なえる冗長２進減算器と、その演
算結果である冗長２進数を高速に選択して圧縮し、最後
に簡単な回路で大小関係に変換する構成であるので、２
つの入力数の大小関係を高速に演算できる。

【００３３】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。

【００３４】図１に本発明の第１の実施例を示す。同図
は本発明の第１の実施例に係る演算装置の構成図を示し
たものである。同図において、演算装置は、通常２進数
を入力として加算を行ない通常２進数を演算結果とする
通常２進加算器１０と、通常２進数を入力として加算を
行ない”１”，”０”，”−１”を取り得る冗長２進数
を演算結果とする第１の冗長２進加算器１１と、通常２
進数を入力として加算を行ない”２”，”１”，”０”
を取り得る冗長２進数を演算結果とする第２の冗長２進
加算器１２と、第１の冗長２進加算器１１の演算結果の
各桁の中の”−１”を検出する第１の解判定回路１３と
、第２の冗長２進加算器１２の演算結果の各桁の中の”
２”を検出する第２の解判定回路１４と、第１の解判定
回路１３の判定出力と第２の解判定回路１４の判定出力
に従い通常２進加算器１０の演算結果と第１の冗長２進
加算器１１の演算結果と第２の冗長２進加算器１３の演
算結果の内何れかを選択する解選択回路１５とから構成
されている。この演算装置は２つの加数であるｎ桁の通
常２進数Ａ（ｎ−１，０），Ｂ（ｎ−１，０）と、外部
からの１桁の桁上げ信号Ｃｉｎとを入力として加算を行
ない、演算結果としてｎ桁の通常２進数Ｏ（ｎ−１，０
）と１桁の桁上げ信号Ｃｏｕｔを出力するものである。

【００３５】通常２進加算器１０は、ｎ桁の２つの加数
Ａ（ｎ−１，０），Ｂ（ｎ−１，０）と外部からの１桁
の桁上げ信号Ｃｉｎを入力として、ｎ桁の通常の２進数
の和信号Ｓｕｍ（ｎ−１，０）と１桁の桁上げ信号Ｃｏ
ｕｔ（０）を演算結果として出力する演算器である。

【００３６】第１の冗長２進加算器１１はｎ桁の２つの
加数Ａ（ｎ−１，０），Ｂ（ｎ−１，０）と外部からの
１桁の桁上げ信号Ｃｉｎを入力として、ｎ桁の符号ビッ
トＳ（ｎ，０）と大きさビットＭ（ｎ，０）の２ビット
で表される｛＋１，０，−１｝を要素とする冗長２進数
と１桁の通常２進数である桁上げ信号Ｃｏｕｔ（１）を
演算結果として出力する演算器である。図３はこの第１
の冗長２進加算器１１の第ｉ桁の回路構成の一例を示し
たものであり、｛＋１，０，−１｝を要素とする冗長２
進数を、符号ビットＳと大きさビットＭの２ビットを用
いてＳＭ：”＋１”＝０１，”０”＝００，”−１”＝
１１という表現で実現するものである。

【００３７】第２の冗長２進加算器１２はｎ桁の２つの
加数Ａ（ｎ−１，０），Ｂ（ｎ−１，０）と外部からの
１桁の桁上げ信号Ｃｉｎを入力として、ｎ桁の上位ビッ
トＨ（ｎ，０）と下位ビットＬ（ｎ，０）の２ビットで
表される｛２，１，０｝を要素とする冗長２進数と１桁
の通常２進数である桁上げ信号Ｃｏｕｔ（２）を演算結
果として出力する演算器である。図４はこの第２の冗長
２進加算器１２の第ｉ桁の回路構成の一例を示したもの
であり、｛２，１，０｝を要素とする冗長２進数を、上
位ビットＨと下位ビットＬの２ビットを用いてＨＬ：”
２”＝１１，”１”＝０１，”０”＝００という表現で
実現するものである。

【００３８】第１の解判定回路１３は、第１の冗長２進
加算器１１の演算結果の中の”−１”を検出して解選択
用の信号Ｓｅｌ（０）を生成するもので、ｎ桁の演算結
果の中に１つも”−１”がない場合は選択可能の信号を
、ｎ桁の演算結果の中に１つでも”−１”があると選択
不可能の信号を生成するという回路である。第１の冗長
２進加算器１１の出力がｎ桁の符号ビットＳ（ｎ，０）
のみによって符号が決められていて、負（−１）である
ことを”１”、正（＋１，０）であることを”０”と設
定しているとすると、第１の解判定回路１３は、例えば
図４の８入力ＮＯＲ回路５０等で構成することができ、
解が採用できるとき解選択信号Ｓｅｌ（０）は”１”に
、採用できないときは”０”になる。

【００３９】第２の解判定回路１４は、第２の冗長２進
加算器１２の演算結果の中の”２”を検出して解選択用
の信号Ｓｅｌ（１）を生成するもので、ｎ桁の演算結果
の中に１つも”２”がない場合は選択可能の信号を、ｎ
桁の演算結果の中に１つでも”２”があると選択不可能
の信号を生成するという回路である。第２の冗長２進加
算器１２の出力がｎ桁の上位ビットＨ（ｎ，０）のみに
よって２であることが決められていて、２であることを
”１”、１以下（１，０）であることを”０”と設定し
ているとすると、第２の解判定回路１４は、例えば図５
の８入力ＮＯＲ回路５１等で構成することができ、解が
採用できるとき解選択信号Ｓｅｌ（１）は”１”に、採
用できないときは”０”になる。

【００４０】解選択回路１５は、第１の解判定回路１３
と第２の解判定回路１４の出力である解選択信号Ｓｅｌ
（０）及びＳｅｌ（１）に従って通常２進加算器１０、
第１の冗長２進加算器１１、及び第２の冗長２進加算器
１２のそれぞれの演算結果であるｎ桁の和信号Ｓｕｍ（
ｎ−１，０）及び１桁の桁上げ信号Ｃｏｕｔ（０）、ま
たはｎ桁の大きさビットＭ（ｎ−１，０）及び１桁の桁
上げ信号Ｃｏｕｔ（１）、またはｎ桁の解ビットＬ（ｎ
−１，０）及び１桁の桁上げ信号Ｃｏｕｔ（２）の何れ
かの組み合わせを選択し、演算結果としてｎ桁の通常の
２進数Ｏ（ｎ−１，０）及び１桁の桁上げ信号Ｃｏｕｔ
を出力する回路である。また、解選択回路１５は、図５
の５２のように、ｎ桁の演算結果と桁上げ信号を選択す
るためのｎ＋１個の３入力１出力のセレクタ５２０〜５
２ｎとデコーダ５２ａなどで構成できる。このセレクタ
５２０〜５２ｎとデコーダ５２ａにより、２つの解選択
用信号Ｓｅｌ（０），Ｓｅｌ（１）が共に”０”であっ
た場合、通常２進数の演算結果Ｓｕｍ（ｎ−１，０），
Ｃｏｕｔ（０）を選択し、Ｓｅｌ（０），Ｓｅｌ（１）
のどちらかが”１”だった場合、”１”であった冗長２
進加算器の演算結果を選択する。

【００４１】図２に本発明に係る第２の実施例を示す。 図２は本発明の演算装置の約２桁分の演算部の回路図を
示している。本実施例は、通常２進加算器における桁上
げ信号をできるだけ高速に伝搬させるため、図６におけ
るインバータ回路６７を除いた構成となっている。従っ
て、桁上げ信号の論理が１段毎に反転するため、奇数段
と偶数段で回路構成に多少の違いがある。図２において
、外部入力の桁上げ信号Ｃｉｎを論理反転なしに演算装
置に入力した場合、ｉは奇数（最下位段から数えて偶数
段目）である。

【００４２】奇数段目である第ｉ−１桁の通常２進加算
器の桁上げ信号生成／伝搬部は複合ゲートＯＲ−ＮＡＮ
Ｄ回路（２００ｉ−１），ＮＡＮＤ回路（２０１ｉ−１
），クロックド・インバータ回路（２０３ｉ−１），イ
ンバータ回路（２０４ｉ−１），（２１２ｉ−１），（
２１３ｉ−１），ＮＡＮＤ回路（２０１ｉ−１），ＮＯ
Ｒ回路（２０２ｉ−１），Ｐチャネル・トランジスタ（
２１０ｉ−１）及びＮチャネル・トランジスタ（２１１
ｉ−１）によって構成されているが、これらの回路が生
成する信号の一部が第ｉ桁の第１の冗長２進加算器及び
第２の冗長２進加算器を構成する際にそのまま用いるこ
とができる。そのため、偶数段目である第ｉ桁の第１の
冗長２進加算器及び第２の冗長２進加算器用に付加した
回路は、演算結果を生成するＥ−ＮＯＲ回路（２０６ｉ
），（２０８ｉ）とＮＯＲ回路（２０７ｉ），（２０９
ｉ）だけである。

【００４３】このように、通常２進加算器、第１の冗長
２進加算器、第２の冗長２進加算器の３つの演算回路を
複合した場合、３つの演算回路は共有できる部分が多く
、ＣＭＯＳで実現した場合、１桁あたりのトランジスタ
数で通常２進加算器に対して２倍弱であり、回路が膨大
にならない。

【００４４】また、各実施例では、特にＣＭＯＳ回路で
実現したが、本発明は他のデバイス（例えば、ＮＭＯＳ
，ＥＣＬ，ＴＴＬ等）を用いても容易に実現できる。

【００４５】以上、本発明の演算装置における加算動作
についてのみ説明したが、通常の加算器で減算を行なう
場合と同様に、本発明の演算装置においても、被減数は
そのままとし、減数は反転回路などを用いて論理を反転
したものを入力し、外部入力の桁上げ信号を”１”にし
て加算を行なうことにより、高速に減算を行なうことが
できる。

【００４６】次に、図１１に本発明の第３の実施例に係
る演算装置の構成図を示す。

【００４７】本実施例の演算装置は、から構成されてお
り、ｎ桁の２つの入力数Ａ［ｎ−１，０］及びＢ［ｎ−
１，０］を入力として、２つの入力数の大きさの関係と
して「Ａ＞Ｂ」，「Ａ＝Ｂ」，「Ａ＜Ｂ」を表す信号を
出力する演算装置である。

【００４８】冗長２進減算器１６は、ｎ桁の２つの入力
数Ａ［ｎ−１，０］及びＢ［ｎ−１，０］を入力として
Ａ−Ｂの演算を行ない、減算結果として２ビットｎ桁の
冗長２進数Ｈ［ｎ−１，０］，Ｌ［ｎ−１，０］を演算
結果として出力する演算器である。

【００４９】位置符号判定器１７は、冗長２進減算器１
６の演算結果である２ビットｎ桁の冗長２進数Ｈ［ｎ−
１，０］，Ｌ［ｎ−１，０］を入力とし、その中で最も
上位に位置する”＋１”または”−１”を表現する冗長
２進数を選択して出力するか、若しくは”＋１’または
”−１”の桁が無ければ”±０”を表す冗長２進数を選
択して出力する演算器である。

【００５０】冗長２進数／大小変換器１８は、位置符号
判定器１７の出力である１桁の冗長２進数を大きさの関
係に変換して出力する、つまり冗長２進数が”＋１”で
あったら「Ａ＞Ｂ」を表す信号を、”−１”であったら
「Ａ＜Ｂ」を表す信号を、また”±０”であったら「Ａ
＝Ｂ」を示す信号をそれぞれ出力する演算器である。

【００５１】冗長２進数を用いた加減算は、桁上げ（桁
借り）信号の伝搬が高々１桁であり、高速なことで知ら
れている。更に、通常２進数入力／冗長２進数出力の減
算動作は、図１４の左側に示すように各桁の２つの入力
数のみで演算結果を決定でき、桁借り信号の伝搬を全く
無くすことができるので非常に高速な演算が行なえる。 また、｛＋１，±０，−１｝を上位Ｈ、下位Ｌの２ビッ
トの冗長２進数で表現する方法は９６通りあり、図１４
の右側にその内の数例を示す。

【００５２】例１では入力数がそのまま演算結果となる
し、例２ではＨが１となるのは（Ａ，Ｂ）＝（０，１）
のみであり、Ｌが０となるのは（Ａ，Ｂ）＝（１，０）
のみであり、例３ではＨが０となるのは（Ａ，Ｂ）＝（
１，０）のみであり、Ｌが１となるのは（Ａ，Ｂ）＝（
０，１）のみである。従って、何れの場合にも高々ゲー
ト２段で通常２進数入力／冗長２進数出力の冗長２進減
算器１６が実現できる。

【００５３】２つの入力数の大小関係は、２つの入力数
の減算を行ない、その演算結果の大きさや符号を調べる
ことによって求めることができる。例えば、Ａ−Ｂとい
う減算を行なった場合、その演算結果の符号が正であっ
たらＡとＢの大小関係は「Ａ＞Ｂ」であり、負であった
ら「Ａ＞Ｂ」であり、ゼロであったら「Ａ＝Ｂ」である
。

【００５４】冗長２進数を出力とする冗長２進減算を行
なった場合、減算結果の各桁は”＋１”，”−１”，”
±０”を表現しているので、減算結果の中で最も上位に
位置する”＋１”または”−１”のような大きさ１を持
った桁の符号を調べることにより減算結果の符号を判定
することができる。それは、次式に示すように、第ｎ−
１ビット以下の桁の総和よりも第ｎビットの方が必ず大
きいからである。

【００５５】

【数１】

【００５６】また、冗長２進数を減算結果とする冗長２
進減算を行なった場合の｛＋１，±０，−１｝を要素と
する各桁の減算結果は、それ自身が「大」、「等しい」
、「小」という大きさの関係の情報を持っている。 冗長２進数は１桁を２ビットで表現できるので、実際の
「大」、「等しい」、「小」という大きさの関係に変換
する回路は、高々ゲート２段で実現できる。例えば、冗
長２進数の表現を図１４にの例２とした場合、図１３に
示すように（図中参照番号３０〜３２）、高々ゲート２
段である。尚、図１３には、応用として「Ａ≧　　Ｂ」
、「Ａ≦Ｂ」、「Ａ≠Ｂ」（それぞれ参照番号３３、３
４、３５）等の大きさの関係への変換器についても構成
を示しており、このように容易に実現できる。

【００５７】次に、図１２に本発明の第４の実施例に係
る演算装置の論理回路図を示す。

【００５８】本実施例の演算装置は、４ビット冗長２進
減算器２０、位置符号判定回路２１、及び冗長２進数／
大小変換器２２から構成され、第３の実施例に係る演算
装置において、４ビットの通常２進数を入力とする場合
の具体的な論理回路例となっている。つまり、２つの入
力数Ａ［３，０］，Ｂ［３，０］を入力として、２つの
入力数の大きさの関係として「Ａ＞Ｂ」、「Ａ＝Ｂ」、
「Ａ＜Ｂ」の大小関係を出力する演算装置であり、本実
施例で扱う冗長２進数ＨＬは、図１４に示す例２の”＋
１”を１１、”±０”を０１と表現する方法を採用して
いる。

【００５９】４ビット冗長２進減算器２０は、比較を行
なう４ビットの通常２進数Ａ［３，０］，Ｂ［３，０］
を入力とし、Ａ−Ｂの減算を各桁独立に冗長２進減算器
２０−０〜２０−３で行ない、冗長２進数Ｈ［３，０］
、Ｌ［３，０］を出力する演算器である。つまり、４ビ
ット冗長２進減算器２０は、図１４における真理値を回
路で実現したものであり、各桁で独立に、インバータ回
路と２入力ＮＯＲ回路によって上位Ｈを、インバータ回
路と２入力ＮＡＮＤ回路で下位Ｌをそれぞれ演算する。 高々ゲート２段の構成のため非常に高速な減算が可能で
ある。

【００６０】位置符号判定回路２１は、２桁入力位置符
号判定回路２１−０〜２１−２を２進木状に並べて構成
したものである。２桁入力位置符号判定回路２１−０〜
２１−２の真理値表を図１５に示す。但し、真理値表に
対し、２桁入力位置符号判定回路２１−０及び２１−１
はそれぞれ２個の３入力複合ゲートＡＮＤ−ＮＯＲ回路
の構成で、正論理を入力して負論理を出力し、他方、２
桁入力位置符号判定回路２１−２は２個の３入力複合ゲ
ートＯＲ−ＮＡＮＤ回路の構成で、負論理を入力して正
論理を出力する。

【００６１】また、冗長２進数／大小変換器２２は、第
３の実施例と同じ構成である。

【００６２】以上のように、第１及び第２の実施例の演
算装置では、入力数の桁数をＷとした場合、ゲート段数
は冗長２進減算器１６または２０のゲート段数（高々２
段）と、位置符号判定器１７または２１の２進木の段数
（ｌｏｇ２　Ｗ）と、冗長２進数／大小変換器１８また
は２２のゲート段数（高々２段）との総和である、４＋
ｌｏｇ２　Ｗ段で実現でき、入力数の桁数が大きい場合
でもゲート段数が少なく、従って高速な演算を行なうこ
とができる。

【００６３】例えば入力桁数が６４ビットの場合のゲー
ト段数は、従来の演算装置では４ｌｏｇ２　６４＝２４
段であるのに対して、第３及び第４の実施例の演算装置
では４＋ｌｏｇ２　６４＝１０段で構成できる。

【００６４】また、ＣＭＯＳ回路で実現した場合のハー
ドウェアの規模をトランジスタ数で比較すると、入力桁
数が６４ビットの場合、従来の演算装置では３２９０個
必要であるのに対して、第３及び第４の実施例の演算装
置では１４１０個で実現できる。

【００６５】また、第２の実施例では、２つの通常２進
数を入力数とした場合について説明したが、２つの冗長
２進数または通常２進数と冗長２進数を入力とした場合
でも、その減算動作において桁借り信号の伝搬が高々１
桁であるので高速に大小比較の演算が行なえる。

【００６６】更に、第３及び第４の実施例では、特にＣ
ＭＯＳ回路で実現する場合について説明したが、本発明
は他のデバイス、例えばＢｉＣＭＯＳ、ＮＭＯＳ、ＥＣ
Ｌ、ＴＴＬ等を用いても容易に実現できる。

【００６７】

【発明の効果】以上の様に本発明によれば、通常２進数
を用いた第１の演算回路と、通常２進数を入力とし｛＋
１，０，−１｝を要素とする冗長２進数を出力とする第
２の演算回路と、通常の２進数を入力とし｛２，１，０
｝を要素とする冗長２進数を出力とする第３の演算回路
を並列に動作させ、第１の解判定回路で第２の演算回路
の演算結果の各桁の中の”−１”を検出し、第２の解判
定回路で第３の演算回路の演算結果の各桁の中の”２”
を検出し、第１及び第２の解判定回路の出力に従い解選
択回路で３つの演算回路の解の内、都合の良いものを選
択する構成としたので、例えば演算装置の演算が加算で
ある場合、通常２進数を用いた加算器において桁上げ信
号の伝搬が長くなる場合、即ち、加数の多くが［０，１
］，［１，０］の場合には、冗長２進数を用いる加算器
が高速にそのまま通常２進数として用いることのできる
演算結果を出力することから、より高速な第２または第
３の演算回路の出力を検出／選択し、また、冗長２進数
を用いた加算器の演算出力がそのまま通常２進数として
用いることができないとき、即ち、加数の多くが［０，
０］，［１，１］の場合には、通常２進数を用いる加算
器が高速に下位の桁上げ信号を待たずに桁上げ信号を生
成して演算結果を出力することから、より高速な第１の
演算回路の出力を選択するように制御できる。 従って、本発明によれば、高速演算を実現しうる演算装
置を提供することができる。

【００６８】また、本発明によれば、２つの入力数の大
小関係を冗長２進数に圧縮して伝搬する構成としたので
、回路構成が簡単になり、また、高速に演算が行なえる
冗長２進減算器と、その演算結果である冗長２進数を高
速に選択して圧縮し、最後に簡単な回路で大小関係に変
換する構成としたので、２つの入力数の大小関係を高速
に演算できる。従って、本発明によれば、比較的簡単な
構成で高速演算を実現しうる演算装置を提供することが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る演算装置の構成図
である。

【図２】本発明の第２の実施例に係る演算装置の論理回
路図である。

【図３】通常２進数を入力とし｛＋１，０，−１｝を要
素とする冗長２進数を演算結果とする演算回路の１桁分
の論理回路図である。

【図４】通常２進数を入力とし｛２，１，０｝を要素と
する冗長２進数を演算結果とする演算回路の１桁分の論
理回路図である。

【図５】本発明の第１の実施例に係る演算装置の第１の
解判定回路と第２の解判定回路と解選択回路の論理回路
の一例を示す図である。

【図６】図２に示す実施例回路を説明するための通常の
２進加算器の論理回路図である。

【図７】冗長２進数を用いた加算原理を示す説明図であ
る。

【図８】冗長２進数を用いた加算原理を示す説明図であ
る。

【図９】図１に示す第１および第２の冗長２進加算器に
おける加算原理を示す説明図である。

【図１０】図１に示す第１および第２の冗長２進加算器
における加算原理を示す説明図である。

【図１１】本発明の第３の実施例に係る演算装置の構成
図である。

【図１２】本発明の第４の実施例に係る演算装置の論理
回路図である。

【図１３】本発明の第３及び第４の実施例における冗長
２進数／大小変換器の論理回路図である。

【図１４】２桁位置符号判定回路の真理値を示す説明図
である。

【図１５】通常２進数入力／冗長２進数出力の減算原理
を示す説明図である。

【図１６】従来の４ビット大小比較器の論理回路図であ
る。

【符号の説明】

１０　　通常２進加算器（第１の演算回路）１１　　第
１の冗長２進加算器（第２の演算回路）１２　　第２の
冗長２進加算器（第３の演算回路）１３，５０　　第１
の解判定回路 １４，５１　　第２の解判定回路 １５，５２　　解選択回路 １６　　冗長２進減算器 １７，２１　　位置符号判定回路 １８，２２　　冗長２進数／大小変換器２０　　４ビッ
ト冗長２進減算器

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　各桁が”０”，”１”よりなる通常２
   進数を入力として演算を行ない通常２進数を結果として
   出力する演算装置において、前記通常２進数を入力とし
   て演算を行ない通常２進数を演算結果とする第１の演算
   回路と、前記通常２進数を入力として演算を行ない”１
   ”，”０”，”−１”を取り得る冗長２進表現数を演算
   結果とする第２の演算回路と、前記通常２進数を入力と
   して演算を行ない”２”，”１”，”０”を取り得る冗
   長２進表現数を演算結果とする第３の演算回路と、前記
   第２の演算回路の演算結果の各桁の中の”−１”を検出
   する第１の解判定回路と、前記第３の演算回路の演算結
   果の各桁の中の”２”を検出する第２の解判定回路と、
   前記第１の解判定回路の判定出力と前記第２の解判定回
   路の判定出力に従い前記第１の演算回路の演算結果と前
   記第２の演算回路の演算結果と前記第３の演算回路の演
   算結果の内何れかを選択する解選択回路とを有すること
   を特徴とする演算装置。
2. 【請求項２】　　２つの入力数の「大」、「等しい」、
   「小」等の大きさの関係を出力する演算装置において、
   ２つの入力数の減算を行ない”＋１”，”±０”，”−
   １”を取り得る冗長２進数を演算結果とする冗長２進減
   算器と、前記冗長２進減算器の演算結果で最も上位に位
   置する”＋１”または”−１”を表現する冗長２進数を
   選択して出力するか、或いは”＋１”または”−１”を
   表現する桁がない場合には”±０”を表現する冗長２進
   数を出力する位置符号判定回路と、前記位置符号判定回
   路の出力である冗長２進数を「大」、「等しい」、「小
   」等の大きさの関係に変換する冗長２進数／大小変換器
   とを有することを特徴とする演算装置。