JPH07113884B2 - 論理回路 - Google Patents

論理回路

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JPH07113884B2
JPH07113884B2 JP60297011A JP29701185A JPH07113884B2 JP H07113884 B2 JPH07113884 B2 JP H07113884B2 JP 60297011 A JP60297011 A JP 60297011A JP 29701185 A JP29701185 A JP 29701185A JP H07113884 B2 JPH07113884 B2 JP H07113884B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/386—Special constructional features
    • G06F2207/3868—Bypass control, i.e. possibility to transfer an operand unchanged to the output

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は入力レジスタ、出力レジスタ等のレジスタとデ
ータを演算処理する演算回路とを少なくとも備えた論理
回路に関する。
〔発明の技術的背景とその問題点〕
半導体集積回路の集積度が向上し、論理回路の複雑度が
増加するにつれて、その内部の記憶回路に対してデータ
を書き込み、もしくは読み出すデータ転送機能が不可欠
になっている。こうした機能は、データの初期設定、
演算結果の読み出し、集積回路の開発時および製品
の出荷時、受入時の論理機能テスト、集積回路のプロ
グラム開発、などにおいて特に重要である。
論理機能試験においては、まず論理回路中のレジスタに
初期データを書込み、次に論理回路を動作せさ、その後
レジスタの内容を読み出してテストをおこなう。したが
って論理回路のレジスタにデータを書込んだり、レジス
タからデータを読出したりする必要がある。
従来の論理回路の一具体例を第７図に示す。レジスタ1,
2,3,4は演算されるデータを保持する。これらレジスタ
1,2,3,4は制御入力51,52,53,54により制御される。レジ
スタ1,2は演算回路であるALU11の入力端に接続され、レ
ジスタ3,4はALU12の入力端に接続されている。ALU11,12
は制御入力61,62により制御される。ALU12の演算処理結
果は、制御入力64により制御されるバレルシフタ14によ
りシフトされALU13に入力される。ALU11は演算処理結果
はALU13にそのまま入力される。ALU13は制御入力63によ
り制御される。ALU13の演算処理結果は、制御入力55に
より制御されるレジスタ５に保持される。
さらにこれらレジスタ1,2,3,4,5の内容を読み出すため
にセレクタ21が設けられている。すなわち、レジスタ1,
2,3,4,5の出力から、制御入力71に基づいていずれかひ
とつを選択して外部に出力する。これによりレジスタ1,
2,3,4,5の内容を必要に応じて読み出すことができる。
しかしながらこのような従来の論理回路では、レジスタ
の内容を読み出すためにセレクタを設ける必要があるば
かりでなはなく、各レジスタをセレクタに接続するため
多数の信号線を引きまわして配線しなければならないと
いう問題があった。これは半導体チップ面積の増大を招
くとともに、配線による遅延時間の増大、配線の浮遊容
量により動作消費電力の増大を招くという問題があっ
た。さらにこの従来の論理回路ではレジスタに所望のデ
ータを直接書込むことができず、データを書込むために
はさらに別の回路を必要とするという問題があった。
〔発明の目的〕
本発明の目的は配線量を増加させることなく内部のレジ
スタからデータを読出しまたは書込むことができる論理
回路を提供することにある。
〔発明の概要〕
本発明は、データを与えられて保持する入力レジスタ
と、この入力レジスタにより保持された前記データを演
算処理する演算回路と、この演算回路により演算処理さ
れた演算処理結果を保持する出力レジスタとを備えた論
理回路において、前記入力レジスタ内部に、与えられた
前記データを通過させる第１のデータ通過手段と、与え
られた前記データ又は与えられて保持した前記データと
は無関係に、出力するデータを所定値に固定する制御手
段とを設け、 前記演算回路内部に、前記入力レジスタより与えられた
前記データを通過させる２入力１出力演算回路を有する
第２のデータ通過手段であって、前記２入力１出力演算
回路は一方の入力端子に前記入力レジスタから出力され
た前記所定値を入力し、他方の入力端子に前記入力レジ
スタから出力され通過させるべきデータを入力し、この
データと前記所定値とを加算演算し、この結果を出力さ
せるものである、前記第２のデータ通過手段を設け、 前記出力レジスタ内部に、前記演算回路より与えられた
前記データ又は前記演算処理結果を通過させる第３のデ
ータ通過手段を設けたことを特徴とする。
ここで本発明は、前記入力レジスタに保持された内容を
読み出す場合は、前記入力レジスタに保持されたデータ
を前記演算回路に与えて前記第２のデータ通過手段によ
り通過させ、さらにこのデータを前記出力レジスタに与
えて保持し又は保持することなく前記第３のデータ通過
手段により通過させてそのまま出力し、前記演算回路に
より演算処理された演算処理結果を読み出す場合は、前
記入力レジスタに与えられたデータを一旦保持し又は保
持することなく、前記第１のデータ通過手段により通過
させ、前記入力レジスタからのこのデータを前記演算回
路に与えて演算処理させ、さらにこの演算処理結果を前
記出力レジスタに与えて保持し又は保持することなく前
記第３のデータ通過手段により通過させてそのまま出力
し、前記出力レジスタに保持された内容を読み出す場合
は、前記入力レジスタに与えられたデータを一旦保持し
又は保持することなく前記第１のデータ通過手段により
通過させ、前記入力レジスタからのこのデータを前記演
算回路に与えて前記第２のデータ通過手段により通過さ
せ、さらに前記演算回路からのこのデータを前記出力レ
ジスタに与えて保持した後、出力するものであってもよ
い。
〔発明の実施例〕
本発明の一実施例による論理回路を第１図に示す。レジ
スタ101,102,103,104はそれぞれデータバス121,122,12
3,124からの入力データを保持し、データバス125,126,1
27,128に出力する。レジスタ101,102,103,104はそれぞ
れ制御入力151,152,153,154により後述するような種々
の働きをする。レジスタ101,102からのデータはそれぞ
れデータバス125,126を介してALU111に入力される。ALU
111はＡポート、Ｂポートにデータ通過回路111A,111Bが
設けられている。ALU111には制御入力161が入力し、デ
ータ通過回路111A,111Bにも制御入力161A,161Bが入力し
ている。ALU111、データ通過回路111A,111Bの働きにつ
いては後述する。同様にレジスタ103,104からのデータ
はそれぞれデータバス127,128を介してALU112に入力さ
れる。ALU112はＡポート、Ｂポートにデータ通過回路11
2A,112Bが設けられている。ALU112、データ通過回路112
A,112Bにはそれぞれ制御入力162,162A,162Bが入力して
いる。
ALU111の出力はデータバス129によりALU113のＡポート
に入力している。ALU112の出力はデータバス130により
バレルシフタ114に入力している。バレルシフタ114は入
力したデータを制御入力164に応じてシフトし、データ
バス131に出力する。バレルシフタ114の出力はデータバ
ス131によりALU113のＢポートに入力する。
ALU113はＡポート、Ｂポートにそれぞれデータ通過回路
113A,113Bが設けられており、ALU113、データ通過回路1
13A,113Bにはそれぞれ制御入力163,163A,163Bが入力し
ている。ALU113の出力はデータバス132を介してレジス
タ105に入力される。レジスタ105は制御入力155により
種々の働きをする。レジスタ105に保持された出力デー
タはデータバス133に出力される。
ALU111,112,113に設けられたデータ通過回路111A,111B,
112A,112B,113A,113Bは、ビット毎に第２図に示すよう
な回路で構成されている。すなわち、入力端INと出力端
OUTとの間にｎチャンネルMOSトランジスタQn1が挿入さ
れ、そのゲートは制御入力端THRU/▲▼に接続
されている。出力端OUTと接地間にはｎチャンネルMOSト
ランジスタQn2が挿入され、このトランジスタQn2のゲー
トは、インバータINV1を介して制御入力端THRU/▲
▼に接続されている。
制御入力端THRU/▲▼がＨレベルだとトランジ
スタQn1が導通し、トランジスタQn2が遮断する。したが
って入力端INに入力した信号がそのまま通過して出力端
OUTに出力される。逆に制御入力端THRU/▲▼が
ＬレベルだとトランジスタQn1が遮断し、トランジスタQ
n2が導通する。したがって入力端INにいかなる信号が入
力しても出力端OUTからは“0"が出力される。
レジスタ101,102,103,104,105は、ビット毎に第３図に
示すような回路で構成されている。入力端INと出力端OU
Tとの間にｎチャンネルトランジスタQn3が挿入されてい
る。このトランジスタQn3のゲートは制御入力端THRUに
接続されている。入力端INはｎチャンネルMOSトランジ
スタQn4を介して、データを保持するための直列接続さ
れたインバータINV2,INV3に接続され、これらインバー
タINV2,INV3はｎチャンネルMOSトランジスタQn5を介し
て出力端OUTに接続されている。トランジスタQn4のゲー
トは制御入力端LATCHに接続され、トランジスタQn5のゲ
ートはインバータINV4を介して制御入力端THRUに接続さ
れている。
入力端INから入力するデータをラッチする場合には制御
入力端LATCHをＨレベルにすればよい。制御入力端THRU
がＨレベルだと、トランジスタQn3が導通し、トランジ
スタQn5が遮断する。したがって出力端OUTからは入力端
INに入力する信号がそのまま出力される。制御入力端TH
RUがＬレベルだと、トランジスタQn3が遮断し、トラン
ジスタQn5が導通する。したがって出力端OUTからは、イ
ンバータINV2,INV3により保持されたデータが出力され
る。
第１図の実施例において、データバス121,122,123,124
は、この図には示されていない演算回路もしくは、レジ
スタの出力となり、データバス133は、同じく、この図
には示されていない演算回路もしくはレジスタへの入力
となることができるものとする。しかも、図に示されて
いないこのような演算回路もしくはレジスタも本発明の
構成をとりうるものとする。
次に本実施例の動作を説明する。
まず通常の演算モードの動作を説明する。演算モードで
は、レジスタ101,102,103,104,105の制御入力151,152,1
53,154,155のTHRUをＬレベルにし、ALU111,112,113のデ
ータ通過回路111A,111B,112A,112B,113A,113Bの制御入
力161A,161B,162A,162B,163A,163BのTHRU/▲▼
をＨレベルにする。これによりレジスタ101,102,103,10
4からは保持されたデータが出力され、データ転送回路1
11A,111B,112A,112B,113A,113Bは入力したデータがその
ままALU111,112,113の各ポートに入力される。
データバス121,122,123,134に入力されたデータはレジ
スタ101,102,103,104にラッチされる。レジスタ101,102
のデータはデータバス125,126により、それぞれデータ
通過回路111A,111Bに入力されるデータ通過回路111A,11
1Bは入力したデータをそのまま通過し、Ａポート、Ｂポ
ートに入力する。ALU111は制御入力161に応じて加算、
減算、論理積、論理和等の処理をおこない、その演算処
理結果をデータバス129へ出力する。同様にレジスタ10
3,104に保持されたデータは、それぞれデータバス127,1
28、データ通過回路112A,112Bを経て、ALU112のＡポー
ト、Ｂポートに入力される。ALU112における演算処理結
果はデータバス130に出力される。バレルシフタ114、デ
ータバス130のデータを制御入力164の値に基づいてシフ
トし、その結果をデータバス131に出力する。
データバス129,131上のデータはデータ通過回路113A,11
3Bを経てALU113のＡポート、Ｂポートに入力される。AL
U113は制御入力163により指定された演算処理をおこな
ってその結果をデータバス132へ出力する。レジスタ155
はデータバス132のデータをラッチしてデータバス133へ
出力する。
このようにしてデータバス121,122,123,124に入力され
たデータが演算処理され、データバス133から出力され
ることになる。
次にデータ転送モードの動作を説明する。例えばデータ
バス121に入力したデータをレジスタ105に書込む場合の
動作を説明する。レジスタ101の制御入力151のTHRUをＨ
レベルとし、データバス121に入力したデータをそのま
まデータバス125に出力する。ALU111のデータ通過回路1
11Aの制御入力161AのTHRU/▲▼をＨレベルとし
データバス125のデータをそのままＡポートに入力す
る。一方ALU111のデータ通過回路111Bの制御入力161Bの
THRU/▲▼をＬレベルとし、Ｂポートに“0"を
入力する。そこで制御入力161でALU111に加算を指定す
ると、データバス129にはデータバス125のデータが出力
される。ALU113のデータ通過回路113Aの制御入力163Aの
THRU/ZEROをＨレベルとし、データ通過回路113Bの制御
入力163BのTHRU/▲▼をＬレベルとし、制御入
力163でALU113に加算を指定すると、データバス129上の
データがデータバス132にそのまま出力される。レジス
タ105の制御入力155のLATCHをＨレベルとすればデータ
バス132のデータがレジスタ105に書込まれる。結局デー
タバス121に入力したデータが、レジスタ101、ALU111,A
LU113を通過してレジスタ105に書込まれたことになる。
またレジスタ103に保持されているデータをデータバス1
33へ読出す場合の動作を説明する。ALU112のデータ通過
回路112Aの制御入力162AのTHRU/▲▼をＨレベ
ルとし、データ通過回路112Bの制御入力162BのTHRU/▲
▼をＬレベルとし、制御入力162でALU112に加
算を指定すると、レジスタ103から出力されたデータバ
ス127上のデータがそのままデータバス130に出力され
る。制御入力164でバレルシフタ114に０ビットシフトを
指定すると、データバス130上のデータはそのままデー
タバス131に出力される。ALU113のデータ通過回路113A
の制御入力163AのTHRU/▲▼をＬレベルとし、
データ通過回路113Bの制御入力103BのTHRU/▲
▼をＨレベルとし、制御入力163でALU113に加算を指定
すると、データバス131上のデータはデータバス132にそ
のまま出力される。レジスタ105の制御入力155のTHRUを
Ｈレベルにすると、データバス132上のデータがデータ
バス133にそのまま出力される。結局レジスタ103に保持
されたデータがALU112、バレルシフタ114、ALU113、レ
ジスタ105を通過してデータバス133に出力されることに
なる。
このように本実施例によれば、レジスタ、ALUへの制御
入力を変化させるだけで、任意のレジスタからデータを
読出し、または書込むことができる。このため配線量お
よび回路量をほとんど増加させることなしに容易にテス
トすることができる。すなわち、レジスタと演算手段が
混在した回路において、データバスやセレクタを新たに
設けることなく、各レジスタにランダムアクセスするこ
とができる。
本発明の他の実施例による論理回路を第４図、第５図に
示す。本実施例による論理回路は、ALU111,112,113にデ
ータ通過回路を設けることなく、レジスタ101,102,103,
104,105を第５図に示すような回路により構成している
点に特徴がある。この回路はフリップフロップFFとセレ
クタSLにより構成されている。フリップフロップFFは入
力端INに入力するデータを制御入力端LATCHによりラッ
チする。セレクタSLには、入力端IN、フリップフロップ
FFの出力Ｑ、およびＬレベルが入力しており、制御入力
端THRU,ZEROにより、これらのうちのひとつが選択さ
れ、出力端OUTから出力される。セレクタSLの真理値表
を第５図（ｂ）に示す。制御入力THRU、ZEROが共に“0"
だと出力端OUTからラッチされているデータＱが出力さ
れ、制御入力THRUが“1"でZEROが“0"だと入力端INに入
力した信号INがそのまま出力端OUTから出力され、制御
入力ZEROが“1"となると出力端OUTから常に“0"が出力
される。
次に動作を説明する。
通常の演算モードではレジスタ101,102,103,104,105の
制御入力151,152,153,154,155のTHRUを“0"、ZEROを
“0"とし、出力端OUTからはフリップフロップFFに保持
されたデータＱが出力されるようにすればよい。
データ転送モードの動作を説明する。例えばデータバス
121に入力したデータをレジスタ105に書込む場合には次
のようにする。レジスタ101の制御入力THRUを“1"、ZER
Oを“0"とし、レジスタ102,103,104の制御入力ZEROを
“1"とし、レジスタ105の制御入力LATCHを“1"とする。
ALU111,ALU112にはそれぞれ制御入力161,162を通して加
算を指示し、バレルシフタ114には制御入力164を通して
０ビットシフトを指示する。するとレジスタ101はデー
タバス121上のデータがデータバス125にそのまま出力さ
れ、レジスタ102,103,104からは“0"がデータバス126,1
27,128に出力される。したがってALU111からはデータバ
ス125上のデータがデータバス129に出力され、ALU112お
よびバレルシフタ114からは“0"が出力される。このた
めALU113からはデータバス129上のデータがデータバス1
32に出力され、このデータはレジスタ105にラッチされ
る。結局データバス121に入力したデータは、レジスタ1
01、ALU111,113を経てレジスタ105に書込まれる。他の
場合についても各レジスタの制御入力を変えることによ
り、あるレジスタの内容を読出したり、あるレジスタに
データを書込んだりすることができる。
第５図における回路の一具体例を第６図に示す。第３図
に示す回路のインバータINV4、ｎチャンネルMOSトラン
ジスタQn5の代わりに、ゲートが制御入力端THRUに接続
されたｐチャンネルMOSトランジスタQp1と、ゲートが制
御入力端ZEROに接続されたｐチャンネルMOSトランジス
タQp2とが挿入されている。さらに出力端OUTと接地間に
はｎチャンネルMOSトランジスタQn6が挿入され、ゲート
は制御入力端ZEROに接続されている。
制御入力端THRU、ZEROが共にＬレベルだと、トランジス
タQn3,Qn6は遮断され、トランジスタQp1,Qp2は導通し、
インバータINV2,INV3で構成されたフリップフロップの
出力Ｑが出力端OUTより出力される。制御入力端THRUが
Ｈレベルで、ZEROがＬレベルだと、トランジスタQn3,Q
p2が導通し、トランジスタQp1,Qn6が遮断され、入力端I
Nの信号がそのまま出力端OUTから出力される。制御入力
端THRUがＬレベルで、ZEROがＨレベルだと、トランジス
タQn3,Qp2は遮断され、トランジスタQp1,Qn6は導通し、
出力端OUTから“0"が出力される。制御入力端THRU,ZERO
が共にＨレベルの場合は禁止される。
上述の実施例では被演算データを保持するレジスタに
も、演算処理結果を保持するレジスタにもデータを通過
させる機能を設けたが、一方のレジスタのみにデータ通
過機能を設けてもよい。またALU等の演算手段のみにデ
ータ通過機能を設けてもよい。
また上述の実施例では演算手段としてALUを具体例とし
て説明したが、ROM,RM,PLA等の回路や、組合せ回路に本
発明を適用し、データ通過機能を設けてもよい。
〔発明の効果〕
以上の通り本発明によれば配線量を増加させることな
く、内部のレジスタにアクセスすることができる。
【図面の簡単な説明】
第１図は本発明の一実施例による論理回路のブロック
図、第２図、第３図は同論理回路のALU、レジスタの一
具体例を示す回路図、第４図は本発明の他の実施例によ
る論理回路のブロック図、第５図、第６図は同論理回路
のレジスタの一具体例を示す回路図、第７図は従来の論
理回路のブロック図である。 101,102,103,104,105……レジスタ、111,112,113……AL
U、114……バレルシフタ、121,122,123,124,125,126,12
7,128,129,130,131,132,133……データバス。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】データを与えられて保持する入力レジスタ
    と、この入力レジスタにより保持された前記データを演
    算処理する演算回路と、この演算回路により演算処理さ
    れた演算処理結果を保持する出力レジスタとを備えた論
    理回路において、 前記入力レジスタ内部に、与えられた前記データを通過
    させる第１のデータ通過手段と、与えられた前記データ
    又は与えられて保持した前記データとは無関係に、出力
    するデータを所定値に固定する制御手段とを設け、 前記演算回路内部に、前記入力レジスタより与えられた
    前記データを通過させる２入力１出力演算回路を有する
    第２のデータ通過手段であって、前記２入力１出力演算
    回路は一方の入力端子に前記入力レジスタから出力され
    た前記所定値を入力し、他方の入力端子に前記入力レジ
    スタから出力され通過させるべきデータを入力し、この
    データと前記所定値とを加算演算し、この結果を出力さ
    せるものである、前記第２のデータ通過手段を設け、 前記出力レジスタ内部に、前記演算回路より与えられた
    前記データ又は前記演算処理結果を通過させる第３のデ
    ータ通過手段を設けたことを特徴とする論理回路。
  2. 【請求項２】請求項１記載の論理回路において、 前記入力レジスタに保持された内容を読み出す場合は、
    前記入力レジスタに保持されたデータを前記演算回路に
    与えて前記第２のデータ通過手段により通過させ、さら
    にこのデータを前記出力レジスタに与えて保持し又は保
    持することなく前記第３のデータ通過手段により通過さ
    せてそのまま出力し、 前記演算回路により演算処理された演算処理結果を読み
    出す場合は、前記入力レジスタに与えられたデータを一
    旦保持し又は保持することなく前記第１のデータ通過手
    段により通過させ、前記入力レジスタからのこのデータ
    を前記演算回路に与えて演算処理させ、さらにこの演算
    処理結果を前記出力レジスタに与えて保持し又は保持す
    ることなく前記第３のデータ通過手段により通過させて
    そのまま出力し、 前記出力レジスタに保持された内容を読み出す場合は、
    前記入力レジスタに与えられたデータを一旦保持し又は
    保持することなく前記第１のデータ通過手段により通過
    させ、前記入力レジスタからのこのデータを前記演算回
    路に与えて前記第２のデータ通過手段により通過させ、
    さらに前記演算回路からのこのデータを前記出力レジス
    タに与えて保持した後、出力することを特徴とする論理
    回路。
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