JP2016099935A - データ通信装置、データ通信システム - Google Patents

Abstract

【課題】送信したデータを、送信側へフィードバックさせる処理が簡単に実行され、高速処理を進める上で有用なデータ通信装置を提供する。【解決手段】一実施形態によると、受信部が、シリアルクロックが入力される第1端子、前記シリアルクロックに同期して第1データを受信する第２端子、及びデータを外部へ出力する第３端子を有する。デコーダが前記第1データを受け取り解析する。レジスタが受け取った前記第1データを格納する。メモリが、前記第1データを一時格納すると共に、第２データに同期して一時格納している前記第1データを出力する。スイッチが、前記メモリから出力された前記第1データを前記第３端子に導出するか、または、前記レジスタから読み出されたデータを前記第３端子に導出するか、何れか一方を選択する。【選択図】図１

Description

本発明の実施形態は、データ通信装置、データ通信システムに関する。

スマートフォン、タブレットパーソナルコンピュータ及びノート型パーソナルコンピュータ等の携帯端末が普及している。携帯端末は、液晶、或いは有機ＥＬ素子などを用いた表示装置を備える。表示装置は、画像データ、コマンドなどを出力するマイクロプロセッサと、前記コマンドを処理し表示部を駆動するドライバとを有する。前記表示部は、前記ドライバにより駆動されて前記画像データを表示する。

前記マイクロプロセッサは、ドライバに対して、コマンド、アドレス、データなどを送信する。マイクロプロセッサとドライバとの間の送受信経路は、シリアルクロックに同期して動作するシリアルインターフェースを備える。

特開平４−２１１８５６号公報 特開平８−１８５３６３号公報

一般にデータの送信・受信動作では、送信側から送信したデータが正しく受信側で受信されているかどうかのチェックが必要である。上記した携帯端末に使用されるシリアルインターフェースにおいては、受信側（ドライバ）をシンプルな構成とすることが要望されている。このため従来のシリアルインターフェースシステムでは、少ないビット単位で送信側（マイクロプロセッサ）から受信側（ドライバ）へデータを送信してレジスタに格納し、前記レジスタから受信データを読み出して送信側（マイクロプロセッサ）へフィードバックし、フィードバックされたデータを受信側（マイクロプロセッサ）がチェックする方法を採用している。

このために、従来のシリアルインターフェースシステムでは、上記したレジスタ内のデータをフィードバックさせるために、送信側は当該レジスタに対して読み出しコマンドを送信する必要がある。
しかしながら、伝送路上で読み出しコマンド自体にエラー生じた場合、フィードバックデータを得られなくなる。エラーが生じる原因としては、例えば、外部からのノイズの影響でエラーが生じることが考えられる。またレジスタ読み出しのための読み出しコマンドを送信することは、時間的ロスにつながり、高速処理を推進する場合に障害となる。

そこで本実施形態では、受信側から送信側へデータをフィードバックさせるための特別な読み出しコマンドを不要として、送信したデータを、送信側へフィードバックさせる処理が簡単に実行され、高速処理を進める上で有用な、データ通信装置及びデータ通信システムを提供することを目的とする。

一実施形態によると、受信部が、シリアルクロックが入力される第1端子、前記シリアルクロックに同期して第1データを受信する第２端子、及びデータを外部へ出力する第３端子を有する。デコーダが前記第1データを受け取り解析する。レジスタが受け取った前記第1データを格納する。メモリが、前記第1データを一時格納すると共に、第２データに同期して一時格納している前記第1データを出力する。スイッチが、前記メモリから出力された前記第1データを前記第３端子に導出するか、または、前記レジスタから読み出されたデータを前記第３端子に導出するか、何れか一方を選択する。

図１は、一実施形態によるデータ通信装置の一構成例を示すブロック図である。 図２は、図１のデータ通信装置の動作例を説明するために示すタイミングチャートである。 図３は、図１のデータ通信装置の動作例を説明するために示すフローチャートである。 図４は、図１のデータ通信装置と比較するために示した別のデータ通信装置を示す図である。 図５は、図４のデータ通信装置の動作例を説明するために示すタイミングチャートである。 図６は、一実施形態によるデータ通信装置が適用された表示装置の全体構成例を概略的に示す構成図である。 図７は、図６の表示装置で扱われるデータの例を示す図である。 図８は、図７の表示装置の一動作例を示すフローチャートである。 図９は、図７の表示装置の他の動作例を示すフローチャートである。

以下、実施形態について図面を参照して詳細に説明する。図１は一実施形態を示している。１００はマイクロプロセッシングユニットであり、このマイクロプロセッシングユニット（ＭＰＵ）１００は受信部２００に接続されている。受信部２００は、例えば集積回路チップ（ＩＣチップ）であり、ＭＰＵ１００は、例えば外部装置に内蔵されている。

上記の受信部２００は、例えば携帯端末の表示装置を駆動する駆動ＩＣチップ内のインターフェースに適用できる。またＭＰＵ１００は、例えば携帯端末に装着されるアプリケーションプロセッサとして適用可能である。
受信部２００は、第1端子２０１、第２端子２０２、第３端子２０３と、第４端子２０４を有する。第４端子２０４には、ＭＰＵ１００から受信部２００を選択するためのチップセレクト信号ＸＣＳが供給される。第１端子２０１には、ＭＰＵ１００からデータ伝送するためのシリアルクロックＣＳＬが与えられる。第２端子２０２には、ＭＰＵ１００から所定の伝送単位でシリアルデータＳＤＩが与えられる。第３端子２０３からはシリアルデータＳＤＯを出力することができ、このシリアルデータＳＤＯは、ＭＰＵ１００に入力される。

前記した所定の伝送単位は、例えばシリアルの９ビットである。しかしこの伝送単位は、シリアルに限定されるものではなくパラレルであってもよい。またビット数も限定されるものではない。例えば４ビットのパラレルデータが、３２ビット、或いは３６ビットの伝送単位で伝送されてもよい。

受信部２００は、前記第１端子２０１乃至第４端子２０４が接続されたコマンドデコーダ２２１を有する。コマンドデコーダ２２１は、コマンドが入力した場合、このコマンドを解釈し、コマンドに応じた動作を実行する。コマンドに関しては後述する。
コマンドデコーダ２２１は、一時格納部として用いられるメモリ２２１Ａを含む。メモリ２２１Ａは、第２端子２０２から入力したデータを一時的に格納することができる。メモリ２２１Ａは、次の所定単位のサイクルが開始すると、一時格納した旧データを読み出し出力すると共に、新しく入力した新データを一時格納する。メモリ２２１Ａから読み出された旧データは、スイッチ２２１Ｂの端子ａ−ｃを介して第３端子２０３に出力される。この読み出されたシリアルデータ（リードデータと称することもできる）は、ＭＰＵ１００にフィードバックされる。なおスイッチ２２１Ｂは、半導体により構成されており、論理的な制御が可能なスイッチである。

コマンドデコーダ２２１は、第２端子２０２から、シリアルデータの形でコマンド識別データ及びデータを受け取ることができる。データとしては、コマンドデコーダ２２１が解釈すべきデータ、レジスタ２２２に格納すべきデータ、レジスタ２２２のアドレスなどがある。

コマンドデコーダ２２１は、所定の伝送単位（例えば９ビット）のシリアルデータの例えば先頭ビットが“０”か“１”をコマンド識別データとして解釈する。そして、コマンドデコーダ２２１は、識別データが“１”の場合、次に続く８ビットのシリアルデータはレジスタ２２２に書き込むべきレジスタデータであると解釈する。また、コマンドデコーダ２２１は、識別データが“０”の場合、次に続く８ビットのシリアルデータはレジスタ２２２のためのレジスタアドレスであると解釈する。なお、コマンド識別データは先頭の１ビットに限らず、複数ビットであってもよく、この複数ビットに基づきコマンドが判定されてもよい。

さらにまた、コマンドデコーダ２２１は、レジスタ２２２のアドレスデータが入力した場合、アドレスデータの内容によっては、このデータをレジスタ２２２からデータを読み出すためのコマンドとして解釈することができる。この解釈がなされた場合、コマンドデコーダ２２１は、レジスタ２２２から、例えば前のサイクル（又は前々回のサイクル）で書き込まれたデータの読み出しを実行する。又このときは、コマンドデコーダ２２１は、スイッチ２２１Ｂを端子ｂ−ｃに切り替え、レジスタ２２２から読み出されたデータが第３端子２０３に出力される状態に制御する。

図２は、図１のデータ通信装置の一動作例を説明するために示したタイミングチャートである。チップセレクト信号ＸＣＳ、シリアルクロックＣＳＬ、シリアルデータＳＤＩ、第３端子２０３から出力されるシリアルデータＳＤＯを示している。またスイッチ２２１Ｂの接続状態も示している。端子ａ−ｃの接続時は、メモリ２２１Ａにデータが書き込まれ、かつメモリ２２１Ａに格納されているデータが読み出される。そして読み出されたデータが、第３端子２０３に出力される。このとき読み出されたデータは、コマンド識別データを含む例えば９ビットのデータである。端子ａ−ｂの接続時は、レジスタ２２２から読み出されたデータが第３端子２０３に出力される。このとき読み出されたデータは、コマンド識別データを含まない例えば８ビットのデータである。図２では、シリアルクロックがオンの期間に符号Ｔａ１，Ｔａ２，Ｔａ３，Ｔａ４を付しており、シリアルクロックがオフの期間に符号Ｔｂ１，Ｔｂ２，Ｔｂ３，Ｔｂ４を付している。また、チップセレクト信号ＸＣＳが、例えばローレベルのとき、受信部２００が選択されるものとしている。この説明では４つの選択期間（所定の伝送単位の４サイクル）を示している。

第１サイクルのシリアルデータは、識別データが“０”であり、続く８ビットが第１データ(アドレス)Data1である。つまりレジスタ２２２のアドレスの値として、Data1を指定している。また、第１サイクルにおいて、端子ａ−ｃが接続されていることから、メモリ２２１Ａから初期値である０００ｈが読みだされ、出力されるとともに、第１サイクルのシリアルデータ（ここでは９ｂｉｔ）である識別データ“０”とData1がメモリ２２１Ａに格納される。次の第２サイクルのシリアルデータは、識別データが“１”であり、続く８ビットがData2である。したがって、第１と第２サイクルのシリアルデータにより、アドレスData1に、データData2を書き込めという指示がされ、識別データ“１”を除くデータData2がレジスタへ書き込まれる。また、第２サイクルにおいて、端子ａ−ｃが接続されていることから、メモリ２２１Ａから先に格納された第１サイクルのシリアルデータが読みだされ出力されるとともに、第２サイクルのシリアルデータ（ここでは９ｂｉｔ）である識別データ“１”とData2がメモリ２２１Ａに格納される。

次の第３サイクルのシリアルデータは、識別データが“０”とレジスタアドレスData3を指定している。そして第３サイクルのシリアルデータは“０”、又は“１”の何れかが連続している。このような場合、コマンドデコーダ２２１は、Data3を、例えば前のサイクルで書き込んだアドレスから、データを読み出せというコマンドとして解釈する。また、第３サイクルにおいて、端子ａ−ｃが接続されていることから、メモリ２２１Ａから先に格納された第２サイクルのシリアルデータが読みだされ出力されるとともに、第３サイクルのシリアルデータ（ここでは９ｂｉｔ）であり、識別データ“０”とData3がメモリ２２１Ａに格納される。続く第４サイクルでは、コマンドデコーダ２２１は、第２サイクルで書き込んだデータData2をレジスタ２２２から読み出す処理を実行する。またこのときコマンドデコーダ２２１は、スイッチ２２１Ｂを端子ｂ−ｃに切り替え、レジスタ２２２から読み出されたデータが第３端子２０３に出力される状態に制御する。なお、端子がｂ−ｃに切り替わる事で、メモリ２２１Ａに格納されたデータ(ここでは第３サイクルのシリアルデータ)は維持される。

上記のデータ通信装置によると、チップ選択状態において、コマンドデコーダ２２１に９ビットデータがシリアルクロックに同期して入力しているとき、平行して前のサイクルの一時格納データが、メモリ２２１Ａから読み出され、ＭＰＵ１００にフィードバックされる。ただし、第１サイクル（初期サイクル）では、メモリ２２１Ａはリセット状態にあるために、０データがメモリ２２１Ａから読み出される。

受信部２００は、メモリ２２１Ａとスイッチ２２１Ｂを有する。このためにＭＰＵ１００は、特別な読み出しコマンドを送ることなく、例えば前のサイクルに伝送したデータを、次のサイクルに返送データとして受け取ることができる。図２に示した実施形態では、メモリ２２１Ａからのデータが端子ａ−ｃ，端子２０３を介して返信されるときは、識別データ(1bit)＋アドレスデータ又はレジスタデータ(8bit)の合計値である9bitのデータであり、レジスタ２２２からのデータが端子ｂ−ｃ，端子２０３を介して返信されるときは、サイクルＴａ４で示すようにでは8bitのデータである。
これにより、次のサイクルの終わりの時点で、伝送データが正しく伝送されたかどうかを検出することができる。この検出は、ＭＰＵ１００が伝送データを次のサイクルまで保持し、返送データと比較することにより実施される。

この結果、ＭＰＵ１００は、データを伝送する毎に読み出しコマンドを送る負担が軽減される。また伝送したデータが正しく伝送されているかどうかを早い時期に検出可能である。読み出しコマンドを伝送する方法であると、読み出しコマンド自体にエラーが生じた場合、データに異常が有ったのか、読み出しコマンドに異常があったのか区別しにくい。しかし、本実施形態によると、読み出しコマンドの異常、正常の判断要素は不要となる。

さらに、スイッチ２２１Ｂは、レジスタ２２２に格納されているデータの読み出し時に利用されることができる。したがって、ＭＰＵ１００のアプリケーションが従来のように、レジスタの指定アドレスの送信と、指定アドレスへの書き込みデータの送信と、書き込んだデータの読み出しコマンドの送信と、および読み出しデータの受信とチェックと、を繰り返すようなアプリケーションの場合であっても、上記の受信部２００は、利用されることが可能である。

なお上記の説明では、レジスタアドレスData3がコマンドデコーダ２２１に入力したとき、コマンドデコーダ２２１は、現サイクルの前のサイクルでレジスタ２２２に書き込んだデータを読み出すと説明した。しかしこの実施形態に限らず、レジスタアドレスData3がコマンドデコーダ２２１に入力したとき、コマンドデコーダ２２１は、現サイクルの複数サイクル前にレジスタ２２２に書き込んだデータを読み出す構成であってもよい。

また、メモリ２２１Ａから読み出され、ＭＰＵ１００にフィードバックされるデータは、現サイクルの１つ前のサイクルでメモリ２２１Ａに書き込まれたデータであると説明した。しかしこれに限らず、現サイクルの複数サイクル前にメモリ２２１Ａに書き込まれたデータがＭＰＵ１００にフィードバックされる構成であってもよい。
より具体的には、メモリ２２１Ａは部分メモリ２２１Ａａ、２２１Ａｂを有し、第１サイクルでは、第１シリアルデータを部分メモリ２２１Ａａに格納し、第２サイクルでは、第２シリアルデータを部分メモリ２２１Ａｂに格納し、第３サイクルにおいて、部分メモリ２２１Ａａから第１シリアルデータを読出し、出力するようにするとしてもよい。
また、メモリ２２１Ａは、１つを示したが複数が用意されていてもよい。そして、コマンドに応じて任意のメモリのデータがスイッチにより選択されて読み出されて返送されてもよい。
なお、本発明において、第４サイクルでは、ＭＰＵ１００からレジスタからのデータの読出し指示に基づいてデータを出力する場合、レジスタに格納されているデータはシリアルデータから識別データを除いたビット数(ここでは８ｂｉｔ)のデータを出力することとなる。一方、メモリ２２１Ａに格納されたデータは識別データを含むシリアルデータ（９ｂｉｔ）となるため、Ｔａ１〜３に対してＴａ４の時間を短縮した形を例示したが、これに限られない。
Ｔａ４もＴａ１〜３と同様の時間として、ＭＰＵ１００からレジスタからのデータの読出し指示に基づいてデータを出力する前後にブランク期間を設けてもよい。

図３は、ＭＰＵ１００と受信部２００間のデータ送受信動作を再度フローチャートで示している。シリアルクロックのオン期間Ｔａ１では、ＭＰＵ１００から受信部２００にアドレスData1が送信される。またＭＰＵ１００は、受信部２００のメモリ２２１Ａから読み出された初期データ０００・・０を受け取る。シリアルクロックの次のオフ期間Ｔｂ１後のシリアルクロックのオン期間Ｔａ２では、ＭＰＵ１００から受信部２００に入力データData2が送信される。同時にＭＰＵ１００はメモリ２２１Ａから読み出され、フィードバックされた返送アドレスData1を受け取る。また、ＭＰＵ１００から受信部２００に送信された入力Data2は、コマンド識別データを除かれたデータがレジスタ２２２へと格納される。このときスイッチ２２１Ｂの接続状態は、端子ａ−ｃの接続状態であり、メモリ２２１Ａにデータが書き込まれ、かつメモリ２２１Ａに格納されているデータが読み出される。そして読み出されたデータが、第３端子２０３を介してＭＰＵ１００に返信される。このとき読み出されたデータは、コマンド識別データを含む例えば９ビットのデータである。

ＭＰＵ１００はフィードバックされた返送アドレスData1が、先に送信したアドレスData1と同じデータであるかどうかをビット単位で検査することができる。
シリアルクロックの次のオフ期間Ｔｂ２後のシリアルクロックのオン期間Ｔａ３では、ＭＰＵ１００から受信部２００にアドレスデータData3が送信される。同時にＭＰＵ１００はメモリ２２１Ａから読み出され、フィードバックされた返送入力データData2を受け取る。そしてＭＰＵ１００はフィードバックされた返送入力データData2が、先に送信した入力データData2と同じデータであるかどうかをビット単位で検査することができる。

ここで、アドレスデータData3は、期間Ｔａ２で送信した入力データData2をレジスタ２２２から読み出せというコマンドであるものとする。するとコマンドデコーダ２２１は、スイッチ２２１Ｂの接続を端子ｂ−ｃの接続状態に切り替え、レジスタ２２２から返送入力データData3を読み出す。この読み出された返送入力データData3は、ＭＰＵ１００へ送信される。端子ａ−ｂの接続状態の時は、レジスタ２２２から読み出されたデータが第３端子２０３を介してＭＰＵ１００に返送される。このとき読み出されたデータは、コマンド識別データを含まない例えば８ビットのデータである。

図４は、図１のデータ通信装置に比べてメモリ２２１Ａ、スイッチ２２１Ｂが削除された例を示し、図５はその動作を示すタイミングチャートを示している。
このデータ通信装置によると、ＭＰＵ１００から送信したデータが受信部２００に確実に届いているかどうかを検査する場合、以下のように検査している。

即ち、ＭＰＵ１００は、図５に示すシリアルクロックＳＣＬのオン期間Ｔａ１に、レジスタアドレスData1を送信する。コマンドデコーダ２２１は、レジスタアドレスData1を解釈し、レジスタ２２２のアドレスを確保する。ＭＰＵ１００は、次のリアルクロックＳＣＬのオン期間Ｔａ２に、データData2を送信する。すると、コマンドデコーダ２２１は、データData2を、確保しているレジスタ２２２のアドレスData1に格納する。

ここでＭＰＵ１００は、格納されたデータData2が、正しいデータであるかを確認するために、コマンドとして特定のレジスタアドレスData3を送信する。コマンドデコーダ２２１は、レジスタアドレスData3を解釈し、レジスタ２２２から先のデータData2を読み出し、シリアルデータ出力として第３端子２０３に出力する。ＭＰＵ１００は、返送されたレデータData2が正しい値であるかどうかをチェックする。

上記の方式であると、ＭＰＵ１００は、送信したデータが正しく受信部２００に送信されているかどうかをチェックするために、レジスタ２２２からデータを読み出すためのコマンドを送信している。ＭＰＵ１００は、もし、データData2が正しくなかった場合、或いは返送されてこない場合、先のデータData2がエラーを生じているのか、或いはレジスタアドレスData3がコマンドとして機能しなかったのかを、判断することができない。また、ＭＰＵ１００は、データ検査のために、あえてレジスタ２２２からデータを読み出すためのコマンド（レジスタアドレスData3）を送信しなければならず、リアルタイムのデータ検査が出来ない。

上記した図４及び図５の技術に対して、図１の構成によると、ＭＰＵ１００は、レジスタのデータの読み出しコマンドを送る負担が軽減される。ＭＰＵ１００は、読み出しコマンドの異常、正常の判断は不要となる。また伝送したデータが正しく伝送されているかどうかを早い時期に検出可能である。

図６は、一実施形態が適用された表示装置の概略構成を示す図である。図６において、液晶表示パネルＬＣＤは、第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向配置された第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に形成された液晶層と、を備えている。第１基板ＳＵＢ１をアレイ基板、第２基板ＳＵＢ２を対向基板と称しても良い。液晶表示パネルＬＣＤを駆動する液晶パネルドライバＩＣ１は、第１基板ＳＵＢ１上に搭載されている。

液晶パネルドライバＩＣ１は、フレキシブル基板を介して、外部装置１０と接続されている。外部装置１０は、先に説明したＭＰＵ１００を含む。外部装置１０は、液晶パネルドライバＩＣ１に対して、画像データ、及び画像データを表示するためのシーケンス制御データなどを供給する。また外部装置１０のＭＰＵ１００は、伝送データを次のサイクルまで保持し、返送データと比較することにより、一致するか否かを検出する。ここで、ＭＰＵ１００は、伝送データと返送データとが不一致である場合、伝送データを再送することができる。しかし、不一致が数回連続した場合、ＭＰＵ１００は、停止処理部１０１を制御し、表示装置の動作停止、或いは異常であることの警告表示を実施させることができる。

液晶パネルドライバＩＣ１は、外部装置１０から供給された各種の信号を受け取るための受信部２００を含む。受信部２００は、先に説明したコマンドデコーダ２２１、メモリ２２１Ａ，スイッチ２２１Ｂ，レジスタ２２２などを含む。
第１基板ＳＵＢ１は、表示領域ＤＡと表示領域ＤＡの周囲に非表示領域を有する。表示領域ＤＡ内には、複数の画素が２次元に配列されている。各画素のゲート電極は対応するゲート線に接続されている。また各画素の入力電極は、対応するソース線に接続されている。

表示領域ＤＡの周囲に形成された例えば左側の非表示領域にゲート線駆動回路ＧＤが形成されている。ゲート線駆動回路ＧＤはゲート線を駆動することができる。また下側の非表示領域にソース線駆動回路（マルチプレクサと称される場合もある）ＭＵＰが構成されている。ソース線駆動回路ＭＵＰは、ソース線に対して画素信号を出力することができる。

したがって、各画素は対応するゲート線に与えられる選択信号により選択的にオンオフ制御され、そして、オン状態の各画素に対してソース線を介して画素信号が書き込まれる。
上記のゲート線駆動回路ＧＤは、液晶パネルドライバＩＣ１から与えられるタイミング信号に基づいて、ゲート線を選択的に駆動する。またソース線駆動回路ＭＵＰは、液晶パネルドライバＩＣ１から出力される画素信号をソース線に対して供給することができる。この場合、ソース線駆動回路ＭＵＰは、液晶パネルドライバＩＣ１から与えられるタイミング信号に基づいて、任意のソース線に対して画素信号を供給することができる。

したがって、任意の画素が、ゲート線駆動回路ＧＤとソース線駆動回路ＭＵＰにより、選択的に導通と非導通に制御されることができる。この制御により、表示領域の部分的な領域の画素信号の書換え処理が可能である。勿論、表示領域ＤＡの全体の画素に対して、行毎に順次画素信号を書き込む処理（表示走査処理）を行うことも可能である。

ここで、受信部２００とＭＰＵ１００には、上記したデータ通信装置が構成されている。このデータ通信装置により、送信されるデータとしては、例えば、ゲート線駆動回路ＧＤやソース線駆動回路ＭＵＰの動作シーケンスを設定するためのコマンド（シーケンス制御データ）がある。外部装置１０から受信部２００に画像データを送信する場合もデータ通信装置を適用できる。この場合、実施形態は、シリアルデータよりもパラレルデータを送信する形態とするほうが好ましい。

図７は図６に示した表示装置で扱われる送信データの種類の一例を示している。外部装置１０から液晶パネルドライバＩＣ１に送信されるデータとしては、レジスタ２２２のアドレスを指定するデータ、レジスタ２２２に格納するためのコマンドデータ（シーケンス制御データ）、液晶パネルドライバＩＣ１からソース線駆動回路ＭＵＰに供給する画像データなどがある。画像データとしては、背景画像及び動画像のためのデータ、操作のために利用されるオブジェクト（操作ボタン、ポップアップ画像）のデータなどがある。

図８は、ＭＰＵ１００と受信部２００との相互通信において、ＭＰＵ１００側の動作の例をフローチャートで示している。
ＭＰＵ１００はアドレスＡ１１又は該アドレスＡ１１に格納するデータ（コマンド）Ｂ１１を受信部２００に向けて送信する（ステップＳＢ１）。またＭＰＵ１００は、この送信と同時に例えば前回送信したデータ（返送データ）を受信部２００から受け取る。ＭＰＵ１００は、返送データが、エラーを含まないかどうかをチェックする（ステップＳＢ２）。エラーが無い場合、ＭＰＵ１００は、次のアドレスＡ１２を受信部２００に向けて送信する（ステップＳＢ３）。またＭＰＵ１００は、この送信と同時に例えば前回送信したアドレスＡ１１又はデータ（コマンド）Ｂ１１を返送データとして、受信部２００から受け取る。そして、ＭＰＵ１００は、返送データが、エラーを含まないかどうかをチェックする（ステップＳＢ４）。エラーが無い場合、ＭＰＵ１００は、次のデータを受信部２００に向けて送信する。またステップＳＢ３で送信したアドレスＡ１２の返信を受けて、エラーが無いかどうかをチェックする（ステップＳＢ６）。

ここで、もしステップＳＢ４において、エラーがあった場合、ＭＰＵ１００は、エラー検出回数がＮ回以上かどうかを判定する。エラー検出回数がＮ回よりも少ない場合は、ＭＰＵ１００は、ステップＳＢ３で送信したアドレスＡ１２を一度退避させる（ステップＳＢ７）、そして再度ステップＳＢ１に戻り、処理を実行する。もしステップＳＢ４において、エラー検出回数がＮ回以上であった場合、ＭＰＵ１００は、停止処理部１０１を制御し、表示装置の動作停止及び警告を表示する。別の実施形態として、ステップＳＢ４において、エラービット数がｍビット以内であれば、ステップＳＢ５に移行し、エラービット数が（ｍ＋１）ビット以上であれば表示装置の動作停止及び又は警告を表示しても良い。

図９は、ＭＰＵ１００と受信部２００との相互通信において、ＭＰＵ１００側の動作の他の例をフローチャートで示している。
ＭＰＵ１００は画像データＰ１１を受信部２００に送信する（ステップＳＣ１）。又同時に前回の送信データ（返送データ）を受け取り、チェックする（ステップＳＣ２）。ここでＭＰＵ１００は、返送データにエラーが無い場合、次の画像データを受信部２００に送信する（ステップＳＣ３）。同時に前回送信した画像データを受け取り、エラーの状態をチェックする（ステップＳＣ４）。エラーが（Ｍ−１）ビット以下であれば、次のデータを送信する（ステップＳＣ５）。同時にステップＳＣ３で送信した画像データの返送画像データを受け取り、チェックする（ステップＳＣ６）。ステップＳＣ４において、エラーがＭビット以上であれば、ステップＳＣ３で送信すべき画像データを一時退避させ、ステップＳＣ１の処理に戻る。また、ステップＳＣ４において、エラーがＭビット以上の場合、ＭＰＵ１００は、停止処理部１０１を制御し、表示装置の動作停止及び警告を表示する。別の実施形態として、ステップＳＣ４において、所定ビット値以上のエラーの検出回数がｎ回以内であれば、ステップＳＣ５に移行し、所定ビット値以上のエラーの検出回数が（ｎ＋１）回以上であれば表示装置の動作停止及び又は警告を表示しても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００・・・マイクロプロセッシングユニット、２００・・・受信部、２２１・・・コマンドデコーダ、２２１Ａ・・・メモリ、２２１Ｂ・・・スイッチ、２２２・・・レジスタ。

Claims (6)

1. シリアルクロックが入力される第1端子、前記シリアルクロックに同期して所定の伝送単位で送られてくる第1データを受信する第２端子、及びデータを外部へ出力する第３端子と、を有する受信部と、
   前記第２端子から受け取った前記第1データを解析するデコーダと、
   前記受け取った前記第1データを格納するレジスタと、
   前記受け取った前記第1データを一時格納すると共に、前記第２端子から受け取る第２データに同期して、一時格納している前記第1データを出力するメモリと、
   前記メモリから出力された前記第1データを前記第３端子に導出するか、または、前記レジスタから読み出されたデータを前記第３端子に導出するか、何れか一方を選択できるスイッチと、を備えるデータ通信装置。
2. 前記第１データが前記レジスタのアドレスである場合、前記デコーダは前記アドレスを前記メモリに書き込むとともに、前記レジスタの前記アドレスを指定する、請求項１記載のデータ通信装置。
3. 前記第２データが特定の値の場合、前記デコーダは前記レジスタに書き込まれたデータを読み出すとともに前記スイッチを制御し、前記レジスタと前記第３端子とを接続状態にする、請求項１記載のデータ通信装置。
4. 前記レジスタに格納されたデータは、表示パネルを駆動する駆動回路のタイミングパルス生成用として用いられる、請求項１記載のデータ通信装置。
5. マイクロプロセッシングユニットと、前記マイクロプロセッシングユニットとが、接続される受信部と、を有するデータ通信システムであって、
   前記受信部が、
   シリアルクロックが入力される第1端子、前記シリアルクロックに同期して所定の伝送単位で送られてくる第1データを受信する第２端子、及びデータを外部へ出力する第３端子と、
   受け取った前記第1データを解析するデコーダと、
   前記受け取った前記第1データを格納するレジスタと、
   前記受け取った前記第1データを一時格納すると共に、前記第２端子から受け取る第２データに同期して、前記一時格納している前記第1データを出力するメモリと、
   前記メモリから出力された前記第1データを前記第３端子に導出するか、または、前記レジスタから読み出されたデータを前記第３端子に導出するか、何れか一方を選択できるスイッチと、を有し、
   前記マイクロプロセッシングユニットが、
   前記シリアルクロックの出力端子、前記第１データ、第２データを出力する出力端子、前記第３端子からのデータを受け取る入力端子を有し、
   前記第３端子から受けた返送データと、この返送データに対応する保存データとを比較し、前記返送データのエラーの有無をチェックする手段を有したことを特徴とするデータ通信システム。
6. 前記マイクロプロセッシングユニットが、前記返送データのエラー検出回数が所定回数以上のときは、警告を行うことを特徴とする請求項５記載のデータ通信システム。

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