JPH04103731U - デイジタル圧伸回路 - Google Patents

Abstract

(57)【要約】 【目的】高速でかつ安価な信号圧伸回路を提供する。 【構成】バレルシフターはアレイ１の形態で並列ＰＣＭ
バス２からＰＣＭワードステップビットを受け取り、線
形ワードのいずれか一方の形態にシフトする。並列ＰＣ
Ｍバス２に現れるＰＣＭワードのサインビットは、並列
線形バス３に直接印加される。ＰＣＭバス２から受け取
られた弦ビットはデコーダ４に印加され、それに反応し
てデコーダ４はマルチプレクサ回路５に印加するための
制御信号を発生する。それに応答して、マルチプレクサ
回路５はアレイ１に印加するために予め定められた１つ
の出力端子にイネーブル信号を発生し、ステップビット
を予め定められた数の位置だけ左へシフトする。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は一般にディジタル信号伝送、特にディジタル音声信号圧伸用回路に関 する。

【０００２】

【従来の技術とその問題点】

今日、通信システムは、しばしば、ゲイン制御等のためにパルス符号変調(Ｐ ＣＭ)されたディジタル信号を演算処理することが要求されている。ＰＣＭ信号 は音声信号の圧縮された表現である８ビット浮動少数点の典型的な形態をとって いる。信号において直接演算操作をするために、ＰＣＭ信号はまず１３もしくは １４ビットの線形の表現に伸長されなければならない。同様に、線形ディジタル 音声信号は通信システムを通して伝送する前に、対数ＰＣＭ表現に圧縮される必 要がある。

【０００３】 ディジタル信号を圧伸するための従来の技術は、圧縮されたＰＣＭ信号を線形 信号に、およびその逆に変換するためのシリアル回路を典型的に組み入れている 。シリアル技術は、変換過程の制御用に複合タイミング回路を典型的に用いてい る。また、シリアルビットが並列形態においてパイプラインで送られる代わりに 個々に操作もしくは処理されるので、変換過程は実行のためにかなりな時間を必 要とする。

【０００４】

【考案が解決すべき問題点】

本考案によれば、単一の安価な回路によってディジタル信号が圧縮もしくは伸 長(圧伸)される。Ａ−法則およびμ−法則ＰＣＭプロトコルに適応する回路は完 全にスタティックであり、成功した実施例ではＣＭＯＳに組み込まれている。

【０００５】 ＣＣＩＴＴ推奨Ｇ１７２,Ｇ７１１,Ｇ７１２μおよびＧ７３２Ａに適合するＰ ＣＭ信号は、サインビットを各々含む８ビットワード、エクスポーネント部(exp onent portion)(弦)および４ビットのマンティッサ部(mantissa portion)(ス テップ)からなる。

【０００６】 本考案によれば、ＰＣＭワードをサインビット、弦およびステップビットの３ 成分に分離し、また分離された成分をＰＣＭワードの線形に示された量的表現に 伸長する回路を備えている。伸長中、ステップビットは弦ビットの大きさに比例 して幾らかの位置だけ左へ移行され、またステップビットは高レベル論理信号に より囲まれるかもしくは詰め(padded)られる。

【０００７】 圧縮の過程中、圧縮されるべき線形信号の順序は線形信号の最大有効non-zero ビットの位置を検出する手段、およびステップビットの表現として前述の最大有 効ビットの左に隣接した４ビットを選定する手段、そして一方では最大有効non- zeroビットの順序を対応する一対の３弦ビットに書き直す手段により確認される 。

【０００８】 ４ビットバレルシフターは前述の変換を実行するために優先している実施例に 従って使用され得る。バレルシフターは先に決定された数のビットを有する入力 ディジタルワードを入力ワードのシフトされた表現の形態で別のディジタルなワ ードに変えるための回路としてよく知られている。多くのバレルシフターの形態 は、あるワードを非常に多数のビットを有するワードに伸長するシフターや、残 された各ビットを左へ一位置シフトする一方、ディジタルワードの最大有効ビッ トを出力ワードの最小有効ビット位置へシフトするラップラウンド(wrap−aroun d)シフトを含めて公知である。このような公知の形状は、たとえばＣarver及び Ｍead著 の“Ｉntroduction to ＶＬＳＩ Ｓystems" (１９８０), Ａddiso n Ｗesley Ｐublishing Ｃompany, Ｉnc., p157-163. に述べられている。

【０００９】 バレルシフターの有利な特性はその双方向性および並列処理形態にある。バレ ルシフターは並列処理を経てＰＣＭワードの伸長と同様に線形信号の圧縮に用い られ、その結果一連の圧伸回路に比較して、高速で低コストの回路が高価で低速 である先行技術の欠点を補っている。

【００１０】 成功した原型に従って、６ビットバレルシフターは４ステップビットをシフト し、論理高レベル信号を伴うステップビットを包囲するかあるいは詰められ(pad ding)るのに用いられている。

【００１１】

【問題点を解決する手段】

本考案は第１および第２のディジタル信号バスによって運ばれたディジタル信 号を圧伸するための回路において、 (a)上記第１のディジタル信号バスにある圧縮ディジタル信号の第１の複数の ビットを解読するとともに、それに応答して第１制御信号を発生するための手段 、 (b)上記第２のディジタル信号バスにある線形ディジタル信号の第１の複数の ビットを符号化するとともに、それに応答して第２の制御信号を発生するための 手段、 (c)第１もしくは第２制御信号のいずれか１つを受け取り、それに応答して、 上記圧縮信号の複数のビットを所定の位置だけ左へ、もしくは上記線形信号の複 数のビットを所定の位置だけ右へのいずれか１つをシフトするための受け取り手 段、 (d)上記圧縮信号の線形表現の形態をなす上記第２信号バスに、圧縮信号 の上記シフトされたビットを印加するための手段、 (e)上記符号化されたビットと線形信号のシフトされたビットを結合するとと もに、上記線形信号の圧縮表現の形態をなす上記第１信号バスに上記結合された 信号を印加するための手段 を備えたことを特徴とする。

【００１２】

【実施例】

以下図面を伴う詳細な説明によってより理解できる。 図１において、バレルシフターはアレイ１の形態で並列ＰＣＭバス２からＰＣ ＭワードのＡ,Ｂ,ＣおよびＤで示された４つのステップビットを受け取り、その ステップビットを１２もしくは１３ビット線形ワードのいずれか一方(入力ＰＣ ＭワードがＡ−法則符号化であるかμ−法則符号化であるかによる)の形態にシ フトする。

【００１３】 並列ＰＣＭバス２に現れるＰＣＭワードのサインビットは、並列線形バス３に 直接印加される。ＰＣＭバス２から受け取られた弦ビットはデコーダ４に印加さ れ、それに反応してデコーダ４はマルチプレクサ回路５に印加するための８つの 出力の内の１つに制御信号を発生する。それに応答して、マルチプレクサ回路５ はアレイ１に印加するためにその８つの出力端子の予め定められた１つにイネー ブル信号を発生し、それによって、図２において以下により詳細に述べるように 、４つのステップビットを予め定められた数の位置だけ左へシフトされる。

【００１４】 マイクロプロセッサ(図示せず)のような外部コントローラはアレイ１,マルチ プレクサ回路５およびオフセット加算器／減算器６に印加するために、一対の制 御信号ＤＩＲＮおよびＡ／μ−法則を発生する。ＤＩＲＮ信号の値はＰＣＭー線 形ワード伸長器もしくは線形ーＰＣＭワード圧縮器のいずれか一方であるように 圧伸回路の作用を指定している。Ａ／μ−法則制御信号は、Ａ−法則もしくはμ −法則の符号化ＰＣＭワードのいずれか一方を圧伸するための本考案回路の作用 を選択する(たとえば、以下により詳細に述べる、オフセット加算器／減算器回 路６を経て、３３のオフセット値は伸長の間減算され、またμ−法則の圧縮の間 加算されねばならない。)

【００１５】 伸長期間には４ステップビットが上述した予め定められた数の位置だけ左へシ フトされ、さらに、オフセット加算器／減算器回路６へ印加するためにアレイ１ の複数の双方向性端子に現れる。アレイ１の内部回路は、４ステップビットを運 ぶ端子にすぐに隣接した端子に一対の論理高レベル信号を発生する。アレイ１は 線形ワードの残りのビットを論理低レベルにする。

【００１６】 ディジタル通信技術において当業者に公知のごとく、μ−法則符号化ＰＣＭワ ードからその線形表現に変換するためには、線形変換曲線に対するμ−法則のゼ ロ交差点においてmid−rise量子化ステップ用に半ステップの構成補正の減算に 対応して、３３のオフセット値は伸長された線形ディジタルワードから減算され ることが要求されている。このオフセット値は圧縮の間(たとえばＰＣＭワード を符号化する間)、線形ディジタルワードに加えられる。

【００１７】 したがって、アレイ１の双方向性端子に現れるシフトされたビットはオフセッ ト加算器／減算器回路６に印加され、３３のオフセット値はそれから減算される 。次の過程、たとえば、本考案の要部ではない加算ディジタル信号回路によるゲ インスケール制御等のために、和信号は並列線形バス３に印加される。

【００１８】 Ａ−法則符号化ＰＣＭワードが伸長される場合には、外部プロセッサはオフセ ット加算器／減算器６に印加するために論理高レベルＡ／μ−法則信号を発生し 、これに応答して、加算器／減算器６はアレイ１の双方向性端子に現れているシ フトされたビットに対して透過性(transparent)になる。

【００１９】 圧縮中、並列線形バス３に現れた線形ワードはオフセット加算器／減算器６に 印加され、μ−法則符号化圧縮の結果、前述した３３のオフセット値がそれに加 算される。線形ワードに最大有効ビットは、その最大有効non-zeroビットを検出 するために主要な１つの検出回路７に印加される。先頭検出回路７の８つの出力 はマルチプレクサ５の８つの各入力および８対３ビット符号化回路８の８つの各 入力に接続される。検出回路７は線形ワードの最大有効non-zeroビットの位置を 示す制御信号を発生する。

【００２０】 外部コントローラはオフセット加算器／減算器６、アレイ１およびマルチプレ クサ５に印加するための論理低レベルＤＩＲＮ制御信号を発生する。これに応答 して、マルチプレクサ９は先頭検出回路７から制御信号を受け取り、以下に図２ にてより詳細に述べるように、マルチプレクサ９は検出された最大有効ビットに 隣接した最少有効４ビットがアレイ１を通ってシフトし抽出され、ＰＣＭバス２ に印加されるようにアレイ１の予め定められた素子をイネーブルにする。

【００２１】 また、先頭検出器７からの制御信号は、並列ＰＣＭバス２に印加するための３ 弦ビットを発生するように、回路８において符号化される。並列線形バス３から のサインビットは、上述のように、並列ＰＣＭバス２に線形印加される。 上述したアレイ１に印加されたディジタル信号のバレルシフトは次の表１およ び表２に示す。

【００２２】

【表１】

【００２３】

【表２】

【００２４】 表１および表２から解るようにＡ−法則圧縮ワードは１２ビット線形ワードに 伸長され、一方、μ−法則圧縮ワードは１３ビット線形ワードに伸長される。１ ２もしくは１３ビットＰＣＭー線形変換をアレイ１に適応するようにする回路は 以下に図５でより詳細に述べる。

【００２５】 本考案をより解りやすくするために、ＰＣＭバス２で運ばれた、10101010の値 をもつ入力μ−法則ワードの伸長例について考察する。論理高レベルサインビッ トは並列ＰＣＭバス２から並列線形バス３に直接印加され、３ビット弦信号 010 はデコーダ回路４に印加され、そして、４ビットステップ部分 1010 はアレイ １に印加される。

【００２６】 表２によると、アレイ１からの１３ビット線形ワード出力は0000011010100の 形態であることが解る。 、準線形もしくは0000010110011形態の偏った線形ディ ジタルワードが、 利得変換やディジタルろ過等のごとく、さらに進んだ２進数処 理のために線形バス３に印加されるように、この１３ビット準線形信号はオフセ ット加算器／減算器６に印加され、その３３の値(100001進数)を減算する。

【００２７】 次に、たとえば並列線形バス３によって運ばれた1001101010110形態の線形ワ ードのＡ−法則圧縮について考察する。最大有効論理高レベルサインビットは並 列線形バス３から並列ＰＣＭバス２へ線形印加される。先頭検出器７は第３の有 効位置(サインビットを含まない)にある、線形ワードの最大有効高レベルビット を検出する。従って、先頭検出回路７はマルチプレクサ５および符号化回路８に 印加するために00100000形態の８ビット制御信号を検出する。これに応答して、 符号化回路８は次の３弦ビット、101 を発生する。そしてマルチプレクサ５は、 先頭の１つのビットに隣接した４つの最少有効ビット(たとえばビット 1010)が アレイ１を通してシフトされ、並列ＰＣＭバス２に印加されるようにするべく、 制御信号を発生する。従って、Ａ−法則ＰＣＭワードを圧縮した出力は11011010 形態のＰＣＭバス３に印加される。

【００２８】 図２においては、１１ー１６,２１ー２６,３１ー３６,４１ー４６,５１ー５６ ,６１ー６６,７１ー７６および８１ー８６で表示された、複数の伝送ゲート素子 から成る、アレイ１の構造が詳細に示されている。アレイ１はそれぞれ６つの伝 送ゲート素子から成る８つの列で構成されている。各列は、マルチプレクサ５の 予め定められた出力にそれぞれ接続されている、対応イネーブル線１７,２７,３ ７,４７,５７,６７,７７,８７に各々接続されている。付加イネーブル線１８,２ ８,３８,４８,５８,６８,７８および８８は、それぞれのインバータ１９,２９, ３９,４９,５９,６９,７９および８９を経て、伝送ゲート素子の対応する１つの 列およびイネーブル線１７,２７,３７,４７,５７,６７,７７および７８に接続さ れている。 伝送ゲート素子の個々の構造および作用は以下に図４にてより詳細に述べる。

【００２９】 外部コントローラによって発生した前述の制御信号ＤＩＲＮは、トランジスタ ９１ー１０４のゲート入力およびマルチプレクサ５のＤＩＲ制御入力に印加され る。トランジスタ９１ー９７の電源端子は素子１１ー１６の双方向性のポートに 接続されている。トランジスタ９８ー１０４の電源端子は素子２６,３６,４６, ５６,６６,７６および８６の対角ポートにそれぞれ接続されている。トランジス タ９１ー１０４のドレイン端子はすべて接地されている。

【００３０】 デコーダ４は公知の典型的な３ー８ビットデコーダで、エンコーダ８は公知の 典型的な８ー３ビットエンコーダである。マルチプレクサ５は、アレイ１(図１ 参照)を制御するためのデコーダ４から出ている制御線１１０ー１１７を選択し 、反応して、外部プロセッサからそのＤＩＲターミナルにおいて論理高レベルＤ ＩＲＮ信号を受け取り、その結果ＰＣＭワードの伸長がなされる。同様にマルチ プレクサ５は線形ワードの圧縮をなすようアレイ１を制御するために、制御線１ ２０ー１２７を選択し、これに応答して、ＤＩＲ端子において論理低レベルＤＩ ＲＮ信号を受け取る。

【００３１】 ＤＩＲＮ制御信号はまた、インバータ１０５を経て、伝送ゲート１０６のディ スエーブル入力に接続されている。ゲート１０６の１つの端子は論理高レベル電 圧電源に接続されており、残りの端子は伝送ゲート素子１１に接続されている。

【００３２】 マルチプレクサ５の出力Ｌ２は、伸長されたＡ−法則信号(表１参照)において 、“Ａ"ステップビットに隣接した最大有効ビットを論理高レベルか論理低レベ ルのどちらか一方にさせるために伝送ゲート素子１６に接続している。特に、弦 ビットを有しているＡ−法則ＰＣＭワードの伸長の場合、次のようになる;００ ０,ＬＺ＝０,もしくはＬＺ＝１。

【００３３】 動作中、図１において、上述したように、マルチプレクサ５はデコーダ４もし くは先頭検出器７のどちらか１つから制御信号を受け取ったときイネーブル線１ ７,２７,３７,４７,５７,６７,７７,８７の１つに高イネーブル信号を発生する 。

【００３４】 伝送ゲート素子のいずれかの列のイネーブル線(たとえば、イネーブル線１７) に印加されている論理低レベル信号の場合、並列ＰＣＭバス２から受け取られま た各伝送ゲート素子(たとえば１２ー１５)に印加された４ステップビットは隣接 素子(２２ー２５)に垂直にシフトされる。同様に、１つもしくはそれ以上の素子 列の対角の端子に現れる信号は、各隣接した対角素子にあらわれるように対角線 状に移され、シフトされる。

【００３５】 しかしながら、上述のように、イネーブル線の一つは論理高レベルとなるであ ろうし、その結果、予め定められた列の１つの最上垂直端子に印加されるビット は、隣接した対角素子に印加されるべく、各最下端の対角端子に現れるように転 換される。また、最下端の垂直端子に現れる信号は、各素子列の最上垂直端子に 現れるようにシフトされる。このように、イネーブル列の素子によって移動され た各ビットは、ＰＣＭワードの伸長の場合、アレイ１の左および下方へシフトさ れ、ＰＣＭ符号化もしくは線形ワードの圧縮の場合、素子のイネーブル列を通っ て上方および右方へシフトされる。

【００３６】 ＰＣＭワードの伸長の場合、外部コントローラからのＤＩＲＮ制御信号は、ト ランジスタ９１ー１０４および伝送ゲート１０６がイネーブル化されるように論 理高レベルとなる。このように、並列ＰＣＭバス２に現れたステップビットは素 子１２ー１５に印加され、論理高レベル信号は伝送ゲート１０６およびマルチプ レクサ５のＬＺ出力を経て、伝送ゲート素子１１および１６にそれぞれ印加され る。従って、並列線形バス３に現れている線形ワードが、シフトされたステップ ビットに隣接した最小有効ビットにおいて複数のゼロを含むように、論理低レベ ル信号は、トランジスタ９１ー１０４の対応する１つからディスエーブルされた 素子列を通って対角線状に伝送される。一方、ステップビットの最大および最小 有効ビットに直ぐ隣接しているビットは論理高レベルである。

【００３７】 たとえば、制御線４７によって運ばれている論理高レベル信号に応じて伸長し ている間に、４番目の素子列がイネーブル化された場合、ゲート１０６を通って 伝送され、ＬＺ出力に現れている論理高レベル信号は、アレイ１の双方向性端子 Ｄ４およびＤ９にそれぞれ現れるようにゲート１１,２１,３１,４１および１６, ２６,３６,４６,５５,６４,７３,８２をそれぞれ通過して伝送される。 同様に 、ゲート１２ー１５に印加されたステップビットはＤ５ーＤ８端子にそれぞれ現 れるように伝送される。また、トランジスタ９１ー９３を通って伝送された論理 低レベル信号は端子Ｄ１ーＤ３に現れるように対角線状にシフトされ、一方、ト ランジスタ９４ー１００の電源端子に印加された、残りの論理低レベル信号は、 ゲート８１ー８６の垂直末端の端子にそれぞれ接続されないように方向が転換さ れるだろうし、また、トランジスタ１０１ー１０４からの論理低レベル信号は端 子Ｄ１０ーＤ１３へそれぞれ現れるように対角線状に伝送されるであろう。

【００３８】 図３では、伝送ゲート素子の１つ(たとえば素子１６)の内部回路を詳細に示し ている。イネーブル信号線１７は伝送ゲート２０１および２０２のディスエーブ ル入力、および伝送ゲート２０３および２０４のイネーブル入力に接続されてい る。反転イネーブル信号線１８はゲート２０３および２０４のディスエーブル入 力に、ゲート２０１および２０２のイネーブル入力Ｅに接続されている。

【００３９】 作動時において、イネーブル信号線１７に現れている論理高レベル信号(およ び線１８に現れている相補的な論理低レベル信号)は、Ｘ０およびＹ１端子が相 互接続され、またＹ０およびＸ１が相互接続されるようにゲート２０３および２ ０４をイネーブルにする。これにより、図２において上述したごとく、素子を通 るディジタル信号ビットの対角シフトが得られる。

【００４０】 イネーブル線１７において現れる論理低レベル信号(およびイネーブル線１８ に現れている相補的論理高レベル信号)の場合、ゲート２０１および２０２はＸ ０とＸ１端子が相互接続され、Ｙ０およびＹ１端子が相互接続されるようにイネ ーブルにされる。これにより、Ｘ０およびＸ１端子に現れているディジタル信号 ビットの垂直伝送と、動時に起こる、Ｙ０およびＹ１端子に現れている信号の対 角線状の伝送が得られる。

【００４１】 伝送ゲート２０１ー２０４は、本質的に双方向性であるので、アレイ１はディ ジタル信号の伸長と圧縮両方で、実際に使用されている。

【００４２】 図４において、先頭検出回路が詳細に示されている。複数のＮＯＲゲート３０ ０,３０１,３０２,３０３,３０４および３０５の第１入力は双方向性データ線Ｄ １２−Ｄ６にそれぞれ接続されている。インバータ３０６の入力はデータ線Ｄ１ ３に接続されており、その出力は、制御端子Ｈ７およびインバータ３０７の入力 に接続されている。 インバータ３０７の出力はＮＯＲゲート３００の第２の入 力に接続されている。ＮＯＲゲート３００ー３０５の出力は、それぞれインバー タ３０９ー３１４の第１の入力に接続されており、またＮＯＲゲート３１５ー３ ２０の第１入力にもそれぞれ接続されている。インバータ３０７ー３１３の出力 はＮＯＲゲート３１５ー３２０の各第２入力に接続されており、さらにインバー タ３１４の出力は制御端子Ｈ０に接続されている。ＮＯＲゲート３１５ー３２０ の出力は、各制御端子Ｈ６ーＨ１に、各インバータ３２１ー３２６を経て接続さ れている。

【００４３】 作動中における、形態００１１０１００のデータビットＤ６ーＤ１３を有する 線形ワードについて考察する。このように、最大有効論理高レベルビットはＤ１ １データ線により運ばれる。Ｄ１３線は論理低レベル信号を運ぶので、Ｈ７出力 端子がやはり論理高レベルであるように、インバータ３０６の出力は論理高レベ ルである。

【００４４】 インバータ３０７の出力は、ＮＯＲゲート３００および３１５の第２入力に印 加される論理低レベル信号を発生する。ＮＯＲゲート３００の第１入力は、その 出力が論理高レベル信号を運ぶように、データ線Ｄ１２から印加される論理低レ ベル信号を有している。従って、ＮＯＲゲート３１５は、出力端子Ｈ６が論理高 レベル信号を運ぶように、インバータ３２１において反転された論理低レベル信 号を発生する。

【００４５】 インバータ３０９の出力は、ＮＯＲゲート３０１および３１６の第２の入力に 印加される論理低レベル信号を有する。ＮＯＲゲート３０１の出力が論理低レベ ル信号を発生するように、ＮＯＲゲート３０１の第１入力は論理高レベル信号を 有している。従って、ＮＯＲゲート３１６の出力は、Ｈ５制御端子が論理低レベ ルを有した信号を運ぶように、ＮＯＲゲート３２２で反転される、論理高レベル 信号を発生する。

【００４６】 インバータ３１０の出力は、ＮＯＲゲート３０２および３１７の第２入力に印 加される論理高レベル信号を発生する。ＮＯＲゲート３０２の第１入力は、その 出力がＮＯＲゲート３１７の第２入力に印加される論理低レベル信号を発生する ように印加された論理高レベル信号を有している。従って、ＮＯＲゲート３１７ の出力は、論理高レベル信号がＨ４制御端子に現れるように、インバータ３２３ において反転される論理低レベル信号を発生する。ＮＯＲゲート３０３ー３０５ ,３１８ー３２０およびインバータ３１２ー３１４,３２４ー３２６は、制御端子 Ｈ３ーＨ０が各々論理高レベル信号を運ぶように上記の方法で作動する。

【００４７】 そしてデータ線Ｄ６−Ｄ１３上の最大有効論理高レベル信号ビットの検出を示 す、論理低レベル信号を有するＨ５制御端子を除いて、制御端子Ｈ０−Ｈ７の各 々は論理高レベル信号を有する。Ｈ０−Ｈ７端子は伝送ゲート素子列６１ー６６ がイネーブルになるように、１２０ー１２７制御線を経由してマルチプレクサ５ と、また１３０ー１３７制御線を経由してエンコーダ８と接続されている(図２) 。

【００４８】 圧縮中、Ｄ６データ線が有する論理低レベル信号を実際上無効にするようにト ランジスタ１０６がディスエーブルとなるように、ＤＩＲＮ制御信号は、論理低 レベルである。

【００４９】 圧縮されたＰＣＭワードのステップ部分の最小有効ステップビットが並列ＰＣ Ｍバス２に現れるのと同様、Ｄ７データ線によって運こばれた論理低レベル信号 は、伝送ゲート素子７１,６２,５２,４２,３２,２２および１２を経由して並列 ＰＣＭバス２に出現するように伝送される。

【００５０】 符号化ＰＣＭワードのステップ部分の２番目に小さい有効ビットが並列ＰＣＭ バス２に現れるのと同様、Ｄ８データ線によって運ばれた論理高レベル信号は、 素子８１,７２,６３,５３,４３,３３,２３および１３を経由して並列ＰＣＭバス ２に出現するように伝送される。

【００５１】 同じく、ＰＣＭワードのステップ部分の３番目に小さい有効ビットおよび最大 有効ビットが並列ＰＣＭバス２に現れるのと同様、データ線Ｄ９およびＤ１０に それぞれ出現した論理高レベル信号および論理低レベル信号は、ゲート８２,７ ３,６４,５４,４４,３４,２４,１４および８４,７５,６５,５５,４５,３５,２５ ,１５をそれぞれ経由して並列ＰＣＭバス２に出現するように伝送される。

【００５２】 また、制御端子Ｈ５における論理低レベル信号は、エンコーダ８を通して符号 化され、これに応じて、１０１の形態の３ビット値を有するＰＣＭワードの弦部 分を発生する。

【００５３】 上述したように、μー法則変換の場合、３３オフセット値は最大有効論理高ビ ットの検出より前に線形ワードに印加されている。オフセット加算器／減算器回 路６は、公知の方法で、一連の双方向性の全加算素子を典型的に含んでいる。

【００５４】 図２に関連した図５を参照すると、マルチプレクサ回路５はＡー法則ＰＣＭワ ードの伸長を例に詳細を述べる。

【００５５】 表１および表２を参照して上述したように、Ａー法則ＰＣＭワードは１２ビッ トの線形表現形態に伸長され、一方、μー法則ワードは１３ビット線形表現形態 に伸長される。μー法則ワードの伸長の間、Ａ／μー法則制御信号は論理低レベ ル、一方、ＤＩＲＮ制御信号は論理高レベルである。従って、ＮＡＮＤゲート４ ０１はイネーブル化され、出力ＬＺは論理高レベルのままである。同様に、論理 高レベル信号が伝送ゲート素子１１に印加されるように、トランジスタ１０６( 図２)はイネーブル化される。これは１によって囲まれているＡ,Ｂ,ＣおよびＤ( 表２)によるものである。

【００５６】 しかしながら、Ａー法則ＰＣＭワードの伸長の場合、ＤＩＲＮ信号およびＡ／ μー法則制御信号共に論理高レベルである。さらに、０００の形態の弦ビットを 有するＰＣＭワードの伸長の場合、制御線１１０は論理低レベルであり、一方、 制御線１１１ー１１７は論理高レベルである。制御線１１０によって運ばれる論 理低レベル信号は、マルチプレクサ素子４０２のＸ０入力に印加され、論理低レ ベル反転ＤＩＲＮ制御信号が選択入力Ｓに印加されるのに反応して、そのＯＵＴ 端子に現れる。マルチプレクサ素子２０４のＯＵＴ端子に現れた論理低レベル信 号は、ＮＡＮＤゲート４０１に印加するようにインバータ４０３を経て反転され る。結果として、ＮＡＮＤゲート４０１からの出力信号ＬＺは論理低レベルとな る。高レベルＡ／μー法則制御信号は、ＮＯＲゲート４０４からイネーブル線１ ７への信号出力が論理低レベルであるように、ＮＯＲゲート４０４の第１入力に 印加する。

【００５７】 Ａ／μ−法則制御信号は、ＯＲゲート４０６の第１入力に印加するためにイン バータ４０５を経て反転され、一方、マルチプレクサ素子４０２からの論理低信 号出力はＯＲゲート４０６の第２の入力に印加される。その結果、論理低レベル 出力信号の発生が次のＮＡＮＤゲート４０７の第１入力に印加される。

【００５８】 次のマルチプレクサ素子４０８のＯＵＴ端子に現れる制御信号は、論理高レベ ル信号がイネーブル線２７に印加されるように、ＮＡＮＤゲート４０７の第２入 力に印加される。各々の付加マルチプレクサ素子４１０ー４１４の出力は、各イ ネーブル線３７,４７,５７,６７,７７および８７に印加される。

【００５９】 したがって、ＰＣＭバス２により運ばれたＡ,Ｂ,Ｃ,およびＤステップビット はデータ線Ｄ５ーＤ２上に各々現れるように、素子１５,１４,１３および１２を 経て伝送される。また、論理高レベル信号はトランジスタ１０６および伝送素子 １１を経てＤ１データ線に現れるように伝送され、一方、論理低レベル信号は、 Ｄ６データ線に現れるように、素子１６,２５,３４,４３,５２および６１を通っ てＬＺ出力から伝送される。また、Ｄ７ーＤ１３データ線は、上述したように論 理低レベル信号を運ぶ。

【００６０】 ００１形態の弦ビットを有するＰＣＭワードの伸長の場合、ＬＺ制御信号は論 理高レベルになり、一方、イネーブル線１７および２７上の制御信号は、各々論 理低レベルおよび論理高レベルのままである。必然的に、“Ａ"ステップビット に隣接した最大有効ビットは論理高レベルに変換される。 ２もしくはそれ以上 の量を有する弦ビットを伴うＡー法則ＰＣＭワードの伸長の場合、イネーブル線 ３７,４７,５７,６７,７７および８７の予め定められた１つが論理高レベル信号 になる一方、残りのイネーブル線はそれに印加された論理低レベル信号を有して いるように、ＬＺ制御信号は論理高レベルのままである。

【００６１】 本考案の実施例にしたがって、この圧伸回路は、線形信号の１ビットシフトが ６dＢゲインレベル調整という結果をもたらす、ＰＣＭゲインシフト装置を構成 するために用いられた。この例にしたがって、圧縮と伸長は、比較的ゆっくりし た先行技術である一連のＰＣＭ圧伸回路に対比して、ただ１つのマイクロプロセ ッササイクルを典型的にとった。

【００６２】 当業者は本考案の別の変形例や実施例を考え出すかもしれない。たとえば、６ ×８素子アレイは好ましい実施例によって述べられたが、多種の外形のアレイは 少数のもしくは多数のビットを有している圧伸されたディジタル信号として実現 されるだろう。

【００６３】 すべてのこのような実施例および変形は、ここに付加しているクレームによっ て限定されている、本考案の領域および範囲におけるものと信じられる。

【００６４】

【考案の効果】

以上詳述したように、この考案は双方向伝送ゲートを設けて、圧縮ＰＣＭ信号 を左シフトして線形リニアバスに送出して伸長し、または上記双方向伝送ゲート により伸長ＰＣＭ信号を右シフトしてＰＣＭ信号バスに供給するようにしたもの であるから、構成が簡単でかつ安価な、スタティックで高速のディジタル圧伸回 路を提供することができる。

【図面の簡単な説明】

【図１】 本考案の最も明確な形態における圧伸回路の
ブロック図。

【図２】 本考案の好ましい実施例によるアレイ回路の
概要ブロック図。

【図３】 図２に示されたアレイ回路による電池電極の
概要を示す回路図。

【図４】 好ましい実施例による主要な１ビットを保護
するための回路の概要を示す回路図。

【図５】 好ましい実施例による多重回路の概要を示す
回路図。

【符号の説明】

１…アレイ ２…並列ＰＣＭバス ３…並列線形バス ４…デコーダ ５…マルチプレクサ ６…加算／減算器 ７…先頭検出器

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 第１および第２のディジタル信号バスに
   よって運ばれたディジタル信号を圧伸するための回路に
   おいて、(a)上記第１のディジタル信号バスにある圧縮
   ディジタル信号の第１の複数のビットを解読するととも
   に、それに応答して第１制御信号を発生するための手
   段、(b)上記第２のディジタル信号バスにある線形ディ
   ジタル信号の第１の複数のビットを符号化するととも
   に、それに応答して第２の制御信号を発生するものであ
   り、上記第２ディジタル信号バスによって運ばれた上記
   線形信号の最も有効な論理高レベルビットを検出する手
   段、および、これに応答して、その複数の出力の１つに
   論理高レベル信号の形態で上記第２制御信号を発生する
   手段をさらに含んでいる符号化手段、(c)第１もしくは
   第２制御信号のいずれか１つを受け取り、それに応答し
   て、上記圧縮信号の複数のビットを所定の位置だけ左
   へ、もしくは上記線形信号の複数のビットを所定の位置
   だけ右へのいずれか１つをシフトするための受け取り手
   段、(d)上記圧縮信号の線形表現の形態をなす上記第２
   信号バスに、圧縮信号の上記シフトされたビットを印加
   するための手段、(e)上記符号化されたビットと線形信
   号のシフトされたビットを結合するとともに、上記線形
   信号の圧縮表現の形態をなす上記第１信号バスに上記結
   合された信号を印加するための手段を備えたことを特徴
   とする圧伸回路。