JPS62150428A - 可変語長変換回路 - Google Patents
可変語長変換回路Info
- Publication number
- JPS62150428A JPS62150428A JP29044285A JP29044285A JPS62150428A JP S62150428 A JPS62150428 A JP S62150428A JP 29044285 A JP29044285 A JP 29044285A JP 29044285 A JP29044285 A JP 29044285A JP S62150428 A JPS62150428 A JP S62150428A
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- Japan
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- bit
- data
- gate
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- bits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
固定語長の演算を実行するプロセッサにおいて、２の補
数表現の任意語長の演算も実行可能とする可変語長変換
回路である。この可変語長変換回路は、符号ビットを抽
出する部分と、抽出された符号ビットと同一の論理で最
上位ビットまで伸長させる部分と、抽出された符号ビッ
トより最下位ビットまでの論理をそのまま抽出する部分
と、上記の伸長した上位ビット群と、そのまま抽出され
た下位ビット群とを合成する部分とからなる。
数表現の任意語長の演算も実行可能とする可変語長変換
回路である。この可変語長変換回路は、符号ビットを抽
出する部分と、抽出された符号ビットと同一の論理で最
上位ビットまで伸長させる部分と、抽出された符号ビッ
トより最下位ビットまでの論理をそのまま抽出する部分
と、上記の伸長した上位ビット群と、そのまま抽出され
た下位ビット群とを合成する部分とからなる。
本発明は固定語長の演算を実行するプロセッサにおいて
、２の補数表現の任意語長の演算も実行可能とする可変
語長変換回路に関する。
、２の補数表現の任意語長の演算も実行可能とする可変
語長変換回路に関する。
例えば１６ビツトの語長を有するデータを扱うプロセッ
サでは当然に１６ビツトのデータ処理を行うことを前提
とする。ところが扱うデータが常に１６ビツトでなけれ
ばならないとすると、プロセッサの利用上かなり制約を
受ける。このため、固定語長を任意語長に変換する手段
が必要とされる。−例な挙げるならば音声信号処理があ
り、この処理における音声信号は一般に８ビツトである
。
サでは当然に１６ビツトのデータ処理を行うことを前提
とする。ところが扱うデータが常に１６ビツトでなけれ
ばならないとすると、プロセッサの利用上かなり制約を
受ける。このため、固定語長を任意語長に変換する手段
が必要とされる。−例な挙げるならば音声信号処理があ
り、この処理における音声信号は一般に８ビツトである
。
音声信号はその精度がかなり要求されても、せいぜい８
ビツトあればその振幅等を十分に表現できるからである
。この場合、８→１６のビット変換を要する。
ビツトあればその振幅等を十分に表現できるからである
。この場合、８→１６のビット変換を要する。
さらに本発明では２の補数表現のデータを扱うことを前
提する。２の補数表現によれば負の数値も表せることは
周知であり、減算、除算に有効である。又、上記音声信
号であれば正側の振幅および負側の振幅を表すのＶＣ２
の補数表現は有効である。
提する。２の補数表現によれば負の数値も表せることは
周知であり、減算、除算に有効である。又、上記音声信
号であれば正側の振幅および負側の振幅を表すのＶＣ２
の補数表現は有効である。
第４図は１６ピツト語長のデータフォーマットを示す図
であり、本発明ではこのような固定語長（Ｍビット）の
データＤＭを演算対象とするプロセッサについて言及す
る。本図の例ではＭ＝１６であり、固定小数点形式のデ
ータフォーマットを示す。Ｓは符号（Ｓｉｇｎ）ビット
であり、最上位ビットに置かれる。これに引き続く１５
ピツトがデータビットＤ１４〜Ｄ。である。上記プロセ
ッサは固定語長のデータＤＭを扱うものであり、他の語
長のデータ、例えばＮビット語長（ＮはＭ＞Ｎで、Ｍ。
であり、本発明ではこのような固定語長（Ｍビット）の
データＤＭを演算対象とするプロセッサについて言及す
る。本図の例ではＭ＝１６であり、固定小数点形式のデ
ータフォーマットを示す。Ｓは符号（Ｓｉｇｎ）ビット
であり、最上位ビットに置かれる。これに引き続く１５
ピツトがデータビットＤ１４〜Ｄ。である。上記プロセ
ッサは固定語長のデータＤＭを扱うものであり、他の語
長のデータ、例えばＮビット語長（ＮはＭ＞Ｎで、Ｍ。
Ｎともに２以上の自然数）のデータＤＮは扱えない。
そこで、データ鴫が、最上位ビットを符号ビットとする
２の補数衣°現によるものであるとき、これをある変換
手段により見かけ上データＤＭと同一構成にする。
２の補数衣°現によるものであるとき、これをある変換
手段により見かけ上データＤＭと同一構成にする。
第５図は８ビツト語長のデータフォーマットを示す図で
あり、上記のデータＤＮがＮ＝８の場合である。このデ
ータＤＨをデータＤＭに変換する一例を第６図に示す。
あり、上記のデータＤＮがＮ＝８の場合である。このデ
ータＤＨをデータＤＭに変換する一例を第６図に示す。
第６図はデータＤＮをデータＤＭに変換したデータフォ
ーマットを示す図である。これは２の補数表現による性
質を利用したものであり、符号ビットＳをデータＤＭの
最上位ビットに向って伸長させることによりＤＮ−＋へ
の変換が行われ、上記の例によれば１６ピツトとして扱
って演算できる。ここに上記の性質とは、符号ビットは
データの絶対値が小さい場合には最上位ビットから下位
ビットに伸長して表せることにある。
ーマットを示す図である。これは２の補数表現による性
質を利用したものであり、符号ビットＳをデータＤＭの
最上位ビットに向って伸長させることによりＤＮ−＋へ
の変換が行われ、上記の例によれば１６ピツトとして扱
って演算できる。ここに上記の性質とは、符号ビットは
データの絶対値が小さい場合には最上位ビットから下位
ビットに伸長して表せることにある。
第６図に示したデータ変換（ＤＮ→ＤＭ）は従来、当該
プロセッサ内のプログラム処理によって行われていた。
プロセッサ内のプログラム処理によって行われていた。
いわばソフトウェア上でのデータ変換である。ところが
、データＤＮを扱うべきことを転送命令によって通知さ
れた後、実際にデータＤＭまで加工し終えるのに６〜７
命令サイクルを必要としていた。したがって従来は、デ
ータＤＮの演算が完了するまでにかなりの時間がかかり
、高速のプロセッサを実現できないという問題がある。
、データＤＮを扱うべきことを転送命令によって通知さ
れた後、実際にデータＤＭまで加工し終えるのに６〜７
命令サイクルを必要としていた。したがって従来は、デ
ータＤＮの演算が完了するまでにかなりの時間がかかり
、高速のプロセッサを実現できないという問題がある。
第１図は本発明に係る可変語長変換回路の原理構成を示
すブロック図である。本図において、まずデータＤＮは
ＤＭへの変換のために、第１抽出部１１および第２抽出
部１２へ印加され、それぞれから符号ピッ）Ｓおよび下
位ビット群ＤＮ−０を得る。符号ピッ）Ｓは符号ビット
伸長部１３に印加され、これより上位ビット群ＳＭ−Ｎ
を得る。これら上位ビット群ＳＭ−Ｎと下位ビット群Ｄ
Ｎ−０とを合成部１４にて合成し、目的とするデータＤ
Ｍに変換する。
すブロック図である。本図において、まずデータＤＮは
ＤＭへの変換のために、第１抽出部１１および第２抽出
部１２へ印加され、それぞれから符号ピッ）Ｓおよび下
位ビット群ＤＮ−０を得る。符号ピッ）Ｓは符号ビット
伸長部１３に印加され、これより上位ビット群ＳＭ−Ｎ
を得る。これら上位ビット群ＳＭ−Ｎと下位ビット群Ｄ
Ｎ−０とを合成部１４にて合成し、目的とするデータＤ
Ｍに変換する。
転送命令によりＮビット語長のデータＤＮを扱うべきこ
とを知る。データＤＮは２の補数表現によるものであり
、その最上位ビットは符号ピッ）Ｓである。そこで第Ｎ
ビット目を第１抽出部１１で抽出し、当該データＤＨが
有する符号を知る。この抽出された符号ピノ）Ｓは次段
の符号伸長部１３にて符号伸長せしめられる。つまり尚
該符号ビットと同一の論理でビット伸長せしめられ、オ
ール”１＃又はオール′″Ｏｍを得る。これが上位ビッ
ト群ＳＭ−Ｎであり、第６図のＳ連続ビットに相当する
。
とを知る。データＤＮは２の補数表現によるものであり
、その最上位ビットは符号ピッ）Ｓである。そこで第Ｎ
ビット目を第１抽出部１１で抽出し、当該データＤＨが
有する符号を知る。この抽出された符号ピノ）Ｓは次段
の符号伸長部１３にて符号伸長せしめられる。つまり尚
該符号ビットと同一の論理でビット伸長せしめられ、オ
ール”１＃又はオール′″Ｏｍを得る。これが上位ビッ
ト群ＳＭ−Ｎであり、第６図のＳ連続ビットに相当する
。
一方、データＤＮは第２抽出部１２に印加され。
ここで符号ビットＳを除く下位ビット群ＤＮ−０を抽出
する。これは第５図のデータビット列Ｄ６〜Ｄｏ に相
当する。かくして、第６図のＳ連続ビットとデータビッ
ト列Ｄ６〜Ｄｏを得たので、これらを合成部１４で合成
し、ＤＭを生成する。上記の操作は完全にハードウェア
的に処理され、極めて高速に変換される。
する。これは第５図のデータビット列Ｄ６〜Ｄｏ に相
当する。かくして、第６図のＳ連続ビットとデータビッ
ト列Ｄ６〜Ｄｏを得たので、これらを合成部１４で合成
し、ＤＭを生成する。上記の操作は完全にハードウェア
的に処理され、極めて高速に変換される。
次に実施例を説明する。
第２図は本発明に基づく可変語長変換回路の一実施例を
示す図であり、前出の構成要素と同一のものには同一の
参照番号又は記号を付して示す。
示す図であり、前出の構成要素と同一のものには同一の
参照番号又は記号を付して示す。
又、第３図は第２図に現れる要部のデータ内容を示すピ
ットノ母ターン図である。すなわち、第２図中のＡ、Ｂ
、Ｃ−Ｇに現れるビットパターンを第３図の（５）、
（Ｂ） 、 （Ｃ）〜（Ｇ）にそれぞれ示す。まず、転
送命令により、予め演算すべきデータの語長がレジスタ
（ＣＬＲ： Ｃｏｄｅ Ｌｅｎｇｔｈ Ｒｅｇｉａｔｅ
ｒ ） ３０にセットされる。つまり何ビットのデータ
ＤＮを扱うか指定される。通常は、ＤＨとして６，７あ
るいは８ビツト位であり、４ビツトのレジスタで十分で
ある。ここでは仮に８ビツトのデータＤＮを扱うものと
すると、レジスタ３０内には“１０００’（＝８）がセ
ットされる。一方、尚該８ピツトデータＤはデータバス
ＤＢ 上を転送され、例えＮ
６〜１５ば第３図（Ａ）の・やターンを持っ
ているものとする。
ットノ母ターン図である。すなわち、第２図中のＡ、Ｂ
、Ｃ−Ｇに現れるビットパターンを第３図の（５）、
（Ｂ） 、 （Ｃ）〜（Ｇ）にそれぞれ示す。まず、転
送命令により、予め演算すべきデータの語長がレジスタ
（ＣＬＲ： Ｃｏｄｅ Ｌｅｎｇｔｈ Ｒｅｇｉａｔｅ
ｒ ） ３０にセットされる。つまり何ビットのデータ
ＤＮを扱うか指定される。通常は、ＤＨとして６，７あ
るいは８ビツト位であり、４ビツトのレジスタで十分で
ある。ここでは仮に８ビツトのデータＤＮを扱うものと
すると、レジスタ３０内には“１０００’（＝８）がセ
ットされる。一方、尚該８ピツトデータＤはデータバス
ＤＢ 上を転送され、例えＮ
６〜１５ば第３図（Ａ）の・やターンを持っ
ているものとする。
同図体）のＸ印はドントケアであり、何でもよい。
いずれ所定のビットで埋められてしまうからである。な
お、同図中の最上欄は１６ビツトのビット構成を示すス
クールである。又、Ｓは既述の符号ビットに相当する。
お、同図中の最上欄は１６ビツトのビット構成を示すス
クールである。又、Ｓは既述の符号ビットに相当する。
なお、符号は正又は負をとりうるので負の場合（“１”
）を例示し、正の場合は図中かっこ内の″０１で示す。
）を例示し、正の場合は図中かっこ内の″０１で示す。
レジスタ３０からの＠１０００’は第１デコーダ（ＤＥ
ＣＩ） ３１ オｘヒ、第２デコーダ（ＤＥＣ２’）３
２に与えられ、それぞれデコードされる。ここに第１デ
コーダ３ ］、、 ＡＮＤ−ＯＲで−ト３３け第１図の
第１抽出部１１をなす。つまり、デコーダ３１は前記の
′″１０００”を入力として、第１−ビット目から第１
６ビツト目のうち第８ビツト目（ビット７）にのみ°１
”（他は＠Ｏａ）を立てる。、にＮＤ−ＯＲｆ−ト３３
は、第１ビツト目から第１６ビツト目までの各々に対応
して設けられる１６個の２人力ＡＮＤダートと、これら
１６個の２人力Ｍのダートの各出力を入力とする１個の
１６人力ＯＲダートからなる。各２人力ＡＮＤゲートの
第１人力は第１デコーダ３１の出力とピット対応で接続
し、各該２人力ＡＮＤｆ−）の第２人力はデータバス（
ＤＢ ）上のデータＤＨをビット対応で受信する。ここ
に当該データＤＨの符号ピッ）Ｓのみが抽出される（第
３図（Ｃ）参照）。
ＣＩ） ３１ オｘヒ、第２デコーダ（ＤＥＣ２’）３
２に与えられ、それぞれデコードされる。ここに第１デ
コーダ３ ］、、 ＡＮＤ−ＯＲで−ト３３け第１図の
第１抽出部１１をなす。つまり、デコーダ３１は前記の
′″１０００”を入力として、第１−ビット目から第１
６ビツト目のうち第８ビツト目（ビット７）にのみ°１
”（他は＠Ｏａ）を立てる。、にＮＤ−ＯＲｆ−ト３３
は、第１ビツト目から第１６ビツト目までの各々に対応
して設けられる１６個の２人力ＡＮＤダートと、これら
１６個の２人力Ｍのダートの各出力を入力とする１個の
１６人力ＯＲダートからなる。各２人力ＡＮＤゲートの
第１人力は第１デコーダ３１の出力とピット対応で接続
し、各該２人力ＡＮＤｆ−）の第２人力はデータバス（
ＤＢ ）上のデータＤＨをビット対応で受信する。ここ
に当該データＤＨの符号ピッ）Ｓのみが抽出される（第
３図（Ｃ）参照）。
上記の第２デコーダ３２はＡＮＤ ｆ−ト２３と反転入
力付ＡＮＤゲート２２に協働して、ＡＮＤゲート２３を
第１図の符号伸長部１３として機能させ、Ｍ■ゲート２
２を第１図の第２抽出部１２として機能させる。このた
めに、第２デコーダ３２は、上記の”１０００’を入力
として、第８ビツト目より上位のビットをオール′″１
”とした第３図■）のデコード出力を生成する。このΦ
）のデコード出力は、第１図の符号伸長部１３に当るＡ
ＮＤゲート２３において、第３図Ｃ）の論理と同一ビッ
トの連続ビットに伸長させ同図（ト））のピットノ母タ
ーンを得る。
力付ＡＮＤゲート２２に協働して、ＡＮＤゲート２３を
第１図の符号伸長部１３として機能させ、Ｍ■ゲート２
２を第１図の第２抽出部１２として機能させる。このた
めに、第２デコーダ３２は、上記の”１０００’を入力
として、第８ビツト目より上位のビットをオール′″１
”とした第３図■）のデコード出力を生成する。このΦ
）のデコード出力は、第１図の符号伸長部１３に当るＡ
ＮＤゲート２３において、第３図Ｃ）の論理と同一ビッ
トの連続ビットに伸長させ同図（ト））のピットノ母タ
ーンを得る。
一方、第２デコーダ３２からの第３図の）のデコード出
力は、第１図の第２抽出部１２に当る反転入力付ＡＮＤ
ゲート２２に印加され、データＤＨのうち下位ビット群
ＤＮ−０を第３図（Ｆ’）の如く抽出する。反転式力付
としたのは第３の）のデコード出力ここに１第３図■）
の上位ビット群ｓＭ−Ｎ と同図（Ｆ）の下位ビット群
ＤＮ−０を得たので０Ｒｆｆ−ト２４（第１図の合成部
１４に相当）にて合成し、データＤＭを得る。このデー
タＤＭであれば、８ピツトのデータＤＮであっても、１
６ピツトＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ
Ｕｎｉｔ ）のＡレジスタに転送可能となる。
力は、第１図の第２抽出部１２に当る反転入力付ＡＮＤ
ゲート２２に印加され、データＤＨのうち下位ビット群
ＤＮ−０を第３図（Ｆ’）の如く抽出する。反転式力付
としたのは第３の）のデコード出力ここに１第３図■）
の上位ビット群ｓＭ−Ｎ と同図（Ｆ）の下位ビット群
ＤＮ−０を得たので０Ｒｆｆ−ト２４（第１図の合成部
１４に相当）にて合成し、データＤＭを得る。このデー
タＤＭであれば、８ピツトのデータＤＮであっても、１
６ピツトＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ
Ｕｎｉｔ ）のＡレジスタに転送可能となる。
上記の可変語長変換によれば、データＤＮからデータＤ
Ｍへの変換がほぼ１命令サイクル内で完了し、ソフトウ
ェア処理による場合に比して大幅に変換時間が短縮され
、その分、一層高速なプロセッサが実現される。
Ｍへの変換がほぼ１命令サイクル内で完了し、ソフトウ
ェア処理による場合に比して大幅に変換時間が短縮され
、その分、一層高速なプロセッサが実現される。
第１図は本発明に係る可変語長変換回路の原理構成を示
すブロック図、 第２図は本発明に基づく可変語長変換回路の一実施例を
示す図、 第３図は第２図に現れる要部のデータ内容を示すビット
パターン図。 第４図は１６ピツト語長のデータフォーマットを示す図
、 第５図は８ピット語長のデータフォーマットを示す図、 第６図はデータＤＮをデータＤＭに変換したデータフォ
ーマットを示す図である。 １０ 、２０−”可変語長変換回路、１１・・・第１抽
出部、１２・・・第２抽出部、１３・・・符号伸長部、
１４・・・合成部、Ｓ・・・符号ビット、”’Ｍ−Ｎ・
・・上位ピッ）群、５Ｎ−０・・・下位ビット群、ＤＮ
、 ＤＭ・・・データ。
すブロック図、 第２図は本発明に基づく可変語長変換回路の一実施例を
示す図、 第３図は第２図に現れる要部のデータ内容を示すビット
パターン図。 第４図は１６ピツト語長のデータフォーマットを示す図
、 第５図は８ピット語長のデータフォーマットを示す図、 第６図はデータＤＮをデータＤＭに変換したデータフォ
ーマットを示す図である。 １０ 、２０−”可変語長変換回路、１１・・・第１抽
出部、１２・・・第２抽出部、１３・・・符号伸長部、
１４・・・合成部、Ｓ・・・符号ビット、”’Ｍ−Ｎ・
・・上位ピッ）群、５Ｎ−０・・・下位ビット群、ＤＮ
、 ＤＭ・・・データ。
Claims (1)
- 【特許請求の範囲】 １、Ｍビット語長のデータＤ＿Ｍを演算の対象とするプ
ロセッサに対し、最上位ビットを符号ビットとする２の
補数表現によるＮ（Ｍ＞ＮでＭ、Ｎは２以上の整数）ビ
ット語長のデータＤ＿Ｎをも演算の対象とするために付
加される可変語長変換回路であって、 前記データＤ＿Ｎの前記符号ビットのみを抽出する第１
抽出部と、 該第１抽出部により抽出された前記符号ビットと同一の
論理でビットを伸長させ上位ビット群を生成する符号伸
長部と、 前記データＤ＿Ｎの前記符号ビットを除く下位ビット群
を抽出する第２抽出部と、 前記符号伸長部からの前記上位ビット群と前記第２抽出
部からの前記下位ビット群を合成して前記データＤ＿Ｍ
を得る合成部とからなることを特徴とする可変語長変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29044285A JPS62150428A (ja) | 1985-12-25 | 1985-12-25 | 可変語長変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29044285A JPS62150428A (ja) | 1985-12-25 | 1985-12-25 | 可変語長変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150428A true JPS62150428A (ja) | 1987-07-04 |
Family
ID=17756082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29044285A Pending JPS62150428A (ja) | 1985-12-25 | 1985-12-25 | 可変語長変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1001171C2 (nl) * | 1995-09-11 | 1997-03-13 | United Microelectronics Corp | Een codetabelreductie-inrichting voor variabele lengtedecoder. |
-
1985
- 1985-12-25 JP JP29044285A patent/JPS62150428A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1001171C2 (nl) * | 1995-09-11 | 1997-03-13 | United Microelectronics Corp | Een codetabelreductie-inrichting voor variabele lengtedecoder. |
| FR2739234A1 (fr) * | 1995-09-11 | 1997-03-28 | United Microelectronics Corp | Dispositif de compression formant table de codage pour decodeur a longueur variable |
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