KR0147433B1 - 병렬식 리딩-원 검출장치 - Google Patents

병렬식 리딩-원 검출장치

Info

Publication number
KR0147433B1
KR0147433B1 KR1019940014085A KR19940014085A KR0147433B1 KR 0147433 B1 KR0147433 B1 KR 0147433B1 KR 1019940014085 A KR1019940014085 A KR 1019940014085A KR 19940014085 A KR19940014085 A KR 19940014085A KR 0147433 B1 KR0147433 B1 KR 0147433B1
Authority
KR
South Korea
Prior art keywords
data
reading
parallel
detection
leading
Prior art date
Application number
KR1019940014085A
Other languages
English (en)
Other versions
KR960001980A (ko
Inventor
최상훈
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019940014085A priority Critical patent/KR0147433B1/ko
Publication of KR960001980A publication Critical patent/KR960001980A/ko
Application granted granted Critical
Publication of KR0147433B1 publication Critical patent/KR0147433B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Optimization (AREA)
  • General Engineering & Computer Science (AREA)
  • Image Input (AREA)
  • Complex Calculations (AREA)

Abstract

본 발명은 부동 소수점 데이타의 정규화에 필요한 리딩-원의 위치를 검출하는 리딩-원 검출장치에 관한 것으로, 부동소수 입력데이타를 병렬로 입력하기 때문에 실제 데이타가 거치는 스테이지가 적어져 처리속도가 향상되며, 설계형태가 일정한 규칙을 가지는 모듈화특성이 있어 확장이 용이함으로써 대용량의 데이타 처리에 양호한 처리특성을 나태내는 병렬식 리딩-원 검출장치에 관한 것이다.

Description

병렬식 리딩-원 검출장치
제1a도는 종래의 전가산기를 도시한 블록도.
제1b도는 웰리스 트리(Wallace tree) 형태의 리딩-원 검출장치 구성도.
제2a도는 본 발명의 일실시예에 따른 리딩-원 검출기의 블록도.
제2b도는 제2a도의 리딩-원 검출기를 이용한 본 발명의 일실시예에 따른 병렬식 리딩-원 검출장치 구성도.
* 도면의 주요부분에 대한 부호의 설명
BLOCK, BLOCK1, BLICK2, … , BLOCKi : 리딩-원 검출기 블록
NOT1, NOR2, … , NOTi: 인버터
B1, B2, …, Bb: 3상 버퍼
M11, M21, M22, …, Mi1, Mi(i-1), Mil: 엔모스 트랜지스터
PV1, PV2, … , PVb : 프리셋값
본 발명은 리딩-원(leading-one)의 위치를 검출하는 리딩-원 검출장치(detector)에 관한 것으로, 특히, 처리속도가 빠르며 확장이 용이한 병렬식 리딩-원 검출장치에 관한 것이다.
일반적으로, 부정 소수점 데이터를 연산하는 부동 소수점 장치(FPU : Floating-Point Unit)는 연산 후의 가수부(mantissa) 결과에 대해 정규화(normalization) 작업을 수행한다. 여기서, 정규화 작업은 연산 결과에 대해 최상위 비트(MSB, Most Significant Bit)가 1이 되도록 쉬프트하는 것이다.
이러한 정규화 작업을 위해 가수부 데이터 중 최상위 비트로부터 최초로 1이 존재하는 위치를 검출해내어야 하는데, 이때 리딩-원 검출장치가 일반적으로 사용된다. 리딩-원 검출장치는 입력되는 데이터 중 최상위 비트로부터 연속되는 0의 개수를 카운트하여, 입력 데이터를 쉬프트(shift)하는 양을 결정하는 장치이다.
도면 제1a도 및 제1b도는 종래의 일실시예로 입력데이터가 10비트인 웰리스 트리(Wallace tree) 형태의 리딩-원 검출장치를 도시한 것이다.
K 입력을 가지는 웰리스 트리라 함은 K비트-슬라이스 입력의 합(각 입력의 열 대 열에 대한 합)을 생성하는 비트-슬라이스(bit-slice) 합 회로이다. (참조문헌 : Computer Arithmetic, Kai Hwang 중 페이지 166 - 167)
제1a 도와 같이 입력되는 소정의 입력데이터(A, B) 및 입력 캐리(C1)를 가산(A+B+C1)한 가산값(S) 및 캐리 신호(C0)를 출력하는 전가산기(FA : Full Adder)(10 내지 17)를 8개 구비하고 있는 리딩-원 검출장치는 소정의 입력데이터(Z1, Z2, . . . , Z10)를 최상위 비트(Z1)부터 3비트씩 분할한 다음 최상위 비트(Z1) 부터 9번째 비트(Z9)까지 차례로 제 1 전가산기(10) 내지 제 3 전가산기(12)로 입력하여 각 비트에 부가된 가중치(weight)별로 구분(20, 21)된 데이터를 출력시킨다. 이어서, 상기 가중치별로 구분된 제 1 전가산기(10) 내지 제 3 전가산기(12)의 출력값 중에서 가중치가 20인 데이터를 제 4 전가산기(13)에 입력하여 20및 21의 가중치를 가지는 출력값을 발생시킨 다음, 상기 제 1 전가산기(10), 제 2 전가산기(11), 제 4 전가산기(13)의 출력값 중에서 가중치가 21인 데이터를 제 5 전가산기(14)로 입력하여 21및 22의 가중치를 가지는 출력값을 발생시킨다. 계속해서, 입력 캐리를 0으로 하여 상기 제 4 전가산기(13)의 출력값 중에서 가중치가 20인 데이터와 10번째 입력데이터(Z10)를 제 6 전가산기(15)에 입력하여 20및 21의 가중치를 가지는 출력값을 발생시킨 다음, 상기 제 5 전가산기(14), 제 3 전가산기(12), 제 6 전가산기(15)의 출력값 중에서 가중치가 21인 데이터를 제 7 전가산기(16)에 입력하여 21및 22의 가중치를 가지는 출력값을 발생시킨다. 그리고, 입력 캐리를 0으로 하여 상기 제 5 전가산기(14) 및 제 7 전가산기(16)의 출력값 중에서 가중치가 22인 데이터를 입력하여 22및 23의 가중치를 가지는 출력값을 발생시킨다. 여기서, 상기 제 6 전가산기(15) 내지 제 8 전가산기(17)에서 직접 출력되는 데이터(X3, X2, X1, X0)가 입력 데이터의 연속되는 0의 개수가 된다. 이때, 상기 소정의 입력데이터(Z1, Z2, . . . , Z10)는 리딩-원을 검출해야할 이진 데이터 중에서 리딩-제로(leading-zero)는 모두 '1'로, 이외의 리딩-원 이하 데이터는 모두 0이 되도록 변경하여 입력한다. 결국, 상기 10비트 입력데이트를 처리하기 위해서는 최대 5단계의 전가산기(FA)를 거쳐야만 한다.
따라서, 상기 종래의 리딩-원 검출장치는 입력데이터의 크기가 클수록 웰리스 트리 레벨이 증가한다. 즉, 데이터가 거쳐야할 전가산기가 많아짐으로써 실제 수행시간이 길어지고, 회로가 복잡해져 확장이 어려워지는 등의 문제점을 초래하였다.
상기 문제점을 해결하기 위하혀 안출된 본 발명은, 병렬방식으로 데이터를 처리하여 속도가 빠르며, 모듈(module)화 특성을 가지고 있어 확장이 용이한 병렬식 리딩-원 검출장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 안출된 본 발명은, n비트 입력데이터로 부터 분할된 다수개의 m비트 데이터를 병렬로 각각 입력받아, 최상위 비트로부터 연속된 0의 개수를 나타내는 출력 데이터 및 캐리 신호를 각각 출력하는 다수의 검출 수단 ; 상기 다수의 검출 수단으로부터의 출력 데이터 및 프리셋값을 각각 입력받아 연결연산한 후 상기 n비트 입력데이터의 연속된 0 의 개수를 공통 출력단으로 출력하는 다수의 연결연산 수단 ; 및 상기 다수의 리딩-원 검출 수단 각각의 캐리 신호 및 전단의 모든 캐리 신호에 응답하여 상기 각 연결연산 수단을 스위칭하는 다수의 스위칭 수단을 구비하는 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 도면 제2a도 및 제2b도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 본 발명은 한 개의 기본 리딩-원 검출기(BLOCK)를 설계하여 이를 모듈화하여 확장 설계한다. 즉, 제2a도에 도시한 바와 같이 본 발명의 병렬식 리딩-원 검출장치에 사용되는 리딩-원 검출기 블록(BLOCK)은 m비트의 데이터(Wrn-1~ W0)를 입력받아 최대 m개의 연속되는 0의 개수를 카운팅할 수 있으며, 2k= m 이 성립하는 k비트의 카운팅 결과(Ak-1~A0) 및 상기 m비트의 입력데이터(Wm-1~W0)가 모두 0인 경우 캐리 신호(C)를 출력하도록 구성한다. 이때, 상기 출력데이터(Ak-1~A0)는 각 비트별 가중치를 가지며, 입력 데이터의 연속되는 0의 개수를 나타낸다.
그리고, 제2b도는 병렬식 리딩-원 검출장치로서, 상기 리딩-원 검출기(BLOCK)를 이용하여 형성되는 다수개의 리딩-원 검출단(G1, G2, …, Gb)을 병렬방식으로 포선 논리(wired logic) 형태가 되도록 구성하여 형성한다. 총 n비트의 입력데이터를 m비트씩 분할하여 리딩-원의 위치를 검출하기 위해서는 최소한 n/m개의 리딩-원 검출단(G1, G2, …, Gb)이 반드시 필요하게 된다. 이때, 상기 n은 자연수이며, m은 2의 멱승수이고 동시에 n의 약수로서 n/m이 자연수 i가 된다.
리딩-원 검출단(G1, G2, …, Gb)은 각각, 분할된 m비트의 데이터를 입력받아 최상위 비트로부터 연속되는 0의 개수(리딩-제로의 개수)를 나타내는 출력 데이터 및 입력 데이터가 모두 0인 경우(즉, 리딩-제로의 개수가 m) 출력하는 캐리 신호를 출력하는 리딩-원 검출기 블록(BLOCK1 내지 BLOCKi), 직렬로 연결되며 반전된 캐리 신호와 해당 블록 전단들에서 출력되는 캐리 신호를 각각의 게이트로 입력되는 엔모스트랜지스터군(S1 내지 Si), 상기 엔모스트랜지스터군(S1 내지 Si)의 드레인단이 제어 신호로 연결되며 상기 엔모스 트랜지스터군(S1 내지 Si)이 모두 온(ON)상태 일 때 미리 정해진 프리셋값(PV1 내지 PVi)과 상기 리딩-원 검출기 블록(20 내지 22)의 출력 데이터를 입력받아 상기 프리셋값(PV1 내지 PVi)이 상위가 되도록 연결연산(concatenation)하여 출력하는 3상 버퍼(B1 내지 Bi)를 구비한다.
여기서, m은 4, n은 12, i는 3인 경우를 일실시예로하여 구체적으로 살펴본다.
제1 리딩-원 검출단(G1)은 12비트의 입력데이터 중 상위 4비트 입력 데이터(W11~W8)를 입력받아 리딩-제로의 개수를 나타내는 출력데이타및 상기 4비트 입력데이터(W11~W8)가 모두 0인 경우 '1'을 출력하는 제1 캐리 신호(C1)를 출력하는 제1 리딩-원 검출기 블록(BLOCK1)과, 인버터(inverter, NOT1)를 통한 자체 발생 제1 캐리 신호(C1)의 논리부정 값를 게이트에 인가 받고 소스에 전원전압(VDD)이 연결된 제1 엔모스 트랜지스터(M11), 및 상기 제1 엔모스 트랜지스터(M11)연결되며 드레인단에 연결되며 상기 제1 엔모스 트랜지스터(M11)가 온(ON)상태 일 때 미리 정해진 제1 프리셋값(PV1)과 상기 제1 리딩-원 검출기 블록(BLOCK1)의 출력데이터에서 상기 제1 프리셋값(PV1)이 상위가 되도록 연결연산하여 출력하는 제1 3상 버퍼(B1)를 구비한다.
제2 리딩-원 검출단(G2)은 12비트의 입력데이터 중 4비트 입력데이터(W7~W4)를 입력받아 리딩-제로의 개수를 나타내는 출력데이터및 상기 4비트 입력데이터(W7~W4)가 모두 0인 경우 '1'을 출력하는 제2 캐리 신호(C2)를 출력하는 제2 리딩-원 검출기 블록(BLOCK2)과, 제2 3상 버퍼(B2)의 제어단과 전원전압(VDD) 간에 직렬연결되며 게이트로 인버터(inverter, NOT2)를 통한 자체 발생 제2 캐리 신호(C2)의 논리부정값 및 제1 캐리 신호(C1)를 게이트로 각각 입력받는 제2 및 제3 엔모스 트랜지스터(M22, M21), 및 상기 제2 및 제3 엔모스 트랜지스터(M22, M21)가 온(ON)상태 일때 미리 정해진 제2 프리셋값(PV2)과 상기 제2 리딩-원 검출기 블록(BLOCK2)의 출력데이터에서 상기 제2 프리셋값(PV2)이 상위가 되도록 연결연산하여 출력하는 제2 3상 버퍼(B2)를 구비한다.
제3 리딩-원 검출단(G3)은 12비트의 입력데이터 중 하위 4비트 입력데이터(W3~W0)를 입력받아 리딩-제로의 개수를 나타내는 출력데이터및 상기 4비트 입력데이터(W3~W0)가 모두 0인 경우 '1'을 출력하는 제3 캐리 신호(C3)를 출력하는 제3 리딩-원 검출기 블록(BLOCK3)과, 제3 3상 버퍼(B3)의 제어단과 전원전압(VDD) 간에 차례로 직렬연결되며 게이트로 인버터(inverter, NOT3)를 통한 자체 발생 제3 캐리 신호(C3)의 논리부정값, 제2 캐리 신호(C2) 및 제1 캐리 신호(C1)를 게이트로 각각 입력받는 제4, 제5 및 제6 엔모스 트랜지스터(M33, M32, M31), 및 상기 제4, 제5 및 제6 엔모스 트랜지스터(M33, M32, M31)가 온(ON)상태 일때 미리 정해진 제3 프리셋값(PV3)과 상기 제3 리딩-원 검출기 블록(BLOCK3)의 출력데이터에서 상기 제3 프리셋값(PV3)이 상위가 되도록 연결연산하여 출력하는 제3 3상 버퍼(B3)를 구비한다.
이때, 상기 미리 정해진 프리셋값(PV1, PV2, PV3)은 그 크기가 0, 20, 21, 22, 23. . . 의 순서로 차례로 정해진다. 즉, 0 . . .000, 0. . .001, 0. . .010의 순서로 제 1 프리셋값(PV1), 제 2 프리셋값(PV2), 제 3 프리셋값(PV3)이 각각 미리 정해지게 된다.
결국, 상기 직렬로 연결된 엔모스 트랜지스터(M11, M21, M22, M31, M32, M33)회로의 게이트에 인가되는 캐리 신호(C1, C2, C3)에 의하여 단 하나의 리딩-원 검출단(G1, G2, G3)만이 동작하게 되어 프리셋값(PV1, PV2, PV3)과 리딩-원 검출기 블록(BLOCK1 내지 BLOCK3)으로부터 출력되는 출력데이터가 연결연산됨으로써 총 입력데이터(W11~W8, W7~W4, W3~W0)의 리딩-제로의 개수를 나타내는 최종 출력데이터(X4~X0)를 출력하게 된다. 이때, 상기 최종 출력데이터(X4~X0)의 비트수는 상기 프리셋값(PV1, PV2, PV3)의 비트수와 각 리딩-원 검출기 블록(BLOCK1, BLOCK2, BLOCK3)으로부터 출력되는 데이터의 비트수를 합산한 값과 같다.
참조적으로, 상기와 같이 이루어지는 병렬식 리딩-원 검출장치의 동작방법을 입력데이타로 0000 001* **** (여기서, *는 돈케어(Don't care)를 나타내며, 이하 *으로 표시함)을 입력한 경우를 일예로 들어 설명하면 다음과 같다.
먼저, 최상위 비트부터 0, 001*, ****으로 4비트씩 분할되어 차례로 입력받는 각 리딩-원 검출기 블록(BLOCK1, BLOCK2, BLOCK3)은 리딩-제로의 개수를 나타내는 출력데이터로 각각 **, 10, **을 출력하고, 캐리 신호(C1, C2, C3)로서 1, 0, *을 출력하게 된다. 따라서, 상기 캐리 신호에 의하여 실제 동작은 3상 버퍼(B1, B2, B3)중 제2 3상 버퍼(B2) 하나만 동작하여, 제2 프리셋값(PV2) 0 . . . 001과 상기 제2 리딩-원 검출기 블록(BLOCK2)으로부터 출력되는 데이터10과 연결연산되어 0 . . .00110, 즉 최상위 비트로부터 연속되는 0의 개수가 6([00110]2= [6]10)개라는 최종 리딩-원 위치 데이터(X4~X0)를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 기능함을 이해할 수 있을 것이다.
상기와 같이 이루어 지는 본 발명은 부동소수 입력데이터를 병렬적으로 입력하여 처리하기 때문에 실제 데이터가 수행되는 스테이지가 적어져 처리속도가 향상되며, 설계형태가 일정한 규칙을 가지는 모듈화(module)특성이 있어 확장이 용이함으로 대용량의 데이터 처리에 탁월한 성능 향상의 효과가 있다.

Claims (10)

  1. n비트 입력데이터로부터 분할된 다수개의 m비트 데이터를 병렬로 각각 입력받아, 최상위 비트로부터 연속된 0의 개수를 나타내는 출력 데이터 및 캐리 신호를 각각 출력하는 다수의 검출 수단 ; 상기 다수의 검출 수단으로부터의 출력 데이터 및 프리셋값을 각각 입력받아 연결연산한 후 상기 n비트 입력데이터의 연속된 0의 개수를 공통 출력단으로 출력하는 다수의 연결연산 수단 ; 및 상기 다수의 리딩-원 검출 수단 각각의 캐리 신호 및 전단의 모든 캐리 신호에 응답하여 상기 각 연결연산 수단을 스위칭하는 다수의 스위칭 수단을 구비하는 것을 특징으로 하는 병렬식 리딩-원 검출장치.
  2. 제1항에 있어서, 상기 n은 2의 배수이고, 상기 m은 멱승수 중에서 n/m이 자연수가 되도록 n/m 개 분할된 m비트 데이터인 것을 특징으로 하는 병렬식 리딩-원 검출장치.
  3. 제2항에 있어서, 상기 출력데이터는 2k=m 을 만족시키는 k비트의 크기를 가지는 것을 특징으로 하는 병렬식 리딩-원 검출장치.
  4. 제1항에 있어서, 상기 캐리 신호는 상기 m비트 데이터의 모든 데이터가 0인 경우 인에이블되는 것을 특징으로 하는 병렬식 리딩-원 검출장치.
  5. 제1항에 있어서, 상기 다수의 검출 수단은 웰리스 트리 구조로 이루어진 것을 특징으로 하는 병렬식 리딩-원 검출장치.
  6. 제1항에 있어서, 상기 프리셋값은 상기 m 비트 데이터 각각의 가중치에 따라 정의되는 값인 것을 특징으로 하는 병렬식 리딩-원 검출장치.
  7. 제1항 또는 제6항에 있어서, 상기 다수의 연결연산 수단은 상기 연결연산 수단의 차례대로 상기 프리셋값을 0, 20, 21, 22, 23. . . 순으로 입력받는 것을 특징으로 하는 병렬식 리딩-원 검출장치.
  8. 제7항에 있어서, 상기 다수의 연결연산 수단은 각각, 상기 검출 수단으로부터의 출력 데이터 및 상기 프리셋값을 입력받으며, 제어단으로 상기 스위칭 수단이 연결되는 삼상 버퍼를 구비하는 것을 특징으로 하는 병렬식 리딩-원 검출장치.
  9. 제1항에 있어서, 상기 다수의 스위치수단은 각각, 상기 연결연산 수단의 제어단과 전원전압 간에 차례로 직렬연결되며, 상기 검출 수단으로부터 출력되는 상기 캐리 신호 및 전단에서 발생된 모든 캐리 신호를 게이트로 각각 입력받는 다수개의 엔모스트랜지스터를 구비하는 것을 특징으로 하는 병렬식 리딩-원 검출장치.
  10. 제9항에 있어서, 상기 다수의 스위치수단은 각각, 상기 검출 수단으로부터 출력되는 상기 캐리 신호를 반전하는 인버터를 구비하는 것을 특징으로 하는 병렬식 리딩-원 검출장치.
KR1019940014085A 1994-06-21 1994-06-21 병렬식 리딩-원 검출장치 KR0147433B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940014085A KR0147433B1 (ko) 1994-06-21 1994-06-21 병렬식 리딩-원 검출장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940014085A KR0147433B1 (ko) 1994-06-21 1994-06-21 병렬식 리딩-원 검출장치

Publications (2)

Publication Number Publication Date
KR960001980A KR960001980A (ko) 1996-01-26
KR0147433B1 true KR0147433B1 (ko) 1998-09-15

Family

ID=19385792

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940014085A KR0147433B1 (ko) 1994-06-21 1994-06-21 병렬식 리딩-원 검출장치

Country Status (1)

Country Link
KR (1) KR0147433B1 (ko)

Also Published As

Publication number Publication date
KR960001980A (ko) 1996-01-26

Similar Documents

Publication Publication Date Title
US4807172A (en) Variable shift-count bidirectional shift control circuit
US6820107B1 (en) Square root extraction circuit and floating-point square root extraction device
US4623982A (en) Conditional carry techniques for digital processors
JPH0479013B2 (ko)
US5007009A (en) Non-recovery parallel divider circuit
US5251164A (en) Low-power area-efficient absolute value arithmetic unit
US5530664A (en) Method and apparatus for automatically designing logic circuit, and multiplier
KR0147433B1 (ko) 병렬식 리딩-원 검출장치
JP3356613B2 (ja) 加算方法および加算器
US4866655A (en) Arithmetic processor and divider using redundant signed digit
US5148161A (en) Digital signal processor for fixed and floating point data
US20060212500A1 (en) Exponent encoder circuit and mask circuit
JPH08147142A (ja) プライオリティ検出用カウンタ装置
KR19990074385A (ko) 부동소수점 곱셈기에서 반올림과 덧셈을 동시에 수행하는 장치및 방법
JPH0467211B2 (ko)
US5153847A (en) Arithmetic processor using signed digit representation of internal operands
RU2638724C1 (ru) Устройство для коррекции порядка при нормализации чисел
JP2578482B2 (ja) 浮動小数点演算器
US5909386A (en) Digital adder
JP4408727B2 (ja) ディジタル回路
KR950006354B1 (ko) 비교회로
KR0182169B1 (ko) 로그값 계산회로
JP2907276B2 (ja) 演算処理装置
JPH11102284A (ja) 選別方法および選別回路
EP1014260A1 (en) Sticky bit value predicting circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050422

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee