DE3531870C2

DE3531870C2 -

Info

Publication number: DE3531870C2
Application number: DE3531870A
Authority: DE
Inventors: Masaru Kokubo; Shigeo Kokubunji Tokio/Tokyo Jp Nishida; Kazuo Tokio/Tokyo Jp Yamakido
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-09-07
Filing date: 1985-09-06
Publication date: 1989-09-21
Also published as: GB2164510B; GB2164510A; KR860002906A; JPS6165626A; GB8521449D0; KR930006740B1; JPH0813004B2; DE3531870A1; US4672361A

Description

Die Erfindung betrifft einen Analog-Digital-Wandler (im folgenden auch A/D-Wandler) und insbesondere einen interpolierenden A/D-Wandler, bei dem die Differenz zwischen dem analogen Eingangssignal und einem lokalen D/A-gewandelten Signal integriert wird, das integrierte analoge Signal unter Verwendung von Komparatoren in ein Digitalsignal quantisiert wird und das digitale Signal integriert wird, um das digitale Ausgangssignal zu ergeben und zur gleichen Zeit das lokale D/A-gewandelte Signal zu erzeugen.

Ein interpolierender A/D-Wandler hat den Vorteil einer genauen A/D-Umwandlung, wobei ein relativ einfacher Schaltungsaufbau verwendet wird. Wenn jedoch der Pegel des Eingangssignals sich mit hoher Geschwindigkeit ändert, um eine anwachsende Differenz zu dem lokalen D/A-umgewandelten Signal (genähertes Rückkopplungssignal) zu erzeuge, so steigt die Differenz zwischen dem integrierten Wert und dem quantisierten Pegel an, und führt zu dem Problem des "Überhangs" (over slope). Zum bewältigen dieses Problems ist ein nicht-linearer interpolierender A/D-Wandler aus dem US-Patent 39 32 864 von James Chorles Candy bekannt, bei dem der Quantisierungspegel des Komparators exponentiell entsprechend dem analogen Eingangssignal verändert wird. Dieser nicht-lineare interpolierende A/D-Wandler, bei dem der Pegel des quantisierten Rückkopplungssignals sich exponentiell ändert, hat den Nachteil, daß die Quantisierungs-Rauschleistung des Signals stark vom Eingangssignalpegel abhängt. Wenn nämlich dem A/D-Wandler eine Eingangs-Offset-Spannung (Verlagerungsspannung) gegeben ist, die offensichtlich wie ein erhöhter Einggangssignalpegel wirkt, so steigt die Quantisierungsrauschleistung an, was zu einer Verschlechterung des S/N-Verhältnisses (Signal-Rausch-Verhältnisses) führt. Ein mögliches Verfahren um diese Schwierigkeit zu überwinden ist, ein Hochpaßfilter vorzusehen, um die Offset-Spannung vor dem A/D-Wandler zu eliminieren. Das Filter muß jedoch eine niedrige Grenzfrequenz haben, so daß die Dämpfung des Signals im Sprechband (Audiobandsignal) oberhalb 300 Hz vernachlässigbar klein ist, was eine große Kapazität und große Widerstände der Komponenten erfordert, und es ist extrem schwierig, den A/D-Wandler als hochintegrierte Schaltung (LSI) herzustellen.

Wie in den Berichten der National Convention of Institute of Electronics and Communication Engineering of Japan, 1984, beschrieben wurde, ist weiter ein interpolierender A/D-Wandler bekannt, bei dem die große Abhängigkeit der Quantisierungsrauschleistung von dem Eingangspegel durch Linearisierung des Rückkopplungssignals überwunden werden soll. Dieser A/D-Wandler erzeugt das Rückkopplungssignal durch Anlegen des Komparatorausgangs an die analoge Integrationsschaltung über den Ein-Bit-A/D-Wandler und -Dämpfer, und eine genaue A/D-Umwandlung wird durch Mitteln des Komparatorausgangs in digitaler Weise erreicht. Das analoge genäherte Rückkopplungssignal wird durch einen konstanten Parameter, der unabhängig von dem Eingangssignalpegel ist, quantisiert, wodurch die Qnantisierungsrauschleistung konstant gehalten wird. Der lineare interpolierende A/D- Wandler benötigt jedoch eine ausreichend hohe Abtastfrequenz, um die Überhangverzerrung (over slope distortion) zu vermeiden, d. h. eine Abtastfrequenz von 2 MHz oder mehr ist das Eingangssignal mit einer Bandbreite von 4 kHz oder weniger nötig.

Wenn man den voranbeschriebenen A/D-Wandler in LSI (Hochintegration) herstellen will, so tritt das Problem einer Erhöhung des Taktgeneratorrauschens und des Leistungsverbrauchs des Operationsverstärkers wegen der schnellen Betriebsweise bei zwei MHz auf. Wenn weiterhin die bei der LSI-Fabrikation üblichen MOS-Transistoren zum Aufbau der analogen Integrationsschaltung und der Rückkopplungsschaltung eingesetzt werden, so werden Takt-Durchführungsrauschspannungen die durch die Schalter erzeugt werden, und eine durch den 1-Bit A/D-Wandler erzeugte Offset-Spannung von dem Integrator integriert, was schließlich zu einem ausgeprägten Offset-Spannungspegel führt, und daher ist es für die Vorrichtung schwierig, eine genaue A/D-Umwandlung zu realisieren, die die strengen Spezifikationen des Signal-Rauschverhältnisses (z. B. 90 dB) erfüllt, die beispielsweise bei digitalen Schaltsystemen verlangt werden.

Dementsprechend ist es Aufgabe der vorliegenden Erfindung, einen interpolierenden A/D-Wandler anzugeben, der keine solche "Überhang"-Verzerrungen (over slope distortions) bei einer niedrigen Abtastfrequenz von etwa 1 MHz aufweist und bei dem die Qnantisierungsrauschleistung unabhängig vom Eingangssignalpegel ist.

Diese Aufgabe wird mit einem Analog-Digital-Wandler nach dem Oberbegriff des Patentanspruchs 1 gelöst, der erfindungsgemäß nach der im kennzeichnenden Teil dieses Anspruches angegebenen Weise ausgestaltet ist.

Weitere, vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Gemäß der Erfindung wird bei einem interpolierenden A/D-Wandler die Differenz zwischen dem Eingangssignal und dem lokalen D/A-gewandelten Signal integriert und dann mit mehr als einer Referenzspannung verglichen, und das Vergleichsergebnis wird digitalisiert und dann mit einer digitalen Integrationsschaltung integriert, um das digitale Ausgangssignal zu liefern. Der erfindungsgemäße A/D-Wandler liefert im Prinzip einen konstanten Quantisierungspegel, der unabhängig vom Eingangssignal ist, so daß eine lineare Signal/Rausch-Kennlinie für das Eingangssignal erreicht wird, das von einem niedrigen Pegel bis zu einem hohen Pegel reicht. Der Quantisierungspegel wird nur geändert, wenn eine erniedrigte Abtastfrequenz (etwa 1 mHz) den "Überhang" (over slope) verursachen kann, so daß eine genaue A/D-Umwandlung erreicht wird. Auf dieser Grundlage wird das sich aus dem Stand der Technik ergebende Problem bei der Herstellung von A/D-Wandlern in Hochintegrationstechnik gelöst.

Die Erfindung wird nun anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben und näher erläutert.

Fig. 1 ist ein Blockschaltbild für ein Ausführungsbeispiel eines A/D-Wandlers nach der vorliegenden Erfindung;

Fig. 2 ist eine Schemadarstellung für das vorangehende Ausführungsbeispiel;

Fig. 3 zeigt einen Satz von Wellenform-Diagrammen zur Erläuterung der Betriebsweise des erfindungsgemäßen A/D-Wandlers;

Fig. 4 ist ein Wellenform-Diagramm, das die Taktsignale darstellt, die in der Anordnung der Fig. 2 verwendet werden;

Fig. 5 zeigt in einer Tabelle die Kodier-Regel der in Fig. 2 dargestellten logischen Schaltung;

Fig. 6 zeigt in einem schematischen Diagramm ein Ausführungsbeispiel des in dem erfindungsgemäßen A/D-Wandler verwendeten Komparators;

Fig. 7 zeigt ein Wellenform-Diagramm der Taktsignale, die in der Schaltungsanordnung nach Fig. 6 verwendet werden; und

Fig. 8 zeigt in einer Tabelle die Code-Umwandlungsregel, die in der Schaltungsanordnung der Fig. 6 angewendet wird.

Die Fig. 1 zeigt ein Blockschaltbild eines Ausführungsbeispiels des erfindungsgemäßen A/D-Wandlers, bei dem das umzuwandelnde analoge Eingangssignal x _n über den Eingangsanschluß 1 der Subtraktionsschaltung 2 zugeführt wird. Die Subtraktionsschaltung 2 liefert die Differenz ε _n zwischen dem Eingangssignal x _n und dem lokalen A/D-gewandelten Signal q _n, das ein Rückkopplungssignal des digitalen Ausgangssignal ist, und die Differenz ( ε _n = x _n - q _n) wird der Integrationsschaltung 3 zugeführt, deren Ausgang der Vergleichsschaltung 5 zugeführt wird. Die Vergleichsschaltung 5 vergleicht ihren Eingang mit einigen Referenzwerten und erzeugt eine entsprechende Anzahl von Ausgangssignalen D 1, D 2 und D 3. Die logische Schaltung 6 kodiert die Komparatorausgänge D 1, D 2 und D 3 zu Digitalsignalen, die aus 8 Bits b 0 ∼ b 7 bestehen. Die digitale Integrationsschaltung 7 empfängt die Ausgangssignale b 0 ∼ b 7 der logischen Schaltung 6 und liefert die integrierten Bit- Ausgänge Q 0 ∼ Q 7, welche das Ausgangssignal des A/D-Wandlers bilden. Die digitale Ausgangsinformation Q 0 ∼ Q 7 wird weiter in ein genähertes analoges Signal durch die D/A-Umwandlungsschaltung 8 umgewandelt und als lokales D/A-gewandeltes Signal q _n zu der Subtraktionsschaltung 2 zurückgeführt.

Dementsprechend wird das Ausgangssignal des Komparators 5 in Abhängigkeit von seinem Eingangssignal kodiert, und das resultierende Digitalsignal b 0 ∼ b 7 wird dem A/D-gewamdelten Ausgangssignal Q 0 ∼ Q 7 vor dem digitalen Integrierungsvorgang zuaddiert, der das A/D-Umwandlungsausgangssignal Q 0 ∼ Q 7 liefert. Das Digitalsignal b 0 ∼ b 7, das von dem Komparator 5 und der logischen Schaltung 6 erzeugt wird, hat eine bestimmte Größe, wie sie durch den Komparator in dem üblichen linearen Rückkopplungs-A/D-Wandler geliefert wird, und diese Größe wird nur dann einige Male vergrößert, wenn ein "over slope" aufgrund einer verhältnismäßig niedrigen Abtastfrequenz um 1 MHz auftreten würde. Die digitale Integrationsschaltung 7 umfaßt einen Volladdierer zum Addieren der Digitalsignale b 0 ∼ b 7 und Q 0 ∼ Q 7 sowie ein Schieberegister.

Die Fig. 2 zeigt Einzelheiten der Schaltungsanordnung, bei denen die den funktionellen Blocks der Fig. 1 entsprechenden Teile mit den gleichen Bezugszeichen versehen sind. In der Figur werden Schalter mit dem Symbol Φ oder ∲ durch ein komplementäres Taktsignal Φ oder ∲ von 1 MHz, das in Fig. 4 dargestellt ist, angesteuert, und jeder Schalter schließt oder öffnet entsprechend einem Steuersignal mit dem Pegel "1" oder "0".

Die Fig. 3 zeigt die Wellenformen von Signalen, die in verschiedenen Teilen der in Fig. 2 dargestellten Schaltung beobachtet werden. Das Eingangssignal V _in , das durch den Eingangsanschluß zugeführt wird, wird durch die Schalter 18-19 und 18-22 und den Kondensator 17-1 in der Anfangsperiode T/2 abgetastet, so daß es ein Abtastsignal x _n wird, und dessen in der Polarität invertiertes Signal wird an den negativen Eingangsanschluß des Operationsverstärkers 19-1 angelegt. Der negative Anschluß des Verstärkers 19-1 ist ebenfalls mit dem Ausgang des D/A-Wandlers 8 verbunden, so daß die Differenz des Eingangssignals -x _n und des D/A- Wandlerausgangs, d. h. -x _n + q _n an dem D/A-Wandlerausgangsanschluß erzeugt wird, und dieses Signal wird der analogen Integrationsschaltung 3 zugeführt, die aus einem Operationsverstärker 19-2 und Kapazitäten 17-9 und 17-10 besteht. Der Ausgang der Integrationsschaltung wird als

ausgedrückt. Wenn das Taktsignal ∲ den Pegel "1" hat, so hat beim Betrieb der negative Eingangsanschluß des Verstärkers 19-2 die gleiche Spannung wie der positive Eingangsanschluß (Massespannung), was zum Rücksetzen des Integrators führt, und wenn das Taktsignal Φ den Pegel "1" hat, so liefert der Verstärker das Ausgangssignal -ε _n und der Kondensator 17-10 wird mit einem Betrag von Ladungen geladen, die im Verhältnis zu dieser Ausgangsspannung stehen, was dazu führt, daß das Ausgangssignal des Verstärkers 19-2 zu

wird. Der Ausgang der Integrationsschaltung 3 wird dem Ausgang des Subtrahierers 2 durch die Addierschaltung 23 zuaddiert, die aus Schalter 18-27, 18-28 und einem Kondensator 17-11 besteht, und die das Ausgangssignal

liefert.

In dem letzten Halbzyklus T/2 des Taktsignals wird Φ zu "0" und ∲ zu "1" was dazu führt, daß die Schalter 18-19, 18-22, 18-24, 18-25, 18-27 und 18-28 öffnen und die Schalter 18-20, 18-21, 18-23, 18-26 und 18-29 schließen. Sodann entladen sich die Kondensatoren 17-1 und 17-8, der Kondensator 17-10 hält den integrierten Wert, und der Kondensator 17-11 liefert ein Eingangssignal, das mit den Referenzwerten durch die Vergleichsschaltung 5 verglichen wird. Die Vergleichsschaltung 5 ist eine Parallelschaltung von 3 Komparatoren 5-1, 5-2 und 5-3, die jeweils Referenzspannungen von 0 Volt, V₁ (am Anschluß 13-1) und V₂ (am Anschluß 13-2) erhalten. Es ist vorzuziehen die Referenzspannungen V₁ und V₂ so einzustellen, daß der integrierte Wert von

sich in der nächsten Abtastperiode dem Wert Null nähert. Bei diesem Ausführungsbeispiel werden diese Werte auf positive und negative Werte mit einer Größe gesetzt, die das Vierfache des minimalen Quantisierungspegels des D/A- Wandlers 8 beträgt, d. h. auf ¹/₃₂ des maximalen Quantisierungspegels.

Die Komparatoren 5-1, 5-2 und 5-3 in der Vergleichsschaltung 5 liefern jeweils Ausgangssignale D₁, D₂ und D₃ für die logische Schaltung 6, die ein Digitalsignal in einer Bitkette b 0 ∼ b 7 emtsprechend der Kombination der Ausgangssignale D₁, D₂ und D₃ erzeugt, die jeweils den Wert von "hoch" oder "tief" entsprechend der Fig. 5 haben. Dementsprechend bilden die Vergleichsschaltung 5 und die logische Schaltung 6 zusammen einen Kodierer für den analogen integrierten Wert. Die logische Schaltung 6 erzeugt normalerweise (wenn kein "over slope" auftritt) ein Digitalsignal von kleiner Größe, d. h. "00000001" (dezimal +1) oder "11111111" (dezimal -1); wenn aber "over slope" bei einem solchen kleinen Digitalsignal zu erwarten ist, d. h. wenn die Signale D₁, D₂ und D₃ alle "tief" oder "hoch" sind, erzeugt sie ein Digitalsignal von "00000100" (dezimal +4) oder 11111100" (dezimal -4). Die logische Schaltung zum Durchführen der in Fig. 5 gezeigten Kodierungsregel kann leicht aufgebaut werden, und es wird hier keine weitere Erläuterung gegeben.

Das Digitalsignal b 0 ∼ b 7 wird dem Digitaladdierer zugeführt, der aus acht Volladdierern besteht, die den acht Bits b 0 ∼ b 7 entsprechen, und wird dem digitalen Ausgangssignal Q 0 ∼ Q 7 des A/D-Wandlers 8 zuaddiert. Die Ausgangsbits des Digitaladdierers 7-1 werden dem Schieberegister 7-2 zugeführt. Dementsprechend bilden der Digitaladdierer 7-1 und das Schieberegister 7-2 in ihrer Kombination eine digitale Integrationsschaltung, die ein gemitteltes Digital-Ausgangssignal durch Integration der digitalen Ausgangssignale erzeugen, welche die abgetasteten analogen Eingangssignale darstellen.

Der Ausgang der digitalen Integrationsschaltung 7 wird nach Transformation seiner Zweierkomplement-Darstellung zu einer Vorzeichen-Größe-Darstellung zugleich der D/A- Umwandlungsschaltung 8 zugeführt, die das lokale D/A- gewandelte Rückkopplungssignal q _n erzeugt. Die D/A-Umwandlungsschaltung 8 besteht aus Widerständen 20-1, 20-2, . . ., und 20-9, die zwischen die Referenzspannungsquelle V _REF und Masse geschaltet sind, aus Schaltern 18-11, 18-12, . . ., und 18-18 zum Abgreifen von Teilspannungen , , , . . ., , , , an den jeweiligen Knotenpunkten der Widerstände und zum selektiven Verbinden mit der Sammelleitung, Gewichtskapazitäten 17-2, 17-3, 17-4 und 17-5, deren einen Enden zusammen an den negativen Eingangsanschluß des Operationsverstärkers 19-1 angeschlossen sind, aus Schaltern 18-1, 18-2 und 18-8, die an den anderen Enden der Kapazitäten vorgesehen sind, um sie selektiv mit der Referenzspannungsquelle V _REF oder mit Masse zu verbinden, aus einem Kondensator 17-6, dessen eines Ende mit dem negativen Eingangsanschluß des Verstärkers 19-1 verbunden ist, und aus Schaltern 18-9, 18-10, um das andere Ende des Kondensators 17-6 selektiv mit der Sammelleitung oder mit Masse zu verbinden.

Es wird nun die Betriebsweise der D/A-Umwandlungsschaltung 8 beschrieben. Von den Bits des digitalen Ausgangssignals Q 0 ∼ Q 7 werden die höherwertigen Bits Q 0 ∼ Q 4 (Q 0 ist das Vorzeichenbit) zum Steuern der Schalter 18-1 bis 18-10 verwendet. Der Schalter 18-1 oder der Schalter 18-2 wird ausgewählt, wenn Q 1 "1" ist, Schalter 18-3 oder 18-4 wird ausgewählt, wenn Q 2 "1" ist, Schalter 18-5 oder 18-6 wird ausgewählt, wenn Q 3 "1" ist, Schalter 18-7 oder 18-8 wird ausgewählt, wenn Q 4 "1" ist. Ein mit V _REF verbundener, ausgewählter Schalter (18-2, 18-4, 18-6 oder 18-8) wird geschlossen, wenn das Vorzeichenbit Q 0 den Wert "1" hat und das Taktsignal ∲ gleich "1" ist, während ein mit Masse verbundener ausgewählter Schalter (18-1, 18-3, 18-5, 18-7) geschlossen wird, wenn das Vorzeichenbit Q 0 gleich "1" und das Taktsignal Φ gleich "1" sind. Wenn das Vorzeichenbit Q 0 den Wert "0" hat, wird ein Schalter auf der Seite von V _REF geschlossen, wenn Φ den Wert "1" hat, und ein Schalter auf der Masseseite wird geschlossen, wenn ∲ gleich "1" ist, was entgegengesetzt zu dem obigen Fall ist.

Die niederwertigen Bits Q 5 ∼ Q 7 werden dazu verwendet, die Schalter 18-11 bis 18-18 entsprechend dem 3-Bit-Code auszuwählen. Die Addition von Analogwerten wird durchgeführt, indem die Schalter 18-9 und 18-10 wie bei den Auswahlschaltern 18-1 bis 18-8 entsprechend dem Vorzeichenbit "Q 0 umgeschaltet werden.

Mit dem voranbeschriebenen Umschaltvorgang werden die in den Kapazitäten 17-2 bis 17-6 entsprechend den Bits Q 0 ∼ Q 7 gespeicherten Ladungen über den virtuellen Massepunkt des Operationsverstärkers 19-1 zu dem Kondensator 17-8 als D/A-gewandeltes Signal q _n übertragen. Wie zuvor erwähnt, wird das analoge x _n mit umgekehrter Polarität über den Kondensator 17-1 zugeführt, und indem der Kondensator 17-1 eine Kapazität erhält, die gleich der Kapazität 17-8 oder der Gesamtkapazität der Kondensatoren 17-2 bis 17-6 ist, erhält man am Ausgangsanschluß des Operationsverstärkers 19-1 einen Differenzwert p _n-x _n, d. h. -ε _n.

Wie man am besten anhand von Fig. 3 erkennen kann, übersteigt das integrierte Ausgangssignal (Ausgangssignal des Addierers 23) ε _n + Σε _n die Referenzspannung V₁ (5 Volt) zu den Zeitpunkten t 2 und t 5, und das deswegen zu den jeweils folgenden Zeitpunkten t 3 und t 6 vergrößerte q _n vermindert den Einfluß des "over slope" (übermäßiges Abfallen).

In der folgenden Tabelle sind die tatsächlichen, zu den Wellenformen der Fig. 3 gehörenden Werte aufgezählt.

Der Wert von x _n wird durch

gegeben, wobei f = 2 kHz, f _s = 1.024 MHz sind und Δ den minimalen Quantisierungspegel bezeichnet.

Tabelle

Die Fig. 6 zeigt ein weiteres Ausführungsbeispiel der Vergleichsschaltung, die in dem erfindungsgemäßen A/D-Wandler verwendet wird, und im Gegensatz zu dem vorangehenden in Fig. 3 dargestellten Ausführungsbeispiel, welches 3 Komparatoren verwendet, weist sie nur einen Komparator 5-4 und eine Referenzspannungsquelle V _REF/32 auf. Bei der Anordnung wird der Kondensator 21 mit dem Analog-Integrationswert Σε _n und mit dem Differenzsignal -ε _n jeweils über die Schalter 20-1 bzw. 20-2 versorgt, welche parallel betrieben werden. Ein Ende des Kondensators 21 ist über die Schalter 20-3 und 20-6 geerdet, und sein anderes Ende ist - wie dargestellt - über die Schalter 20-4 und 20-5 mit dem negativen Eingangsanschluß des Komparators 5-4 verbunden. Der positive Eingangsanschluß des Komparators 5-4 ist über den Schalter 20-7 geerdet oder über den Schalter 20-8 mit der Referenzspannungsquelle V _REF/32 verbunden. Der Ausgang des Komparators 5-4 wird dem Eingang der Flip-Flops 22-1 und 22-2 vom D-Typ zugeführt. Die Schalter und die Flip- Flops werden wie dargestellt durch die Taktsignale Φ 1, Φ 2, Φ 3, Φ A und Φ B betrieben. Im Vergleich zu Φ 1 haben die Taktsignale Φ 2 und Φ 3 ein kleineres Tastverhältnis. Die Taktsignale Φ A und Φ B werden entsprechend der folgenden logischen Gleichungen erzeugt:

Im Betrieb wird der Integralwert

in dem Kondensator 21 gespeichert, wenn das Taktsignal Φ 1 den Wert "1" hat. Zu dem nachfolgenden Zeitpunkt Φ 2 werden die Analogschalter 20-6 und 20-4 leitend geschaltet, um die Polarität von

festzustellen, und das Ergebnis wird in dem Register 22-1 festgehalten. Wenn positive Polarität festgestellt wird (E 1 = 0) so werden die Analogschalter 20-4 und 20-6 leitend und die Referenzspannung V _REF/32 wird dem Komparator 5-4 zugeführt, um zu prüfen, ob

den Wert von V _REF/32 übersteigt, und das Ergebnis wird in dem Register 22-2 festgehalten. Wenn die Polarität als negativ ermittelt wurde (E 1 = 1), so werden die Analogschalter 20-3 und 20-5 leitend, so daß die Anschlüsse des Kondensators 21 vertauscht werden, und es läuft der gleiche Prüfvorgang ab. Unter Verwendung der in Fig. 8 dargestellten Wahrheitstabelle für die sich ergebenden Signale E 1 und E 2 wird das Digitalsignal b 0 ∼ b 7 erzeugt, und durch digitale Integration mittels des in Fig. 2 dargestellten Integrators 7 erhält man das Signal Q 0 ∼ Q 7 für den nächsten Abtastvorgang.

Bei der vorangehenden Beschreibung können das zu vergleichende Signal

das an den Spannungskomparator angelegt wird, und das Referenzspannungssignal unter Verwendung verschiedener Schaltungen mit geschalteten Kondensatoren erzeugt werden, und ihr Schaltungsaufbau ist nicht auf jene der Fig. 2 und 6 beschränkt. Die Referenzspannungen ±V _REF/32 können erzeugt werden, indem man die 2R/4R-Widerstandskette der Fig. 2 feiner unterteilt.

Entsprechend der obigen Beschreibung kann bei der vorliegenden Erfindung die Abtastfrequenz auf ½ zu ¼ der üblichen zwei MHz erniedrigt werden, so daß man ein vergleichbares Signal/Rausch-Verhältnis ohne das Auftreten eines übermäßigen Abfalls (over slope) erhält, wobei die Operationsverstärker und die Analogschalter eine leichtere Betriebsgeschwindigkeit haben können, die etwa 2- bis 8mal niedriger als im konventionellen Fall ist, was zu dem Vorteil einer reduzierten Rücksetzspannung wie auch einer reduzierten layout-Fläche bei der Herstellung in Hochintegration führt.

Claims

1. Analog-Digital-Wandler mit
einer analogen Integrierschaltung (3) zum Integrieren eines Differenzsignals zwischen einem analogen Eingangssignal (x _n) und einem Rückkopplungssignal (q _n),
einer Vergleichsschaltung (5) zum Vergleichen des Ausgangs der Integrierschaltung (3) mit einem Referenzsignal,
einer digitalen Integrierschaltung (7) zum Integrieren des Ausgangssignals der Vergleichsschaltung (5),
einem Digital-Analog-Wandler (8) zum Umwandeln des Ausgangssignals der digitalen Integrierschaltung (7) in das Rückkopplungssignal (q _n), und mit
einer Ausgangsschaltung, die das Ausgangssignal der digitalen Integrierschaltung als gewandeltes digitales Ausgangssignal erzeugt,
dadurch gekennzeichnet, daß die Vergleichsschaltung aus einer ersten Vergleichsschaltung (5) besteht, die den Ausgang der analogen Integrierschaltung (3) mit Referenzspannungen aus einer Anzahl von Referenzspannungen vergleicht, und eine zweite Schaltung (6) aufweist, die die Anzahl der Ausgangssignale der ersten Schaltung (5) in ein digitales Signal umwandelt, und daß die digitale Integrierschaltung (7) eine digitale Addierschaltung (7-1) umfaßt, welche das digitale Ausgangssignal der zweiten Schaltung (6) zu dem Ausgang der digitalen Integrierschaltung (7) zuaddiert.

2. Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schaltung (5) eine erste (5-1), eine zweite (5-2) und eine dritte (5-3) Vergleichsschaltung zum Vergleichen des Ausgangs der analogen Integrierschaltung (3) mit einer Massespannung, einer ersten positiven Spannung (+V) bzw. einer negativen Spannung (-V) aufweist.

3. Analog-Digital-Wandler nach Anspruch 2, dadurch gekennzeichnet, daß die Referenzspannungen (+V) und (-V) das vierfache des minimalen Quantisierungspegels ( Δ ) betragen.

4. Analog-Digital-Wandler nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste Schaltung (5) einen Komparator (5-1) mit einem positiven Eingangsanschluß und einem negativen Eingangsanschluß sowie eine Anzahl von Schaltern aufweist, um den Ausgang der analogen Integrierschaltung (3) an den negativen Eingangsanschluß im Zeitmultiplex anzulegen, und einen Satz von Schaltern (20-7, 20-8) aufweist, um eine Massespannung und eine Referenzspannung an den positiven Eingangsanschluß im Zeitmultiplex anzulegen.

5. Analog-Digital-Wandler nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Addierschaltung (23) vorgesehen ist, um das Differenzsignal (-ε _n) dem Ausgangssignal (Σε _n) der ersten Integrierschaltung (3) zuzuaddieren, wobei die Addierschaltung zwischen der analogen Integrierschaltung (3) und der Vergleichsschaltung (5) vorgesehen ist.

6. Analog-Digital-Wandler nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die analoge Integrierschaltung (3) aufweist:
eine erste Vergleichsschaltung (19-2), deren positiver Eingangsanschluß geerdet und deren negativer Eingangsanschluß mit dem Differenzsignal (-ε _n) über einen ersten Kondensator (C₁) versorgt wird,
einen ersten Schalter (18-26), der zwischen dem Ausgangsanschluß und dem negativen Eingangsanschluß der ersten Vergleichsschaltung (19-2) vorgesehen ist und sich periodisch öffnen und schließen kann,
einen zweiten Kondensator (C₂), der über einen zweiten (18-24) und einen dritten (18-25) Schalter zwischen den Ausgangsanschluß und den negativen Eingangsanschluß der ersten Vergleichsschaltung (19-2) gelegt ist, wobei die Schalter (18-24, 18-25) komplementär zum ersten Schalter (18-26) öffnen und schließen und wobei die Addierschaltung (23) einen vierten Schalter (18-27), einen dritten Kondensator (C₃) und einen fünften Schalter (18-28), aufweist, die zwischen den Ausgangsanschluß der ersten Vergleichsschaltung und dem Eingangsanschluß des ersten Kondensators (C₁) in Reihe geschaltet sind, wobei der vierte und fünfte Schalter ebenso arbeiten wie der zweite und der dritte Schalter (18-24, 18-25).

7. Analog-Digital-Wandler nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Vergleichsschaltung (5) eine erste, eine zweite und eine dritte Vergleichsschaltung (5-1, 5-2, 5-3) aufweist, an deren negativen Eingangsanschluß das Ausgangssignal der analogen Integrierschaltung (3) angelegt ist und an deren positiven Eingangsanschluß jeweils eine Massenspannung bzw. eine negative Spannung (-V) bzw. eine positive Spannung (+V) angelegt ist.

8. Analog-Digital-Wandler nach Anspruch 7, dadurch gekennzeichnet, daß die negative und die positive Referenzspannung das Vierfache der Qnantisierungseinheitsspannung betragen.

9. Analog-Digital-Wandler nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Vergleichsschaltung (5) einen Vergleichskreis (5-4) mit positiven und negativen Eingangsanschlüssen aufweist, ferner einen ersten Satz von Schaltern (20-7, 20-8), um eine Massespannung und eine gewisse Referenzspannung dem positiven Eingangsanschluß periodisch im Zeitmultiplex zuzuführen, und einen zweiten Satz von Schaltern (20-4, 20-5) aufweist, die periodisch und im Zeitmultiplex arbeiten, um das Ausgangssignal der Addierschaltung (23) in einer Weise aufzunehmen, bei der die Polarität wechselt und um den Ausgang mit alternierender Polarität an den negativen Eingangsanschluß anzulegen.