JPS6165626A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPS6165626A JPS6165626A JP59186318A JP18631884A JPS6165626A JP S6165626 A JPS6165626 A JP S6165626A JP 59186318 A JP59186318 A JP 59186318A JP 18631884 A JP18631884 A JP 18631884A JP S6165626 A JPS6165626 A JP S6165626A
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- circuit
- digital
- signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＡ／Ｄ変換器、更に詳しく言えば、入力アナロ
グ信号と局部復号信号との差分を積分し、その積分され
たものを比較器で量子化してディジタル信号にすると共
に、上記ディジタル信号を積分して変換された出力ディ
ジタル信号とすると共に、上記局部復号信号とする、い
わゆる補間形Ａ／Ｄ変換器に関するものである。
グ信号と局部復号信号との差分を積分し、その積分され
たものを比較器で量子化してディジタル信号にすると共
に、上記ディジタル信号を積分して変換された出力ディ
ジタル信号とすると共に、上記局部復号信号とする、い
わゆる補間形Ａ／Ｄ変換器に関するものである。
補間形Ａ／Ｄ変換器は、比・較的簡単な回路構成で、高
精度のＡ／Ｄ変換ができる利点を持つ。しかし、入力信
号レベルが急激に変化する場合、入力子・ナログ信号と
局部復号信号（帰還近似アナログ信号）との差が大きく
なると積分値と量子化レベルとの差が大きくなり、いわ
ゆる勾配過負荷の問題が生じる。
精度のＡ／Ｄ変換ができる利点を持つ。しかし、入力信
号レベルが急激に変化する場合、入力子・ナログ信号と
局部復号信号（帰還近似アナログ信号）との差が大きく
なると積分値と量子化レベルとの差が大きくなり、いわ
ゆる勾配過負荷の問題が生じる。
この勾配過負荷の問題を解決するため、入力アナログ信
号のレベルに応じて、上記比較器における量子化レベル
を指数関数的に変化させるＡ／Ｄ変換器が知られている
（米国特許３９３２，８６４ Ｊａｍｅｓ。
号のレベルに応じて、上記比較器における量子化レベル
を指数関数的に変化させるＡ／Ｄ変換器が知られている
（米国特許３９３２，８６４ Ｊａｍｅｓ。
Ｃｈｏｒｌａｓ Ｃａｎｄｙ） ＠
この非線形補間形Ａ／Ｄ変換器では帰還信号の ゛量子
化レベルが指数関数的に変化するため、信号の量子化雑
音電力が入力信号のレベルに大きく依存する欠点がある
。すなわち、このＡ／Ｄ変換器に入力オフセット電圧が
重畳されると、これは見かけ玉入力信号のレベルの増加
と等価となり量子化雑音電力が増大して、結果的にＳ／
Ｎ化が劣化してしまう欠点がある。
化レベルが指数関数的に変化するため、信号の量子化雑
音電力が入力信号のレベルに大きく依存する欠点がある
。すなわち、このＡ／Ｄ変換器に入力オフセット電圧が
重畳されると、これは見かけ玉入力信号のレベルの増加
と等価となり量子化雑音電力が増大して、結果的にＳ／
Ｎ化が劣化してしまう欠点がある。
この欠点を除く方法としては、Ａ／Ｄ変換器の前段にオ
フセット電圧除去用゛°の高域通過フィルタを設けるこ
とが考えられるが、通過周波数は３００Ｈｚ以上の音声
帯域では減衰量が無視できる程度に小さくなっていなけ
ればならないので、フィルタのカットオフ周波数を低く
する必要があり、従って構成要素であるキャパシタおよ
び抵抗の値が大きくなり、ＬＳＩで実現することは極め
て困難となる。
フセット電圧除去用゛°の高域通過フィルタを設けるこ
とが考えられるが、通過周波数は３００Ｈｚ以上の音声
帯域では減衰量が無視できる程度に小さくなっていなけ
ればならないので、フィルタのカットオフ周波数を低く
する必要があり、従って構成要素であるキャパシタおよ
び抵抗の値が大きくなり、ＬＳＩで実現することは極め
て困難となる。
一方、非線形補則形Ａ／Ｄ変換器の欠点である量子化雑
音電力が入力レベルに大きく依存する点を解消する補間
形Ａ／Ｄ変換器として、帰還信号の線形化を行なったも
のも知られている（昭５９年度信学会総合全国大会、講
演番号５６６０）。
音電力が入力レベルに大きく依存する点を解消する補間
形Ａ／Ｄ変換器として、帰還信号の線形化を行なったも
のも知られている（昭５９年度信学会総合全国大会、講
演番号５６６０）。
これは比較器の出力を１ビットＤ／Ａ変Ｍｋ器、減衰回
路を介してアナログ積分回路に加えることによって帰還
信号を得るものである。このＡ／Ｄ変換器では比較器の
出力パルスをディジタル的に平均することによって高精
度のＡ／Ｄ変換器が構成され、帰還信号である近似アナ
ログ信号の量子化ステップは入力レベルに依存せず常に
一定であるので量子化雑音電力も一定となる。しかしな
がら。
路を介してアナログ積分回路に加えることによって帰還
信号を得るものである。このＡ／Ｄ変換器では比較器の
出力パルスをディジタル的に平均することによって高精
度のＡ／Ｄ変換器が構成され、帰還信号である近似アナ
ログ信号の量子化ステップは入力レベルに依存せず常に
一定であるので量子化雑音電力も一定となる。しかしな
がら。
線形補間形Ａ／Ｄ変換器では勾配過負荷歪が発生しない
ようにするためにはサンプリング周波数を十分高くしな
ければならない。すなわち、信号帯域の４ｋＨｚ以下の
信号に対し勾配過負荷歪を防ぐためにサンプリング周波
数は約２ Ｍ Ｈｚ以上が必要となる。
ようにするためにはサンプリング周波数を十分高くしな
ければならない。すなわち、信号帯域の４ｋＨｚ以下の
信号に対し勾配過負荷歪を防ぐためにサンプリング周波
数は約２ Ｍ Ｈｚ以上が必要となる。
このようなＡ／Ｄ変換器をＬＳＩで実現しようとする場
合、現在のＬＳＩ製造技術では２ＭＨｚ以上という高速
で動作させることはクロック雑音の増加、演算増幅器（
オペアンプと略称）の消費電力の増加などの問題がある
ほか、ＬＳＩ化に有効なＭＯＳトランジスタ等でアナロ
グ積分器等の帰還信号を得る回路を実現する場合、スイ
ッチのクロックフィードスルー電圧や、１ビツトＤ／Ａ
変換器から生じるオフセット電圧が積分器によって積分
され、結果的に大きなオフセット電圧を発生してしまい
、入力信号電圧の、例えば、ディジタル交換機等のシス
テムに必要な厳しいＳ／Ｎ比特性（９０ｄ Ｂ）を満す
正確なＡ／Ｄ変換が行なわれなくなる欠点を有する。
合、現在のＬＳＩ製造技術では２ＭＨｚ以上という高速
で動作させることはクロック雑音の増加、演算増幅器（
オペアンプと略称）の消費電力の増加などの問題がある
ほか、ＬＳＩ化に有効なＭＯＳトランジスタ等でアナロ
グ積分器等の帰還信号を得る回路を実現する場合、スイ
ッチのクロックフィードスルー電圧や、１ビツトＤ／Ａ
変換器から生じるオフセット電圧が積分器によって積分
され、結果的に大きなオフセット電圧を発生してしまい
、入力信号電圧の、例えば、ディジタル交換機等のシス
テムに必要な厳しいＳ／Ｎ比特性（９０ｄ Ｂ）を満す
正確なＡ／Ｄ変換が行なわれなくなる欠点を有する。
従って、本発明の目的はＩＭＨｚ程度の低いサンプリン
グ周波数でも勾配過負荷歪の発生しない、しかも量子化
雑音電力が入力信号レベルに依存しない補間形Ａ／Ｄ変
換器を実現することである。
グ周波数でも勾配過負荷歪の発生しない、しかも量子化
雑音電力が入力信号レベルに依存しない補間形Ａ／Ｄ変
換器を実現することである。
本発明は上記目的を達成するため、補間形Ａ／Ｄ変換器
において、入力信号と局部復号信号との差分の積分値を
基準電圧と比較する比較器を、複数の基準電圧と比較し
て１．これをディジタル信号に変換して、そのディジタ
ル信号をディジタル積分回路に加え、そのディジタル積
分回路から出力ディジタル信号を得るように構成したも
のである。
において、入力信号と局部復号信号との差分の積分値を
基準電圧と比較する比較器を、複数の基準電圧と比較し
て１．これをディジタル信号に変換して、そのディジタ
ル信号をディジタル積分回路に加え、そのディジタル積
分回路から出力ディジタル信号を得るように構成したも
のである。
本発明によるＡ／Ｄ変換器では、原理的には。
量子化レベルは入力信号レベルに係らず一定であるため
、低レベルから高レベルの信号まで線形的なＳ／Ｎ特性
が得られ、サンプル周波数を低くして、勾配過負荷が生
じる可能性があるときは、そのときだけ量子化レベルを
変えるようにしているため比較的低い周波数（ＩＭＨｚ
程度）でも勾配過負荷の問題はなく、Ａ／Ｄ変換を行な
うことができる。そのため、上記回路をＬＳＩで実現す
る場合、前述の問題が除かれる。
、低レベルから高レベルの信号まで線形的なＳ／Ｎ特性
が得られ、サンプル周波数を低くして、勾配過負荷が生
じる可能性があるときは、そのときだけ量子化レベルを
変えるようにしているため比較的低い周波数（ＩＭＨｚ
程度）でも勾配過負荷の問題はなく、Ａ／Ｄ変換を行な
うことができる。そのため、上記回路をＬＳＩで実現す
る場合、前述の問題が除かれる。
以下、実施例によって本発明の詳細な説明する。
第１図は本発明によるＡ／Ｄ変換器の一実施例の構成を
示す図である。
示す図である。
変換されるべき入力アナログ信号Ｘ、が入力端子１を介
して減算回路２に加えられる。減算回路２では上記信号
Ｘ、とＡ／Ｄ変換器のディジタル信号を復号した局部復
号信号、すなわち帰還信号ｑ、どの差分εｍ （＝Ｘｓ
’Ｉｓ）が求められ、積分回路３に加えられ、積分
回路３の出力は比較回路５に加えられる。比較回路５は
入力信号（積分値と基準値の差）レベルに応じて、複数
の信号Ｄ１゜Ｄ、、Ｄ３を発生する。論理回路６は上記
信号Ｄ １１Ｄ２．Ｄ、に応じて、複数ビットｂ０〜ｂ
、の符号信号に変換する。ディジタル積分回路７はＡ／
Ｄ変換されたディジタル出力Ｑ０〜Ｑ７と論理回路６か
らのディジタル信号ｂ０〜ｂ７とを入力としてディジタ
ル積分を行う。変換されたディジタル信号Ｑ０〜Ｑ７の
一部はＤ／Ａ変換回路８によって近似的アナログ信号、
すなわち、局部復号信号ｑ、に変換され、減算回路２に
加えられる。
して減算回路２に加えられる。減算回路２では上記信号
Ｘ、とＡ／Ｄ変換器のディジタル信号を復号した局部復
号信号、すなわち帰還信号ｑ、どの差分εｍ （＝Ｘｓ
’Ｉｓ）が求められ、積分回路３に加えられ、積分
回路３の出力は比較回路５に加えられる。比較回路５は
入力信号（積分値と基準値の差）レベルに応じて、複数
の信号Ｄ１゜Ｄ、、Ｄ３を発生する。論理回路６は上記
信号Ｄ １１Ｄ２．Ｄ、に応じて、複数ビットｂ０〜ｂ
、の符号信号に変換する。ディジタル積分回路７はＡ／
Ｄ変換されたディジタル出力Ｑ０〜Ｑ７と論理回路６か
らのディジタル信号ｂ０〜ｂ７とを入力としてディジタ
ル積分を行う。変換されたディジタル信号Ｑ０〜Ｑ７の
一部はＤ／Ａ変換回路８によって近似的アナログ信号、
すなわち、局部復号信号ｑ、に変換され、減算回路２に
加えられる。
上述の如く１本発明では比較器６の出力をそのレベルに
応じて、符号化し、符号化されたディジタル信号ｂ０〜
ｂ７と１クロツク前の変換されたディジタル信号Ｑ０〜
Ｑ、とをディジタル加算多＝６＝＝ｅ−でディジタル積
分することによってＡ／Ｄ変換出力を得ている。比較器
５および論理回路で得られるディジタル信号ｂ０〜ｂ、
は以下詳しく説明するように、多くの場合は通常の線形
帰還形Ａ／Ｄ変換における比較器と同様に１定レベルを
表わす符号を発生するが、サンプル周波数をＩ Ｍ Ｈ
ｚ程度の比較的低い周波数に設定しているために生じる
勾配過負荷が生じるような時のみ。
応じて、符号化し、符号化されたディジタル信号ｂ０〜
ｂ７と１クロツク前の変換されたディジタル信号Ｑ０〜
Ｑ、とをディジタル加算多＝６＝＝ｅ−でディジタル積
分することによってＡ／Ｄ変換出力を得ている。比較器
５および論理回路で得られるディジタル信号ｂ０〜ｂ、
は以下詳しく説明するように、多くの場合は通常の線形
帰還形Ａ／Ｄ変換における比較器と同様に１定レベルを
表わす符号を発生するが、サンプル周波数をＩ Ｍ Ｈ
ｚ程度の比較的低い周波数に設定しているために生じる
勾配過負荷が生じるような時のみ。
通常の比較レベルの数倍のレベルを表わす符号を発生す
るように構成される。従って、このような符号信号をデ
ィジタル的に積分するために、ディジタル積分回路７は
、ディジタル信号ｂ０〜ｂ７とＱ０〜Ｑ７をディジタル
加算するための全加算器とシフトレジスタとで構成され
る。
るように構成される。従って、このような符号信号をデ
ィジタル的に積分するために、ディジタル積分回路７は
、ディジタル信号ｂ０〜ｂ７とＱ０〜Ｑ７をディジタル
加算するための全加算器とシフトレジスタとで構成され
る。
第２図は第１図に示す実施例の具体的構成を示す図であ
る。同図において第１図と対応する部分には同一の番号
で示している。又同図中記号φ。
る。同図において第１図と対応する部分には同一の番号
で示している。又同図中記号φ。
φを付したスイッチ群は第４図に示すような相補的なタ
イミング信号φ、φによって駆動され、レベル“１”の
ときスイッチはオンとなり、レベル“′０”のときスイ
ッチはオフとなる。タイミングの周期はＩ Ｍ Ｈｚで
ある。第３図は上記第２図のパ実施例における各部の信
号の波形を示す図である。
イミング信号φ、φによって駆動され、レベル“１”の
ときスイッチはオンとなり、レベル“′０”のときスイ
ッチはオフとなる。タイミングの周期はＩ Ｍ Ｈｚで
ある。第３図は上記第２図のパ実施例における各部の信
号の波形を示す図である。
入力端子１からの入力信号Ｖｔａは、最初の時間Ｔ／２
にスイッチ１８−１９．１８−２２コンデンサ１７−１
を介してサンプル信号Ｘ、となり、演算増幅器（以下オ
ペアンプと略称）１９−１の反転入力端子に逆極性で加
えられる。オペアンプ１９−１の反転入力端子にはＤ／
Ａ変換器８の出力も接続されているため、その出力端子
にはコンデンサ１７−８を介して、入力信号−Ｘ、とＤ
／Ａ変換器８の差分の電圧−ｘ、＋ｑ、が出力され、コ
ンデンサ１７−９．１７−１０．オペアンプ１９−２で
構成される従来知られているアナログ積分回路３に加え
られる。したがって、積分回路３の出力はΣε、となる
。
にスイッチ１８−１９．１８−２２コンデンサ１７−１
を介してサンプル信号Ｘ、となり、演算増幅器（以下オ
ペアンプと略称）１９−１の反転入力端子に逆極性で加
えられる。オペアンプ１９−１の反転入力端子にはＤ／
Ａ変換器８の出力も接続されているため、その出力端子
にはコンデンサ１７−８を介して、入力信号−Ｘ、とＤ
／Ａ変換器８の差分の電圧−ｘ、＋ｑ、が出力され、コ
ンデンサ１７−９．１７−１０．オペアンプ１９−２で
構成される従来知られているアナログ積分回路３に加え
られる。したがって、積分回路３の出力はΣε、となる
。
すなわち：タイミングＴが“１′″のとき、コンデンサ
１７−・９の２つのノードはオペアンプ１９−２の正相
入力端子の電位（アース電位）となるので、リセット状
態になり、タイミングφが“１″のとき、オペアンプの
出力が一ε、となるので、−ε、に相当する電荷がコン
デンサ１７−１０に転送され、オペアンプ１９−２の出
力はΣＥ、どなる。更に積分回路３の出力Σε１および
加算回路２の出力はスイッチ１８−２７．１８−２８お
よびコンデンサ１７−１１からなる加算回路２３によっ
て加算され、加算値ｉ、＋ Σ ε、どなる。タイミン
グ信号の後半のＴ／２になると、タイミング信号φは１
８０”となり、タイミング信号φは“１”となるので、
スイッチ１８−１９．１８−２２．１８−２４．１８−
２５．１８−２７，１８−２８はオフとなり、スイッチ
１８−２０．１８−２１．１８−２３．１８−２６．１
８−２９はオンとなるので、コンデンサ１７−１．１７
−８は放電し、コンデンサ１７−１０は積分値を保持し
、コンデンサｌ ７−１１は比較回路５に比較されるべ
き入力信号として加えられる。比較回路５には３つの比
較器５−１．５−２および５−３が並列に接続されてい
る。それぞれの比較器の比較電圧はＯ，ＶＬ（端子１３
−１に加えられる電圧）、■２（端子１３−２に加えら
れる電圧）である。比較電圧Ｖ、、 Ｖ、の値は、次の
サンプル期間において、積分値ξ、＋ Σε、がＯに近
くなるように設定することが望ましい０本実施例の場合
、 Ｄ／Ａ変換回路８の最小量子化レベルの４倍、つま
り、それぞれ正と負の最大量子化レベルの１／３２とな
る比較電圧を用いている。
１７−・９の２つのノードはオペアンプ１９−２の正相
入力端子の電位（アース電位）となるので、リセット状
態になり、タイミングφが“１″のとき、オペアンプの
出力が一ε、となるので、−ε、に相当する電荷がコン
デンサ１７−１０に転送され、オペアンプ１９−２の出
力はΣＥ、どなる。更に積分回路３の出力Σε１および
加算回路２の出力はスイッチ１８−２７．１８−２８お
よびコンデンサ１７−１１からなる加算回路２３によっ
て加算され、加算値ｉ、＋ Σ ε、どなる。タイミン
グ信号の後半のＴ／２になると、タイミング信号φは１
８０”となり、タイミング信号φは“１”となるので、
スイッチ１８−１９．１８−２２．１８−２４．１８−
２５．１８−２７，１８−２８はオフとなり、スイッチ
１８−２０．１８−２１．１８−２３．１８−２６．１
８−２９はオンとなるので、コンデンサ１７−１．１７
−８は放電し、コンデンサ１７−１０は積分値を保持し
、コンデンサｌ ７−１１は比較回路５に比較されるべ
き入力信号として加えられる。比較回路５には３つの比
較器５−１．５−２および５−３が並列に接続されてい
る。それぞれの比較器の比較電圧はＯ，ＶＬ（端子１３
−１に加えられる電圧）、■２（端子１３−２に加えら
れる電圧）である。比較電圧Ｖ、、 Ｖ、の値は、次の
サンプル期間において、積分値ξ、＋ Σε、がＯに近
くなるように設定することが望ましい０本実施例の場合
、 Ｄ／Ａ変換回路８の最小量子化レベルの４倍、つま
り、それぞれ正と負の最大量子化レベルの１／３２とな
る比較電圧を用いている。
比較回路５の比較器５−１．５−２．５−３のそれぞれ
の出力信号Ｄ工、Ｄ、、Ｄ、は論理回路６に加えられる
。論理回路６は、上記比較器５−１゜５−２．５−３の
出力を他のディジタル信号に変換する回路で、第５図に
示すように、比較器５−１．５−２．５−３のそれぞれ
の出力Ｄ工、Ｄ２およびＤのレベル（“Ｌ” ｕＨ”
）の組合せに対応してディジタル信号ｂ０・・・ｂ７を
発生するもので、比較回路５と論理回路６はアナログ積
分値を符号化するコーグと言える。この論理回路６は、
通常の場合（勾配過負荷を生じない場合）は量子化レベ
ルの低いディジタル信号（０００００００１（＝１）
。
の出力信号Ｄ工、Ｄ、、Ｄ、は論理回路６に加えられる
。論理回路６は、上記比較器５−１゜５−２．５−３の
出力を他のディジタル信号に変換する回路で、第５図に
示すように、比較器５−１．５−２．５−３のそれぞれ
の出力Ｄ工、Ｄ２およびＤのレベル（“Ｌ” ｕＨ”
）の組合せに対応してディジタル信号ｂ０・・・ｂ７を
発生するもので、比較回路５と論理回路６はアナログ積
分値を符号化するコーグと言える。この論理回路６は、
通常の場合（勾配過負荷を生じない場合）は量子化レベ
ルの低いディジタル信号（０００００００１（＝１）
。
１１１１１１１１ （−１） ）を発生するが、上記低
いディジタル信号のみでは勾配過負荷が発生するような
場合、例えば、信号り、、Ｄ、、Ｄ、の全てが“Ｌ”か
、全て“ＨｌＦのとき０００００１００ （＝＋４）又
は１１１１１１００ （＝−４）のディジタル信号を発
生する。
いディジタル信号のみでは勾配過負荷が発生するような
場合、例えば、信号り、、Ｄ、、Ｄ、の全てが“Ｌ”か
、全て“ＨｌＦのとき０００００１００ （＝＋４）又
は１１１１１１００ （＝−４）のディジタル信号を発
生する。
このような論理回路６の構成は上記第５図の関係が分っ
ているとき極めて容易に実現されるので、その詳細な説
明は省く。
ているとき極めて容易に実現されるので、その詳細な説
明は省く。
上記ディジタル信号ｂ０・・・ｂ、は、各ビットに対応
した８個の全加算器からなるディジタル加算器に加えら
れ、本発明のＡ／Ｄ変換器の出力である出力ディジタル
信号Ｑ０・・・Ｑ７とディジタル加算される。ディジタ
ル加算回路７−１の出力はシフトレジスタ７−２に加え
られる。したがって、加算を 回路７−１１１シフトレジスタはディジタル積分回路を
構成し、各サンプル周期毎にＡ／Ｄ変換された出力ディ
ジタル信号を発生する。この出力ディジタル信号を複数
サンプル周期毎に平均値を求めれば、サンプル周波数の
低い出力ディジタル信号を得る。
した８個の全加算器からなるディジタル加算器に加えら
れ、本発明のＡ／Ｄ変換器の出力である出力ディジタル
信号Ｑ０・・・Ｑ７とディジタル加算される。ディジタ
ル加算回路７−１の出力はシフトレジスタ７−２に加え
られる。したがって、加算を 回路７−１１１シフトレジスタはディジタル積分回路を
構成し、各サンプル周期毎にＡ／Ｄ変換された出力ディ
ジタル信号を発生する。この出力ディジタル信号を複数
サンプル周期毎に平均値を求めれば、サンプル周波数の
低い出力ディジタル信号を得る。
上記ディジタル積分回路の出力の一部は局部復号信号で
ある帰還アナログ信号ｑ、を得るＤ／Ａ回路８に加えら
れる。
ある帰還アナログ信号ｑ、を得るＤ／Ａ回路８に加えら
れる。
Ｄ／Ａ変換回路は基準電圧源Ｖ ｍ ｇ Ｆ とアース
間に直列接続された抵抗群２０−１．２０−２・・・圧
電位を取り出し共通線と選択的に結合するスイッチ１８
−１１．１８−１２．１８−１３・・・１８−１８と、
一端が上記オペアンプの反転入力端子に接続された複数
の荷重容量コンデンサ１７−２゜１７−３．１７−４．
１７−５と上記荷重容量コンデンサの他端それぞれに設
けられ選択的に上記基準電圧源Ｖ□、かアースに接続す
る１８−１゜１８−２．１８−８と、１端が上記オペア
ンプ１９−１の反転入力端子に接続されたコンデンサ１
７−６と、上記コンデンサの他端を選択的にアース又は
上記共通線に接続するスイッチ１．８−９ 。
間に直列接続された抵抗群２０−１．２０−２・・・圧
電位を取り出し共通線と選択的に結合するスイッチ１８
−１１．１８−１２．１８−１３・・・１８−１８と、
一端が上記オペアンプの反転入力端子に接続された複数
の荷重容量コンデンサ１７−２゜１７−３．１７−４．
１７−５と上記荷重容量コンデンサの他端それぞれに設
けられ選択的に上記基準電圧源Ｖ□、かアースに接続す
る１８−１゜１８−２．１８−８と、１端が上記オペア
ンプ１９−１の反転入力端子に接続されたコンデンサ１
７−６と、上記コンデンサの他端を選択的にアース又は
上記共通線に接続するスイッチ１．８−９ 。
１８−１０とで構成されている。
Ｄ／Ａ変換回路８の動作は次のように行なわれる。出力
ディジタル信号Ｑ０〜Ｑ７のうち、ザインビットＱ７
を含む上位ビット（Ｑ３・・・Ｑ７）によって制御され
る。Ｑ、がＬｌ Ｉ １１のと＝１ａ−ｔ、又は２．Ｑ
５が“１”のとき１８−３、又は４．、Ｑ４が“１”の
とき１８−５、又は６．ＱＪが“１″′のとき１８−７
又は８が選択される。選択されたスイッチは、サインビ
ットＱ、が１４１ ＩＩのときタイミングＴが“１″で
Ｖ ＲＩ Ｆに接続されるスイッチ（１８，２，４，６
，８）がオンし、タイミングφが“１″でアースに接続
されるスイッチ（１８−１，３，５，７）がオンする。
ディジタル信号Ｑ０〜Ｑ７のうち、ザインビットＱ７
を含む上位ビット（Ｑ３・・・Ｑ７）によって制御され
る。Ｑ、がＬｌ Ｉ １１のと＝１ａ−ｔ、又は２．Ｑ
５が“１”のとき１８−３、又は４．、Ｑ４が“１”の
とき１８−５、又は６．ＱＪが“１″′のとき１８−７
又は８が選択される。選択されたスイッチは、サインビ
ットＱ、が１４１ ＩＩのときタイミングＴが“１″で
Ｖ ＲＩ Ｆに接続されるスイッチ（１８，２，４，６
，８）がオンし、タイミングφが“１″でアースに接続
されるスイッチ（１８−１，３，５，７）がオンする。
またサインビットＱ７がＩｔ １１＃のときは前述の逆
にタイミングφが“１″でＶ Ｐ、Ｉ Ｆ側のスイッチ
がオンし、タイミング７の“１”でアース側がオンする
。
にタイミングφが“１″でＶ Ｐ、Ｉ Ｆ側のスイッチ
がオンし、タイミング７の“１”でアース側がオンする
。
また、下位ビット（Ｑ、〜Ｑ、）は３ビツトの符号に対
応したスイッチ１８−１１〜１８−１８を選択する。こ
の加算はスイッチ１８−９．１０を上記のスイッチ１８
−１〜１８−８と同様にサインビットに対応してオン、
オフすることによって行う。
応したスイッチ１８−１１〜１８−１８を選択する。こ
の加算はスイッチ１８−９．１０を上記のスイッチ１８
−１〜１８−８と同様にサインビットに対応してオン、
オフすることによって行う。
以上のようなスイッチの駆動により、コンデンサ１７−
２〜１７−６に蓄えられたＱ０〜Ｑ、に対応した電荷が
オペアンプ１９−１の仮想接地点を通して復号信号ｑ、
とじてコンデンサ１７−８に転送される。
２〜１７−６に蓄えられたＱ０〜Ｑ、に対応した電荷が
オペアンプ１９−１の仮想接地点を通して復号信号ｑ、
とじてコンデンサ１７−８に転送される。
前述の如く、アナログ信号Ｘ、は、上記と同じタイミン
グでギヤコンデンサー７−１を通して逆極性で入力され
るので、コンデンサー７−１の容量値を１７−８の容量
値又は１７−２〜１７−６までの合計の容量値と等しく
することにより、オペアンプ１９−１の出力端にｑ、−
ｘ、＝（−ε、）が得られる。
グでギヤコンデンサー７−１を通して逆極性で入力され
るので、コンデンサー７−１の容量値を１７−８の容量
値又は１７−２〜１７−６までの合計の容量値と等しく
することにより、オペアンプ１９−１の出力端にｑ、−
ｘ、＝（−ε、）が得られる。
第３図から明らかなように、時点ｔ２およびｔ５のとき
積分値（加算器２３）の出力ｉ、÷Σε。
積分値（加算器２３）の出力ｉ、÷Σε。
は基準電圧Ｖｔ（＝Ｓ）より大きくなるので、それぞれ
次の時点ｔ３およびｔｃではｑ、が大きく変化している
ため、勾配過負荷の影響が軽減される。
次の時点ｔ３およびｔｃではｑ、が大きく変化している
ため、勾配過負荷の影響が軽減される。
下表は第３図に示した波形の具体的数値例を示すもので
ある。但しｘ、 ＝ −” ５ｉｎ（２ｔｃ ｆ 、／
ｆ 、）Δ ｆ＝２ＫＨｚ、 ｆ、＝１．０２４ＭＨｚ、 Δは最小
を子化レベルを表す。
ある。但しｘ、 ＝ −” ５ｉｎ（２ｔｃ ｆ 、／
ｆ 、）Δ ｆ＝２ＫＨｚ、 ｆ、＝１．０２４ＭＨｚ、 Δは最小
を子化レベルを表す。
流側における比較回路の構成を示す図で、第３図の実施
例では比較器を３個使用していたが、本実施例では１つ
の比較器５−４と一つの基＄電圧源コンデンサ２１には
同時にオン、オフするスイッチ２０ １Ｐよび２０−２
を介してそれぞれアナログ積分値Σε、および差分信号
−ε、が加えられ、さらにコンデンサ２１の両端は図示
の如くスイッチ２０−３および２０−６を介してアース
へ。
例では比較器を３個使用していたが、本実施例では１つ
の比較器５−４と一つの基＄電圧源コンデンサ２１には
同時にオン、オフするスイッチ２０ １Ｐよび２０−２
を介してそれぞれアナログ積分値Σε、および差分信号
−ε、が加えられ、さらにコンデンサ２１の両端は図示
の如くスイッチ２０−３および２０−６を介してアース
へ。
又スイッチ２０−４およびスイッチ２０−６を介して比
較器５−４の負入力端子に接続される。又オペアンプの
正入力端子は、スイッチ２０−７および２０−８を介し
て、それぞれアースおよび基−４の出力は、Ｄフリップ
フロップ回路２２−１および２２−２の入力に並列に加
えられる。各スイッチ、およびフリップフロップには図
示するようなタイミング信号φ４．φ２９ φ３ｔ φ
＾およびφ、が加えられる。φ１．φ２．φ３はそのレ
ベル“１″のとき加重することなく、かつφ２．φ２の
デユーティがφ１に比べ挟いものである。又タイミング
φ１およびφ、は次に示す論理式に基いて作られるもの
である。
較器５−４の負入力端子に接続される。又オペアンプの
正入力端子は、スイッチ２０−７および２０−８を介し
て、それぞれアースおよび基−４の出力は、Ｄフリップ
フロップ回路２２−１および２２−２の入力に並列に加
えられる。各スイッチ、およびフリップフロップには図
示するようなタイミング信号φ４．φ２９ φ３ｔ φ
＾およびφ、が加えられる。φ１．φ２．φ３はそのレ
ベル“１″のとき加重することなく、かつφ２．φ２の
デユーティがφ１に比べ挟いものである。又タイミング
φ１およびφ、は次に示す論理式に基いて作られるもの
である。
まず、タイミングφ１がパ１”のときコンデンサ２１に
積分値Σ藪、＋ε、が蓄えられる。
積分値Σ藪、＋ε、が蓄えられる。
次にタイミングφ２でアナログスイッチ２〇−６と２０
−４をオンし；比較器５−４でε、＋Σε、の極性を判
定し、レジスタ２２−１に入力する。次に極性が正（Ｅ
□＝Ｏ）のときは、アナログスイッチ２０−４．２０−
６がオンし、まし、レジスタ２２−２に入力する。また
、極性が負のとき（Ｅユニ１）は、アナログスイッチ２
〇−３，２０−５がオンし、コンデンサ２１の極性を切
換えて、上記と同様な判定を行なう。以上のような操作
で得られた信号Ｅ、、 Ｅ、から第９図に示す真理値表
よりディジタル信号す。−ｂ ７ ’＆ ）。王し。
−４をオンし；比較器５−４でε、＋Σε、の極性を判
定し、レジスタ２２−１に入力する。次に極性が正（Ｅ
□＝Ｏ）のときは、アナログスイッチ２０−４．２０−
６がオンし、まし、レジスタ２２−２に入力する。また
、極性が負のとき（Ｅユニ１）は、アナログスイッチ２
〇−３，２０−５がオンし、コンデンサ２１の極性を切
換えて、上記と同様な判定を行なう。以上のような操作
で得られた信号Ｅ、、 Ｅ、から第９図に示す真理値表
よりディジタル信号す。−ｂ ７ ’＆ ）。王し。
第２図で示した積分器７でディジタル積分を行ない、次
のサンプリングのための信号Ｑ０〜Ｑ７を得る。
のサンプリングのための信号Ｑ０〜Ｑ７を得る。
なお、以上の説明で、電圧比較器に与えられる被比較信
号（ε、＋Σε、）並びに基準電圧の発生回路方法は種
々のスイッチドキャパシタ回路で構ら 成でき、特に、第２図、第２図等に示したものにた２Ｒ
／４Ｒ抵抗列をさらに細かく分割して得られた電圧、及
び反転電圧を直接用いるように構成しても良い。
号（ε、＋Σε、）並びに基準電圧の発生回路方法は種
々のスイッチドキャパシタ回路で構ら 成でき、特に、第２図、第２図等に示したものにた２Ｒ
／４Ｒ抵抗列をさらに細かく分割して得られた電圧、及
び反転電圧を直接用いるように構成しても良い。
以上実施例によって説明した如く１本発明によれば、サ
ンプリング周波数を従来方式の２ＭＨｚに対して１／２
ないし１／４にしても、勾配過負背を発生することなく
、２ Ｍ Ｈｚの場合と同程度のＳ／Ｎ比を得ることが
できるので、演算増幅器及びアナログスイッチの要求動
作速度を２倍から８倍程度まで緩和することができ、消
去電圧並びに、ＬＳＩで構成する場合そのチップ面積を
減少させることができる。
ンプリング周波数を従来方式の２ＭＨｚに対して１／２
ないし１／４にしても、勾配過負背を発生することなく
、２ Ｍ Ｈｚの場合と同程度のＳ／Ｎ比を得ることが
できるので、演算増幅器及びアナログスイッチの要求動
作速度を２倍から８倍程度まで緩和することができ、消
去電圧並びに、ＬＳＩで構成する場合そのチップ面積を
減少させることができる。
第１図は本発明によるＡ／Ｄ変換器の一実施例の構成ブ
ロック図、第２図は上記実施例の回路図、第３図は第２
図の動作説明のための波形図、第４図は、第２図の実施
例に使用されるタイミング信号の波形図、第５図は第２
図の実施例の符号器符号を示す図、第６図は１本発明の
Ａ／Ｄ変換器に使用される比較回路部の一実施例の回路
図、第７図は第６図の回路に使用されるタイミング信号
波形図、第８図は、第６図の回路に使用される符号変換
の関係を表わす。 １・・・入力端子、２・・・減算回路、３・・・積分器
、５・・・比較回路、６・・・符号器、７・・・ディジ
タル積分回路、８・・・Ｄ／Ａ変換（部分復号回路）、
１８−１〜１８−２５・・・スイッチ、１７−１〜１７
−１０・・・コンデンサ、１９−１．１９−２・・・積
算増幅器。 第１因 ′４２０ Ｌ−−−−−−＃ ≦ ｇｌ ｓｄｔ！ ｖＪ＞ ＞ｊ
ｉ 間１等４目 語５の 茅′７目
ロック図、第２図は上記実施例の回路図、第３図は第２
図の動作説明のための波形図、第４図は、第２図の実施
例に使用されるタイミング信号の波形図、第５図は第２
図の実施例の符号器符号を示す図、第６図は１本発明の
Ａ／Ｄ変換器に使用される比較回路部の一実施例の回路
図、第７図は第６図の回路に使用されるタイミング信号
波形図、第８図は、第６図の回路に使用される符号変換
の関係を表わす。 １・・・入力端子、２・・・減算回路、３・・・積分器
、５・・・比較回路、６・・・符号器、７・・・ディジ
タル積分回路、８・・・Ｄ／Ａ変換（部分復号回路）、
１８−１〜１８−２５・・・スイッチ、１７−１〜１７
−１０・・・コンデンサ、１９−１．１９−２・・・積
算増幅器。 第１因 ′４２０ Ｌ−−−−−−＃ ≦ ｇｌ ｓｄｔ！ ｖＪ＞ ＞ｊ
ｉ 間１等４目 語５の 茅′７目
Claims (1)
- 【特許請求の範囲】 １、入力アナログ信号と帰還信号との差分を積分するア
ナログ積分回路と上記アナログ積分回路の出力を基準電
圧と比較しデイジタル信号にする比較回路と上記比較回
路の出力を積分するデイジタル積分回路と、上記デイジ
タル積分回路の出力を上記帰還信号に変換するＤ／Ａ変
換器と、上記デイジタル積分回路の出力を変換された出
力デイジタル信号として取出す回路を持つＡ／Ｄ変換器
において、 上記比較回路は上記アナログ積分回路の出力と複数種の
基準電圧と比較し複数の比較出力を得てこれをデイジタ
ル信号に変換する回路で構成され、上記デイジタル積分
回路は上記比較回路の出力デイジタル信号と上記デイジ
タル積分回路の出力とを加算するデイジタル加算回路と
から構成されたことを特徴とするＡ／Ｄ変換器。 ２、第１項記載において上記アナログ積分回路が上記差
分を積分する第１の積分回路と、上記第１の積分回路の
出力と上記差分を加算する加算回路とからなるＡ／Ｄ変
換器。 ３、第１項記載において、上記複数種の基準電圧が０ボ
ルトと、上記Ｄ／Ａ変換器に使用する基準電圧Ｖ＿Ｒ＿
Ｅ＿Ｆの１／ｎの正負の電圧（＋Ｖ＿Ｒ＿Ｅ＿Ｆ）／ｎ
および（−Ｖ＿Ｒ＿Ｅ＿Ｆ）／ｎであるＡ／Ｄ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186318A JPH0813004B2 (ja) | 1984-09-07 | 1984-09-07 | Ａ／ｄ変換器 |
| KR1019850006058A KR930006740B1 (ko) | 1984-09-07 | 1985-08-22 | A/d변환기 |
| US06/769,310 US4672361A (en) | 1984-09-07 | 1985-08-26 | Linear interpolative analog-to-digital converter |
| GB08521449A GB2164510B (en) | 1984-09-07 | 1985-08-29 | Analog-to-digital converter |
| DE19853531870 DE3531870A1 (de) | 1984-09-07 | 1985-09-06 | Analog-digital-wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186318A JPH0813004B2 (ja) | 1984-09-07 | 1984-09-07 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6165626A true JPS6165626A (ja) | 1986-04-04 |
| JPH0813004B2 JPH0813004B2 (ja) | 1996-02-07 |
Family
ID=16186232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59186318A Expired - Lifetime JPH0813004B2 (ja) | 1984-09-07 | 1984-09-07 | Ａ／ｄ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4672361A (ja) |
| JP (1) | JPH0813004B2 (ja) |
| KR (1) | KR930006740B1 (ja) |
| DE (1) | DE3531870A1 (ja) |
| GB (1) | GB2164510B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0295020A (ja) * | 1988-09-30 | 1990-04-05 | Nec Corp | オーバーサンプルａ／ｄ変換回路 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0813004B2 (ja) | 1984-09-07 | 1996-02-07 | 株式会社日立製作所 | Ａ／ｄ変換器 |
| JP2650711B2 (ja) * | 1988-03-25 | 1997-09-03 | 株式会社日立製作所 | オーバーサンプリングａ／ｄ変換器 |
| NL8901602A (nl) * | 1989-06-23 | 1991-01-16 | Bronkhorst High Tech Bv | Geintegreerde halfgeleider-schakeling voor thermische metingen. |
| KR920009206B1 (ko) * | 1990-01-25 | 1992-10-14 | 삼성전자 주식회사 | 적분형 아날로그/디지탈 변환기의 기준전원 자동 제어회로 |
| US5198817A (en) * | 1990-04-26 | 1993-03-30 | Hughes Aircraft Company | High-order sigma-delta analog-to-digital converter |
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| US4994807A (en) * | 1990-05-25 | 1991-02-19 | Systron Donner | Voltage-to-frequency converter |
| US5103230A (en) * | 1991-04-02 | 1992-04-07 | Burr-Brown Corporation | Precision digitized current integration and measurement circuit |
| JP3182444B2 (ja) * | 1992-03-04 | 2001-07-03 | 株式会社日立製作所 | Ａｄ変換器 |
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| EP0675604B1 (de) * | 1994-03-24 | 1998-12-09 | Siemens Aktiengesellschaft | Integrierender Analog-Digital-Umsetzer |
| KR20020096006A (ko) * | 2001-06-19 | 2002-12-28 | 엘지전자 주식회사 | 엠에스엠에 있어서 입력 신호의 해상도를 향상시키는 장치및 방법 |
| JP3722812B2 (ja) * | 2003-07-08 | 2005-11-30 | シャープ株式会社 | 容量性負荷の駆動回路および駆動方法 |
| DE102005041455A1 (de) * | 2005-08-31 | 2007-03-15 | Abb Patent Gmbh | Automatisierungstechnische Einrichtung |
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| DE102005043485A1 (de) | 2005-09-13 | 2007-03-15 | Abb Patent Gmbh | Automatisierungstechnische Einrichtung |
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| EP2156583B1 (en) | 2007-05-02 | 2018-06-06 | The Nielsen Company (US), LLC | Methods and apparatus for generating signatures |
| JP5266343B2 (ja) | 2008-03-05 | 2013-08-21 | ザ ニールセン カンパニー （ユー エス） エルエルシー | 署名を生成する方法及び装置 |
| JP2011188250A (ja) * | 2010-03-09 | 2011-09-22 | Renesas Electronics Corp | 時定数調整回路 |
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Family Cites Families (5)
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|---|---|---|---|---|
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| JPH0813004B2 (ja) | 1984-09-07 | 1996-02-07 | 株式会社日立製作所 | Ａ／ｄ変換器 |
-
1984
- 1984-09-07 JP JP59186318A patent/JPH0813004B2/ja not_active Expired - Lifetime
-
1985
- 1985-08-22 KR KR1019850006058A patent/KR930006740B1/ko not_active IP Right Cessation
- 1985-08-26 US US06/769,310 patent/US4672361A/en not_active Expired - Lifetime
- 1985-08-29 GB GB08521449A patent/GB2164510B/en not_active Expired
- 1985-09-06 DE DE19853531870 patent/DE3531870A1/de active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58104523A (ja) * | 1981-11-30 | 1983-06-22 | シ−メンス・アクチエンゲゼルシヤフト | Ａ−ｄ変換方法および装置 |
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|---|---|---|---|---|
| JPH0295020A (ja) * | 1988-09-30 | 1990-04-05 | Nec Corp | オーバーサンプルａ／ｄ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4672361A (en) | 1987-06-09 |
| GB2164510B (en) | 1988-05-11 |
| GB8521449D0 (en) | 1985-10-02 |
| JPH0813004B2 (ja) | 1996-02-07 |
| KR930006740B1 (ko) | 1993-07-23 |
| GB2164510A (en) | 1986-03-19 |
| DE3531870A1 (de) | 1986-03-20 |
| DE3531870C2 (ja) | 1989-09-21 |
| KR860002906A (ko) | 1986-04-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |