JPS58104523A - Ａ−ｄ変換方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、アナログ入力信号が積分され、増幅され、続
−で量子化され、また量子化された信号が入力信号に負
帰還されるアナログ−ディジタル（Ａ−Ｄ）変換方法に
関する。

このような方法によるＡ−Ｄ変換器は、比較的低精度か
つ比較的低速度の部品の使用にもかかわらず、高い信号
対雑音比を有し、ま牟通常のチクノロシイで裏作可能で
なければならない。用途としては、たとえば電話用のコ
ーデック・フィルタおよび高品質ディジタル録音用のオ
ーディオ信号のディジタル化のためのコーディング・フ
ィルタがある。ディジタル化とは、アナログ波形の標本
値にその大きさに比例する数値コードを対応づけること
を意味する。

Ａ−Ｄ変換器には種々の方法によるものがあるが、通常
のＡ−Ｄ変換器は非常に高精度の部品を使用する必要が
ある。変換過程で必要とされるアナログ部品を比較的低
精度のものですませ得るーように％最近ではデルタ変調
法が用いられる。しかし、このデルタ変調法は非常に高
い標本化周波数を必要とする。たとえば、　　Ｋ、Ｎｉ
ｗａ　Ａ、Ｙｕｋａｗａ　。

Ａ、Ｔｏｍｏｚａｗａ”Ａ　Ｄｉｓｃｒｅｔｅｌｙ　Ａ
ｄａｐｔｉｖｅ　ＤｅｌｔａＭｏｄｕ］ａｔｉｏｎ　　
０ｏｄｅｃ’、　　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ
ｓ　　ｏｎＣｏｍｍｕｎｉｃａｔｉｏｎｓ、　　ｖｏｌ
、０ｏｒｎ−２９，４２，１９８１年２月、第１ｔ３８
〜１７３頁には、入力信号の勾配が大きい（もしくは小
さい）場合には量子化出力のレベル変化も大きく（もし
くは小さく）するいわゆる勾配適応回路を負帰還回路に
含むデルタ変調望−テツクが記載されているが、このコ
ーデックは勾配適応回路を作動させるために非常に高い
周波数を必要とする。さらに、標本化８波数が高いため
に、適応が準連続的であり、従っでステップ状の入力パ
ルスに比較的緩慢にしか応答し得ない。最後に、このコ
ーデックは久カ側に１つのアナログ積分器およびただ１
つのコンパレータを有する。

Ｔ、Ｌａｅｔ”Ｐｒｏｐｏｒｔｉｏｎａｌ　５ｔｅｐ　
５ｉｚｅ　ＴｒａｃｋｉｎｇＡｎ’ａｌｏｇ　ｔｏ　Ｄ
ｅｇｉｔａ〕、　Ｃ！ｏｎｖｅｒｔｅｒ’、Ｒｅｖ、Ｅ
Ｉｃｉ。

工ｎｅｔｒｏｍ、、　５　Ｎ礼１９８０年３月、第３６
９〜３７４頁には、同様に勾配適応回路を有し、この回
路が１つの量子化器および１つのアップ／ダウンカウン
タから形成されているＡ−Ｄ変換器が記載されている。

しかし、この回路はアナログ回路または機能を有してｂ
ないので、簡単なＡ−Ｄ変換器として作用し、デルタ変
調器としては作用しない。さらに、この変換器は久方側
で積分を行なっておらず、従って高い量子化雑音レベル
を有する。次回サイクル中の累積誤差を減するため、変
調サイクル中の誤差は負帰還されない。

Ｆ、ｄｅ　Ｊａｇｅｒ　”Ｄｅｌｔａ　Ｍｏｄｎｌａｔ
ｉｏｎ　ａ　Ｍｅｔｈｏｄｏｆ　　Ｐ（７Ｍ　　Ｔｒａ
ｓｍｉｓｓｉｏｎ　　Ｕｓｉｎｇ　　ｔｈｅ　　ｌ　　
−ＵｎｉｔＣｏｄｅ’、　Ｐｈ１１．１１ｐｓ　Ｒｅｓ
、　Ｒｅｐｔ、、　ｖｏｌ、７　、１９５２年、第４４
２〜４６６貞にＶｉ、アナログ積分器の形態の勾配適応
変調回路を用りるデルタ変調システムが記載されている
。このシステムは２つのアナログ積分器を有し、そのう
ちの１つが入力回路に配置されている。２つのアナログ
積分器の使用はアナログ部品の許容差の著しい減少に通
じ、また安定な回路を得るのに著しい設計上の問題を生
じ、また経済的に望ましくない。

Ｊ、Ｏ，Ｃａｎｄｙ’Ａ　Ｕｓｅ　ｏｆ　Ｌｉｍ１ｔ　
Ｃｙｃｌｅ　０ｓｃｉ−１，１ａｔｉＯｎＳ　　ｔｏ　
　０ｂｔａｉｎ　　Ｒｏｂｕｓｔ　　Ａｎａｌｏｇ　　
ｔ。

Ｄｉｇｉｔａｌ　　Ｃ！ｏｂｖｅｒｔｅｒｓ’、　　工
ＥＥＥＴｒａｎｓ、ｏｎＣｏｍｍｕｎｉｃａｔｉｏｎｓ
、ｖｏｌ、００Ｍ−２２，４３，１９７４年３月、第２
９８〜３０５頁およびＢ、Ａ。

Ｗｏｏｌｅｙ、　　Ｌ、Ｌ、　　Ｈｅｎｒｙ　　’Ａｎ
　Ｉｎｔｅｇｒａｔｅｄ　Ｐａｒ−Ｃｈａｎｎｅｌ　　
ＰＣＭ　　Ｅｎｃｏｄｅｒ　　Ｂａ５ｅｄ、　　ｏｎ　
　Ｉｎｔｅｒ−ｐｏｌ、ａｔｉｏｎ’　　ＩＥＥＥ　Ｊ
ｏｕｒｎａ’ｌ　　ｏｆ　　５ｏｌｉｄ−８ｔａｔｅＣ
１ｒｃｕｉｔｓ、　　ｖｏｌ、　　ＳＣ！　−１４、屋
１．１９７９年２月、第１４〜２０頁には、入力回路に
積分および増幅回路を配置することにより標本化周波数
を低くシ、信号対雑音比を高くしたＡ−Ｄ変換器が記載
されている。

しかし、積分および増幅回路の出力を量子化して直接に
負帰還しているので、可能なディジタル推定値の数が量
子化器の量子化レベルの数に減ぜられている。さらに、
この回路は勾配適応形ではない。

本発明の目的は、デルタ変ｖ！４原理によるＡ−Ｄ変換
方法として、比較的低い標本化周波数で作動し、しかも
高い信号対靴音比が得られ、またディジタル出力信号に
大きな誤差を生ずることなくかつ回路に不安定性を生ず
ることなく部品の値にかなりのばらつきを許容し、従っ
て大きな安定範囲を有するＡ−Ｄ変換方法を提案するこ
とである。

この目的は本発明によれば、冒頭に記載した種類の方法
において、量子化された信号が周期的和形成によりディ
ジタルに積分され、アナログ信号に変換され、入力信号
に負帰還されることを特徴とするＡ−Ｉ）変換方法によ
り達成される。

本発明による拳法を実施するための有利な装置は、アナ
ログ入力信号および負帰還された信号から形成された差
信号を与えられる積分および増幅回路と、ｎ量子化ステ
ップを有し積分および増幅回路の出力信号を与えられる
量子化器と、量子化器の出力信号を与えられる加算レジ
スタと、加算レジスタの出力信号を与えられて負帰還信
号を出力信号として生ずるＤ−Ａ変換器とを含んでいる
ことを特徴とする。

本発明による装置の有利な実施態様は特許請求の範囲第
３項以下にあげられている。

本発明により変形され、°勾配適応“動作を行ない、量
子化器および加算レジスタを有するデルり変調回路を用
いることにより、入力信号のディジタル推定値の精度を
改善することができる。勾配適応回路は単一のタイミン
グクロックで作動し得るので、全変調回路と同一のタイ
ミングクロックを利用することができる。量子化レベル
が最適点の付近に選定されるならば、量子化器内の誤差
に起因する変換過程中の誤差はわずかである。

加算レジスタは通常のディジタル回路により簡単かつ経
済的に製作され得る。積分および増幅回路は１つまたは
それ以上の通常の演算増幅器を用いて実現可能である。

積分および増幅回路への負帰還に先立って加算レジスタ
内の入力信号のディジタル推定値をアナログ値に変換す
るためのディジタル・アナログ（Ｄ−Ａ）変換器は精度
の低いものですますことができる。ディジタル出力信号
は加算レジスタから得ることもできるし、量子化器の出
力端から得ることもできる。以後の処理は。

信号の質を改善するためそれ自体は公知のようにディジ
タルフィルタを介して行なうこともできるし、直接に行
なうこともできる。

本発明による勾配適応回路は入力信号のディジタル推定
値の精度を向上し、従って公知の変調器にくらべて標本
化周波数を減少しかつ特定の信号対雑音比を保証すると
いう本発明の課題を解決する。勾配適応回路は、それ自
体は公知のように並列法で作動し積分および増幅回路の
出力信号を童子化するＡ−Ｄ変換器（”フラッシュ’Ａ
−Ｄ変換器）から簡単に構成される。この量子化器の出
力信号は前回の評価以後の入力信号の変化すなわちその
勾配を表わす。この情報は、その変化の大きさだけ加算
レジスタの内容を変更するため、加算レジスタに与えら
れる。

電話に応用可能な本発明の実施例では、量子化器の量子
化レベルは圧伸（コンバンド）されている。たとえば童
子化レベルは参照電圧を２進分割したものである。ディ
ジタル加算レジスタおよびＤ−Ａ変換器は、積分および
増幅回路の増幅率により定められる係数を乗算された量
子化器の電圧レベル（最適点）に各レジスタ位置が合致
するように構成されている。各サイクル中に、レジスタ
の内容を変更するため、ｐつの２進１１１がレジスタの
個々のピット位置に加Ｗされまたはそれから減算される
。この加算または減算はそれ自体は公知の仕方で行なわ
れ得る。

本発明の別の実施例では、１つの線形量子化器、１つの
加算器および１つのレジスタが用いられる。

レジスタの内容は常に加算器の一方の入力端に負帰還さ
れる。加算器の第２の入力端は量子化器の（コード化）
出力端と接続されている。このようにしてレジスタ内容
が各サイクルで量子化器の出力により変更される。

上記２つの実施例のいずれにおいてもレジスタの出力信
号はアナログ信号に変換されるが、その際に用いられる
Ｄ−Ａ変換器は精度の低いものですますことができる。

たとえば、　　Ｕ、　Ｔｉθｔｚθ、Ｏｈ。

５ｃｈｅｎｋ　’Ｈａｌｂｌｅｉｔｅｒ　−Ｓｃｈａｌ
ｔｕｎｇｓｔｅｃｈｎｉｋ’、　Ｓｐｒｉｎｇｅｒ−Ｖ
ｅｒｌａｇＢｅｒｌｉｎ　ＨｅｉｄｅｌｂｅｒｇＮｅｗ
　Ｙｏｒｋ　、　１９８０年、第６３５〜６３８頁から
公知のはしご形回路網を有するＤ−Ａ変換器を用いるこ
とができる。最後に、Ｄ−Ａ変換の結果すなわちＤ−Ａ
変換器の出力信号が積分および増幅回路の入力端でアナ
ログ入力信号から差引かれる。このようにして勾配適応
回路は入力信号の各ディジタル推定値の精度を改善し、
また信号対雑音比を改善する。この理由から、１オーバ
ーサンプリングｌ（処理すべき周波数の２倍よりも高い
標本化周波数）を行なう必要も、後段にディジタルフィ
ルタを用いる必要もなくなる。

また、本発明によれば、公知の二重積分が行なわれるデ
ルタ変調回路にくらべて、安定範囲が拡大されるという
利点も得られる。本発明による変調器の演算式には安定
化環が追加されている。この安定化は、積分および増幅
回路の出力信号が連続的に積分されるのではなく予め標
本化され（加算レジスタに与えられるタイミングクロッ
クにより定められる）離散的時点においてのみ加算さ°
れるという事実に基つくものである。このようにして変
調回路が自動的に安定化される。

さらに１本発明によれば、積分および増幅回路を入力部
またはフォワード方向に用いているたいていの公知のデ
ルタ変調システムにおいて応答が遅いという問題点も解
決される。加算レジスタの内容が各サイクルで量子化器
の最大童子化レベルの値に応じて（必要の場合には）変
更され得るので、応答速度の制限は本発明による方法で
は生じない。

以下、図面により本発明を一層詳細に説明する。

図面中の同一の要素には同一の参照符号が付されている
。

第１図は本発明によるＡ−Ｄ変換器４１の１つの実施例
のブロック図である。積分および増幅回路１はアナログ
入力信号５とその推定値６との差の累算を行なう。量子
化器２は回路１のアナログ出力信号をｎビット幅のディ
ジタル信号８に変換する。ここで、ｎ〉■であり、また
量子化器２の分解能はＡ−Ｄ変換器４１の所望の分解能
よりも低い。加算レジスタ３はその内容への量子化器２
の出力信号８の加算またはその内容からの量子化器出力
信号８の減算を行なう。Ｄ−Ａ変換器４は加算レジスタ
３の出力端９から到来するディジタル語をアナログ値に
変換して、回＃６１の入力端６に与える。

第１図の装置は、アナログ入力信号５がそのディジタル
推定値の正負符号を反転したアナログ値６に加えられる
ように作動する。差信号は連続的に積分され、かつ増幅
される。積分された差信号および増幅された差信号の値
は加え合わされる。

この過程は、コンデンサおよび抵抗の直列回路を負帰還
回路に有する通常の演算増幅器により簡単に行なわれ得
る。本発明によれば、積分器の時定数は、加算レジスタ
３に与えられるタイミングク側差が最大２０％にとどま
るように選定される。

好ましくは、積分器の時定数は標本化周期に等しく選定
される。増幅率は１なりし２、特に１．２ないし１．８
であることが好ましく、その最適値は１．５である。

第１図中の回路１の１つの実施例が第２図に示されてい
る。アナログ入力信号５は第１の抵抗１１の一端に与え
られ、また第１図のＤ−Ａ変換器４から直接取出される
反転１推定信号１６は第２の抵抗１２の一端に与えられ
る。両抵抗１１および１２は互いに等しい抵抗値を有し
、信号５および６の電流の加算を行なう。すなわち、抵
抗１１および１２の他端を互いに接続する接続点１３に
は、入力信号５と反転“推定信号”６との和を表わす信
号が現われる。接続点１３は同時に演算増幅器１５の負
入力端と接続されている。演算増幅器１５の正入力端１
４は接地点と接続されている。

しかし、正入力端１４は自動零調整回路と接続されて、
ある電圧を与えられて込てもよい。演算増幅器１５の出
力端７と負入力端１３との間には、負帰還抵抗１６およ
び負帰還コンデンサ１７の直列回路が配置されている。

負帰還抵抗１６の抵抗値は抵抗１１および１２の抵抗値
よりも工ないし２倍だけ高く、この抵抗比により増幅率
が定められる。負帰還コンデンサ１７は積分作用を生ず
るのに用いられており、その積分時定数はコンデンサ１
７のキャパシタンス値と抵抗１６およヒ１１または１２
の抵抗値とにより定められる。演算増幅器１５の出力信
号７は、負入力端１３に与えられた信号を積分しかつ増
幅した値と反転された正負符号とを有する信号である。

第１図中の積分および増幅回路１は他の形態でも構成さ
れ得る。たとえば、積分回路および増幅回路を別々に設
けておき、両回路の出力信号を加え合わせることにより
所望の積分および増幅機能を突風することもできる。

差信号の積分されかつ増幅された値はｎ個の可能な、デ
ィジタル値のうちの１つに量子化される。

この値は直前の標本化周期中の入力信号の変化を近似的
に表わすものである。量子化器２は任意の形態で構成さ
れていてよい。所要速度の理由から、並列法で作動する
量子化器２が用いられることが好ましい。たとえば、種
々の正の電圧レベルおよ個のコンパレータが用いられ得
る。この場合、量子化器の入力信号を常に正に保つため
、絶対値形成回路が用いられ得る。量子化器２をＭＯ８
技術で構成し、スイッチド・キャパシタ技術により正電
圧のみを量子化器内で利用し、入力信号または参照電圧
の極性をコンパレータの前で入力信号の符号または符号
コンパレータの出力に関係して変更することも可能であ
る。他の実施例として、正レベルの参照電圧も負レベル
の参照電圧も有するｎ個のコンパレータを用いることも
できる。

量子化器２内の参照電圧レベルは、量子化器２のディジ
タルコードに係数βをかけた値に相当するレベルに合致
しなければならない。安定性の理由から、係数βは積分
および増幅回路１の増幅率により関係式 ここに、Ａ：積分および増幅四路１の増幅率β：量子化
器２のディジタルコード にかける係数 を満足するように定められる。Ａ　＝　１．５の場合、
βの最適値は１．５である。

第３図は第１図中の量子化器２の１つの実施例の回路図
である。この量子化器はコンパレータ２４（ａＯ〜ａｎ
およびａ／ｌ〜ａ’ｎ）、抵抗２３（Ｒ１〜Ｒｎおよび
Ｒ’　１〜Ｒ’　ｎ　）　、正および負の参照電圧２１
および２２ならびにデコード論理回路２５から成る。コ
ンパレータ２４および参照電圧を形成する抵抗２３は、
並列法で作動する量子化器において公知のように直列に
接続されている。

この実施例では、抵抗Ｒ１は抵抗ＲＪと等しく、またコ
ンパレータ２４はすべて同一に構成されている。圧伸さ
れたレベルを実現したい場合には。

抵抗２３はたとえばＲ□＝％Ｒ□＋１の関係を満足する
ように定められ得る。

デコード論理回路２５は、入力信号７のレベルに関係し
て、２進１１１の値をｎ個の出力導線８のうちの１つに
、また２進１０　ｌの値をそれ以外の出力導線８に与え
る。１１１または１０″をコード化した形態で出力導線
に与えることもできる。

デコード論理回路２５は通常のプライオリティ・デコー
ダとして構成されていてよい。

他の実施例では、抵抗２３の値がＲ１”　Ｒ１＋１の関
係を満足するように定められており、この場合には線形
量子化器が得られる。この場合、デコード論理回路２５
は出力端８に、入力端７のレベルを表わすディジタル語
を生じなければならない。

第３図中の接続導＠２０は接地点と接続されており、コ
ンパレータａＱは入力端７に与えられる信号の正負符号
を求める役割をする。入力端７とコンパレータａ１〜ａ
ｎの入力端との間に絶対値形成回路を接続すれば、抵抗
Ｒ１〜Ｒｎ４　　コンノ（レータａＯ−ａｎ　　および
正の参照電圧２１のみが必要とされる。

並列法で作動する量子化器２ｔ−実現するための他の回
路はたとえば”Ｋｌｅｋｔｒｏｎｉｋ’　、　　１９７
５年、第１１巻、第８６．８７頁またはＵ、　Ｔｉｅｔ
ｚｅ、Ｏｈ、。

５ｃｈｅｎｋ　”Ｈａ１ｂｌｅｉｔｅｒｓｃｈａｌｔｕ
ｎｇｓｔｅｃｈｎｉｋ’、Ｓｐｒｉｎｇｅｒ　−Ｖｅｒ
ｌａｇ、　Ｂｅｒｌｉｎ　Ｈｅｉｄｅｌｂｅｒｇ　Ｎｅ
ｗＹｏｒ’に、−１９８０年、第８４９〜６５７頁から
知られている。

加算レジスタ３は、２進重み付けされた量子化レベルま
たは他の仕方で圧伸された量子化レベルを有する量子化
器２が用いられるならば、各ビット位置でカウント過程
を開始し得るアップ／ダウンカウンタとして構成され得
る。線形重み付けされた量子化レベルを有する量子化器
２が用いられる場合には、並列全加算器を用いる加算レ
ジスタ３を用いるのが有利である。

第４図にブロック図で示されている加算レジスタ３は１
つの全加算器（並列加算器）３１および１つのディジタ
ルレジスタ３３から成り、そのビット幅Ｎは一般にｎ＋
２またはｎ＋３に選ばれている（ここに、ｎは量子化器
２の量子化ステップまたはその出力端８の数）。レジス
タ３３の出力端９に生ずる信号は加算器３１の一方の入
力端に負帰還されている。加算器３１の他方の入力端は
第３図中のデコード論理回路２５の出力端８と接続され
ている。レジスタ３３に対する新しい値は、加算器３１
の出力端をレジスタ３３の入力端と接続するＮピット幅
の導線３２上に現われ、Ｔ秒間隔でレジスタ３３に与え
られるクロック信号３４によりレジスタ３３のなかに記
憶される。レジスタ３３以外の変調器回路のすべての構
成要素はクロック信号により制御されていないので、Ｔ
は全変調器回路の標本化周期である。レジスタ３３内の
値は、第、３図中のデコード論理回路２５、第４図中の
並列加算器３１および第１図中のＤ−Ａ変換器４の構造
に関係して正負符号−大きさ表示（サイン−マグニチュ
ード）またけ１２の補ａ”−ドで記憶され得る。さらに
、た七えばＴ、Ａ、　１８ｔ、　Ｒｅｖ、　Ｓｃｉ、　
　Ｉｎｅｔｒｕｍ、、　　５１　（３）％１９１年３月
、第３８９〜３７４頁力）ら知られてｂるうに、第４図
の回路を圧伸された量子化器と組・合わせて変形された
アップ／ダウンカウンタと１て構成することもできる。

加算レジスタ３は入力信号の各新ディジタルカ定値を記
憶する。その内容は、低い精度しか有でないＤ−Ａ変換
器４によりアナログ電圧に変換でれる。シミュレーショ
ンおよび実験の結果、Ｄ−Ａ変換器４内の２％の誤差に
起因する増＠誤差に５ｏｄＢの入力振幅範囲にゎたり□
、１５　ｄ　Ｂよりも小さいことが示された。Ｄ−Ａ変
換器４のアナログ出力信号６（通常のＤ−Ａ変換器では
既にへ転されている）が入力信号５がら差引かれ、こう
して変調器の負帰還回路が完成される。

入力信号のディジタル推定値は、その後の処理のために
、レジスタ３３または加算レジスタ８のゴ　　　出力端
９から直接に取出され得る。しかし、このａ−ディジタ
ル推定値を簡単なコード化形態で量子化１υ　　　器２
の出力端８から取出すこともできる。これら【　　　の
出力端から取出された出力は精度の改善のためＸ　　　
また量子化雑音の減少のためにディジタルフィル７　　
　夕により処理され得る。このフィルタは通常の形態た
とえばトランスパーサルおよびりカーシブ形１　　　態
で表作されていてよい。

変調器１４の伝達関数は次式により表わされる。

ここで ■ｏｕｔ−出力電圧 ■ｉｎ　　”入力電圧 Ｔ　　；標本化周期 Ｒ１１＋　Ｒ１，６＋　０１７　＝第２図中の抵抗１１
．　１６およびコンデンサ１７の値β　　＝量子化器２
のディジタルコードにかける係数第５図は変調器４１の
典型的な伝達関数曲線４２を示す。曲線４２は低い周波
数における小さい増幅率および標本化周波数４３におけ
る零位置を示す。

第６図は、Ｄ−Ａ変換器４が２％の誤差を有し。

また８　ｋＨｚへのダウン・サンプリング−フィルタに
よる通常のディジタルフィルタリングが行なわれた場合
について、入力振幅４５の関数として本発明によるＡ−
Ｄ変換器の典型的な信号対雑音比曲＠４４′ｆｒ：示す
。この曲線は、入力周波数が８１１ＨｚＳｌａ本化周波
数が１２８　ｋＨｚ　、　ｍ分オヨｒＪ増＠回路ｌのフ
ォワード増幅率が１．５、回路１の積分時定数が８μ日
、圧伸された量子化器の参照電圧レベルが全体で１７（
ｎ＝８）、また増幅率が０．７の変調器に関するもので
あり、図面中の３ｄＢが全債務に相当する。

第７図は上記の変調器における入力振幅４５の関数とし
ての典型的な増幅率誤差曲ａ４６を示す。

本発明によるＡ−Ｄ変換器のもう１つの実施例では、積
分および増幅回路■の時定数は７．８μ日、そのフォワ
ード増幅率は１．５．量子化器２の増幅率は０．６７で
あシ、量子化器２は１つの符号コンパレータおよび８ま
たは９個の双極性コンパレータを有し、その参照電圧は
２進重み付けされた。

加算レジスタ３はｌＯビットまたは１２ピツトおよび１
極性ピット幅であり、また標本化周波数は１２８　ｋＨ
ｚであった。

一般に積分および増幅回路ｌの時定数を標本化周期Ｔの
±２０％の範囲に、また積分および増幅回路１の増幅率
を１．２ないし１．８の範囲に選定することは有利であ
る。量子化器２の増幅率１／／の有利な値は０．５ない
し１であり、量子化器２が１つの符号コンパレータおよ
び７ないし９個のコンパレータを含んでおシ、それらの
参照電圧が２進重み付けされまた双極性（正または負）
で弗シ。

加算レジスタ３が９ないし１３数値ビツトおよび１符号
ピットであることは有利である。標本化周波数（１，／
’Ｉ’）はたとえばＩ　Ｕ　ＯｋＨｚないし２ＭＨ２の
範囲内に選定され得る。

二重積分の変調回路として構成され、第１の積分が入力
信号と°推定“信号との差に関して行なわれるアナログ
積分であり、第２の積分が第１のアナログ積分詣のディ
ジタル化された出力の周期的加算により行なわれるディ
ジタル積分である本発明によるＡ−Ｄ変換器はシグマ−
デルタ−シグマ変調器とも呼ばれ得る。本発明によるＡ
−Ｄ変換器では、入力信号の可能なディジタル推定値の
数は２Ｎであり、ここにＮはｎよりも典型的に２または
３だけ大きい。なぜならば、加算レジスタ３の幅は量子
化レベルの数ｎよりも典型的に２または３ビツトだけ広
いからである。このことは本発明によるＡ−Ｄ変換器の
信号対雑音比を公知の技術によるものにくらべて顕著に
改善する。

【図面の簡単な説明】

第１図は勾配適応回路を有するデルタ変調器のブロック
図、第２図は第１図中の積分および増幅回路の１つの実
施例の回路図、 第３図は第１図中の量子化器の１つの実施例の回路図、 第４図は第１図中のディジタル加算レジスタの１つの実
施例の回路図、 第５図は本発明による変換器回路の伝達関数を示す図、 第６図は本発明による方法で作動する変換器により得ら
れる信号対雑音比曲線の一例を示す図、第７図は本発明
（Ｃよる方法で作動する変換器における増幅誤差曲線の
一例を示す図である。 ■・・・積分および増幅回路、２・・・量子化器、３・
・・加算レジスタ、４・・・Ｄ−Ａ変換器、５・・・ア
ナログ入力信号、６・・・推定信号％　７・・・アナロ
グ信号、８・・・量子化器出力、９・・加算レジスタ出
力、２５・・・デコード論理回路、３１・・・全加算器
、３３・・・レンスタ。 ＩＧ　１ ＩＧ４ ＩＧ　５

Claims (1)

1. 【特許請求の範囲】 ■）アナログ入力信号（５）が積分され、増幅され、続
   いて量子化され、−また量子化された信号が入力信号に
   負帰還されるＡ、　−Ｄ変換方法において、量子化され
   た信号（８）が周期的和形成によ勺ディジタルに積分さ
   れ、アナログ信号（６）に変換され、入力信号（５）に
   負帰還されることを特徴とするＡ−Ｄ変換方法。 ２）アナログ入力信号（５）が積分され、増幅され、続
   いて量子化され、また量子化された信号が入力信号に負
   帰還されるＡ−Ｄ変換装置において、アナログ入力信号
   （５）および負帰還された信号（６）から形成された差
   信号を与えられる積分および増幅回路（１）と、ｎ量子
   化ステップ（ｎ　＞　１．　）を有し積分および増幅回
   路（１）の出力信号を与えられる量子化器（２）と、量
   子化器（２）の出力信号を与えられる加算レジスタ（３
   ）と、加算レジスタ（３）の出力信号を与えられて負帰
   還信号（６）を出力信号として生ずるＤ−Ａ変換器７（
   ４）とを含んでいることを特徴とするＡ−Ｄ変換装置。 ３）量子化器（２）が並列法で作動する変換器として構
   成されていることを特徴とする特許請求の範囲第２項記
   載のＡ−Ｄ変換装置。 ４）ｉ子化器（２）の量子化ステップが圧伸されている
   ことを特徴とする特許請求の範囲第２項または第３項記
   載の装置。 ５）量子化器（２）の量子化ステップが２進重み付けさ
   れていることを特徴とする特許請求の範囲第２項ないし
   第４項のいずれかに記載の装置。 ６）加算レジスタ（３）がアップ／ダウンカウンタとし
   て構成されていることを特徴とする特許請求の範囲第２
   項ないし第５項のいずれかに記載の装置。 ７）菫子什器（２）の量子化ステップが線形重み付けさ
   れていることを特徴とする特許請求の範囲第２項ないし
   第６項のいずれかに記載の装置。 ８）加算レジスタ（３）が全加算器（３１）により実現
   されていることを特徴とする特許請求の範囲第２項ない
   し第７項のｂずれかに記載の装置。 ９）ｉ＊分および増幅回路（１）が抵抗（１６）および
   コンデンサ（１７）から形成された直列回路を負帰還回
   路として有する演算増幅器として構成されていることを
   特徴とする特許請求の範囲第２項ないし第８項のいずれ
   かに記載の装置。 １０）積分および増幅回路（１）の時定数がサンプリン
   グ周期Ｔの１２０％の範囲内に選定されており、積分お
   よび増幅器ｊｑ、、　（１）の増幅率が１．２ないし１
   ．８の範囲内に選定されており、ｉ：子化器（２）の増
   幅率が０．５ないしＩの範囲内に選定されており、また
   サンプリングｊｉ！ｉｌ汲ａ（１／’ｒ　）ｄ；１　ｏ
   　ｏ　ｋＨ２，ｊｌ、ｑ（Ｊ　ＭＨｚ　の範囲内に選定
   されていることを特徴とする特許請求の範囲第２項ない
   し第９項の−ずれかに記載の装置。 １１）量子化器（２）が１個の符号コンパレータ（ａＯ
   ）および７ないし１０個の双極性コンパレータ（２４）
   を有し、それらの参照電圧は２進重み付けされておシ、
   また加算レジスタ（３）が９な伝し１３数値ビツトおよ
   びＩ符号ピットの幅を有することを特徴とする特許請求
   の範囲第２項なりし第１０項のいずれかに記載の装置。