JPS62169529A - アナログ・デイジタル変換器のデルタ・シグマ変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル通信機器や電子機器等においてア
ナログ信号をディジタル信号に変換するためにそのアナ
ログ信号を量子化するアナログ・ディジタル変換器のデ
ルタ◆シグマ変調回路に関するものである。

（従来の技術） 一般に、ＬＳＩ化に適したオーバサンプル型のアナログ
・ディジタル変換器（以下、Ａ／Ｄ変換器という）や、
ディジタル・アナログ変換器（以下、Ｄ／Ａ変換器とい
う）の変調部には、ハードウェア規模および素子感度の
点から２重積分のデルタ・シグマ変調回路（以下、Δ−
Σ変調回路という）が適している。

従来、このような分野の技術としては、昭和５９年度電
子通信学会通信部門全国大会５６２（昭５９）　Ｐ、２
−２０７に記載されるものがあった。以下、その構成を
図を用いて説明する。

第２図は従来の２重積分Δ−Σ変調回路におけるＺ変換
表示された等価回路図である。

この２重積分Δ−Σ変調回路は、時系列のアナログ入力
信号■Ｓを入力する入力端子ｌ、・及び時系列のディジ
タル出力信号Ｏ８を送出する出力端子２を有している。

この人、出力端子１．２間には直列に、入力信号Ｉｓと
帰還信号ＦＳの差分をとる第１の加算器３と、オペアン
プとコンデンサ等で構成され第１の加算器３の出力を積
分して第１の積分信号を出力する第１の積分器４、第１
の積分信号と帰還信号ＦＳの差分をとる第２の加算器５
、オペアンプとコンデンサ等で構成され第２の加算器５
の出力を積分して第２の積分信号を出力する第２の積分
器６．第２の積分信号を量子化して出力信号Ｏ８を送出
する量子化器７が接続されている。さらに、第１．第２
の加算器３．５と出力端子２間との間には、帰還ループ
用の遅延器８が接続され、その遅延器８により、出力信
号Ｏ９から帰還信号ＦＳが生成される。

このΔ−Σ変調回路の伝達特性は、Ｚ変換表示により入
力信号ＩＳＩ　Ｘ（Ｚ）、出力信号Ｏ８をＹ（Ｚ）、第
１．第２の積分器４，６を１／１−Ｚ−１，量子化器７
の量子化雑音をＱ（Ｚ）、および遅延器８をＺ−１とす
ると、 Ｙ（Ｚ）＝Ｘ（Ｚ）＋（１−Ｚ−１）２−Ｑ（Ｚ）　　
　−（１）となる。

入力端子ｌより入力された入力信号ＩＳは、加算器３に
より帰還信号ＦＳとの差分がとられた後、積分器４で積
分され、加算器５に与えられる。さらに、加算器５に与
えられた積分信号は、該加算器５で帰還信号ＦＳとの差
分がとられ、積分器６で積分された後、量子化器７によ
り極性が判定されて２値のディジタル出力信号Ｏ８に変
換され、その出力信号Ｏ８が出力端子２から送出される
。

この種のΔ−Σ変調回路では、高い量子化精度を得るこ
とができる。ところが、その所要性能を帯域幅１８Ｋ）
ＩＺ、変換精度１４ビツトとすると、積分器４，６で発
生する雑音を無視しても、最低限３ＭＨｚ弱の動作速度
が必要となる。積分器４，６への雑音配分条件を緩める
には、Δ−Σ変調回路の動作速度を上げて、該変調回路
で発生する帯域内雑音を低減する必要がある。しかし、
３ＭＨ７以上の動作速度を得るには、現在のスイッチト
・キャパシタ技術では困難である。これは、第１の積分
器４の積分動作が終了してから、第２の積分動作が開始
するため、該積分器４，６を構成するオペアンプ２個分
のセットリング・タイムを必要とするからである。

これらを改善するため、第３図のような単一遅延型２重
積分Δ−Σ変調回路が提案されている。

このΔ−Σ変調回路では、伝達関数Ｚ−１を有する遅延
器９が第１の積分器４の出力側に設けられると共に、増
幅度２．０の増幅器１０が第２の加算器５の帰還信号入
力側に設けられている。そのため、伝達特性は、 Ｙ（Ｚ）＝Ｚ−１−Ｘ（Ｚ）＋（１−Ｚ−１）２−Ｑ（
Ｚ）　　−（２）となる。

このΔ−Σ変調回路では、第１の積分器４の積分結果が
次のサイクルで第２の積分器６に送られるので、オペア
ンプ１個分のセットリング・タイムで動作を終了する。

そのため、第２図の回路に比べて５割程度の動作速度改
善が可能となり、８〜９ｄＢの信号対雑音比（以下、Ｓ
／Ｎという）の特性向上が期待できる。

（発明が解決しようとする問題点） しかしながら、上記構成の単一遅延型２重積分Δ−Σ変
調回路では、第２図の２重積分Δ−Σ変調回路と同様に
、入力信号ＩＳの最大電圧が１．ＯＶとした時のみ良好
なＳ／Ｎ特性を示すだけで、１．Ｏｖ以外では良好なＳ
／Ｎ特性が得られないという問題点があった。

本発明は、前記従来技術が持っていた間シ煤のうち、入
力信号の最大電圧が１．Ｏｖ以外ではＳ／Ｎ特性が低い
点について解決したＡ／Ｄ変換器のΔ−Σ変調回路を提
供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、アナログ入力信
号とディジタル出力信号から生成された帰還信号との差
分を求める第１の回路（例えば、加算器）と、前記差分
を積分して第１の積分信号を出力する第１の積分器と、
前記第１の積分信号と前記帰還信号との差分を求める第
２の回路（例えば、加算器）と、この第２の回路で求め
た差分を積分して第２の積分信号を出力する第２の積分
器と、前記第２の積分信号の極性を判定して量子化され
た前記ディジタル出力信号を出力する量子化器とを備え
たＡ／Ｄ変換器のΔ−Σ変調回路において、前記第１の
積分器に前置する第１の増幅器と、前記第２の積分器に
前置する第２の増幅器と、前記第１の回路における帰還
信号側に前置する第３の増幅器と、前記第２の回路にお
ける帰還信号側に前置する第４の増幅器とを設け、前記
第１〜第４の増幅器の増幅度を、前記アナログ入力信号
の最大電圧に応じて所定の値に設定したものである。

（作　用） 本発明によれば、以上のようにＡ／Ｄ変換器のΔ−Σ変
調回路を構成したので、第１〜第４の増幅器は、第１お
よび第２の増幅器における積分利得を補正するように働
き、これにより所望の最大電圧を持つ入力信号に対して
適切なＳ／Ｎ特性が得られる。従って前記問題点を除去
できるのである。

（実施例） 第１図は本発明の実施例を示す単一遅延型２重積分Δ−
Σ変調回路におけるＺ変換表示された等価回路図である
。

このΔ−Σ変調回路は１時系列のアナログ人、′フ信号
Ｉｓを入力する入力端子１１、及び時系列のディジタル
出力信号Ｏ５を送出する出力端子１２を有している。こ
の人、出力端子１１．１２間には直列に、第１の回路（
例えば、第１の加算器）１３、第１の増幅器１４、オペ
アンプとコンデンサ等からなる第１の積分器１５、遅延
器１６、第２の回路（例えば、第１の加算器）１７、第
２の増幅器１８、オペアンプとコンデンサ等からなる第
２の積分器１８、及び量子化器２０が接続されている。

さらに、出力端子１２に帰還ループ用の遅延器２１が接
続され、その遅延器２！と第１の加算器１３との間に第
３の増幅器２２が接続されると共に、該遅延器２１と第
２の加算器１７との間に第４の増幅器２３が接続されて
いる。

ここで、第１．第２の加算器１３．エフのうち、第１の
加算器１３は、時系列のアナログ入力信号ＩＳと、遅延
器２１かもの帰還信号ＦＳを第３の増幅器２２で増幅し
た信号との差分をとり、それに応じた出力信号を出力し
て第１の増幅器１４、第１の積分器１５及び遅延器１６
を介して第２の加算器１７に与える。第１の増幅器１４
では第１の加算器１３の出力信号を増幅し、それが第１
の精分器１５で積分され、その第１の積分信号が遅延器
１６で遅延された後、第２の加算器１７に入力される。

第２の加算器Ｉ？は、遅延器！８の出力信号と、帰還信
号ＦＳを第４の増幅器２３で増幅した信号との差分をと
り、それに応じた出力信号を出力して第２の増幅器１８
、及び第２の積分器１９を介して量子化器２０に与える
。第２の増幅器１８では第２の加算器１７の出力信号を
増幅し、それが第２の積分器１９で積分され、その第２
の積分信号が量子化器２０に入力される。

量子化器２０は、第２の積分信号の極性を判定してそれ
に応じた２値の出力信号Ｏ８を出力し、それを出力端子
１２及び遅延器２１に与える。遅延器２ｚは出力信号Ｏ
８を一定量だけ遅延させて帰還信号ＦＳを生成し、それ
を第３および第４の加算器２２．２３に与える回路であ
る。

この実施例の特徴は、従来の第３図の回路において、第
１．第２の積分器１５．１９にそれぞれ前置する積分利
得補正用の第１．第２の増幅器１４．１８を設けると共
に、第１．第２の加算器１３．１７の帰還信号入力側に
補正用の第３．第４の増幅器２２．２３をそれぞれ設け
たことである。

以上の構成において、入力端子１１より入力されたアナ
ログ入力信号ＩＳは、加算器１３、増幅器１４、積分器
１５．遅延器１６、加算器１７、増幅器１８、積分器１
９及び量子化器２０で、それぞれ所定の処理が施された
後、ディジタル信号Ｏ８が出力端子１２より出力される
。

このΔ−Σ変調回路の伝達特性は、Ｚ変換表示により入
力信号ｒｓをＸ（Ｚ）、出力信号Ｏ８をｙ（ｚ）、積分
器１５．１９を１／１−Ｚ−１、遅延器１８．２１をＺ
−１、量子化器２０の量子化雑音をＱ　（Ｚ）とし、第
１．第２の増幅器１４．１８の増幅度をβｌ−１，β２
−１．第３．第４の増幅器２２．２３の増幅度をα１．
α２とすると、但し、 Ｙｌ　（Ｚ）　＝　Ｚ−１−Ｘ（Ｚ） ÷β１・β２・（１−２−ｔ）２・Ｑ（Ｚ）Ｙ２（Ｚ）
＝βｌ・β２＋（α２・β１−２・β１・β２）・Ｚ−
１＋（β１・β２−α２・β１＋αｌ）・Ｚ−２となる
。この（３）式が単一遅延型２重積分Δ−Σ変調回路の
特性を持つためには、次式と等価であればよい。

但し、Ｋ　；定数 Ｈ（Ｚ）、Ｚの関数 この時の増幅度α１．α２．β１−１．β２−１　の関
係と関数Ｈ（Ｚ）を次式のように表わす。

ここで、α１＝に、β１＝Ｌとした時、（５）式は次式
と等価である。

このように、（８）式を満たす構成はすべて単一遅延型
２重積分Δ−Σ変調回路の特性を持つ。

今、最大値電圧Ｘｐを持つ入力信号ＩＳに対して、Ｓ／
Ｎ特性を良好にしようとするなら、（８）式でα１＝Ｘ
Ｐ、β１＝２ＸＰとして構成すればよい、但し、量子化
器２０の出力は電圧ＸＰの値にかかわらず、常に±１．
Ｏｖとする。

第４図に各種の電圧ＸｐにおけるＳ／Ｎ特性のシミュレ
ーション結果を示す、なお、第４図は、サンプリングさ
れた入力信号ＩＳのサンプリング周波数が２０４８ＫＨ
１，量子化器２０の入力レベルＯｄＢが１、ＯＶ、およ
び量子化器２０の入力周波数が１０２０Ｈ２の条件下で
４ＫＨｚ帯域のＳ／Ｎ特性を評価した図であり、電圧Ｘ
Ｐが０．２５ＶのＳ／Ｎ特性曲線がＡで、同じ＜Ｘｐが
０．５Ｖ（７）曲線がＢ、Ｘｐが１．０Ｖ（７）曲線が
Ｃ，Ｘｐが２．ＯＶの曲線がり、Ｘｐが４．Ｏｖの曲線
がＥでそれぞれ示されている。

例えば、希望の最大電圧が０．５Ｖである入力信号ＩＳ
を用いようとする場合、これに適したＳ／Ｎ特性は、第
４図の曲線Ｃで示されるＳ／Ｎ特性をｆｉｄＢ（＝２０
Ｌｏｇ０．５ｄＢ）だけ左に移動させたものである。こ
れに相当するＳ／Ｎ特性は、α１＝０．５、βｌ＝１．
０、　α２＝１．０、　β２　＝０．５　と構成した場
合のシミュレーション結果である曲線Ｂで実現されてい
る。

このように、木実流側では、増幅器１４．１Ｂ。

２２．２３を設け、それらの増幅度βｌ−１，β２−１
．α１゜α２を、入力信号ＩＳの最大電圧Ｘｐに応じて
適宜選定するようにしたので、従来の第３図の変調回路
の利点を有しつつ、しかも希望の最大電圧ｘｐを持つ入
力信号ＩＳに対して最適なＳ／Ｎ特性を実現できる。

（発明の効果） 以上詳細に説明したように、本発明によれば、第１〜第
４の増幅器を設置す、それらの増幅度を入力信号の最大
電圧に応じて適宜選定するようにしたので、所望の最大
電圧を持つ入力信号に対して第１および第２の積分器の
積分利得が的確に補正され、これにより最適なＳ／Ｎ特
性を実現できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す単一遅延型２重積分Δ−
Σ変調回路の等価回路図、第２図は従来の２重積分Δ−
Σ変調回路の等価回路図、第３図は従来の単一遅延型２
重積分Δ−Σ変調回路の等価回路図、第４図は入力レベ
ルに対するＳ／Ｎ特性、図である。 １３．１７・・・・・・第１．第２の加算器（第１．第
２の回路）　、　１４．１８，２２．２３・・・・・・
第１．第２．第３゜第４の増幅器、１５．１９・・・・
・・第１．第２の積分器、１６．２１・・・・・・遅延
器、２０・・・・・・量子化器、ＩＳ・・・・・・入力
信号、Ｏ８・・・・・・出力信号、ＦＳ・・・・・・帰
還信号。 出願人代理人　　　柿　　木　　恭　　成人力しぺｊし
くｄＢ） Ｓ／〜特ノ注因 第４図 Ｑつ Ｃ）

Claims (1)

1. 【特許請求の範囲】 アナログ入力信号とディジタル出力信号から生成された
   帰還信号との差分を求める第１の回路と、前記差分を積
   分して第１の積分信号を出力する第１の積分器と、前記
   第１の積分信号と前記帰還信号との差分を求める第２の
   回路と、この第２の回路で求めた差分を積分して第２の
   積分信号を出力する第２の積分器と、前記第２の積分信
   号の極性を判定して量子化された前記ディジタル出力信
   号を出力する量子化器とを備えたアナログ・ディジタル
   変換器のデルタ・シグマ変調回路において、 前記第１の積分器に前置する第１の増幅器と、前記第２
   の積分器に前置する第２の増幅器と、前記第１の回路に
   おける帰還信号側に前置する第３の増幅器と、前記第２
   の回路における帰還信号側に前置する第４の増幅器とを
   設け、 前記第１、第２、第３および第４の増幅器の増幅度を、
   前記アナログ入力信号の最大電圧に応じて所定の値に設
   定したことを特徴とするアナログ・ディジタル変換器の
   デルタ・シグマ変調回路。