JPS62169528A - アナログ・デイジタル変換器のデルタ・シグマ変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル通信機器や電子機器等においてア
ナログ信号をディジタル信号に変換するためにそのアナ
ログ信号を量子化するアナログ・ディジタル変換器のデ
ルタ・シグマ変調回路に関するものである。

（従来の技術） 一般に、ＬＳＩ化に適したオーバサンプル型のアナログ
・ディジタル変換器（以下、Ａ／Ｄ変換器という）や、
ディジタル・アナログ変換器（以下。

口／Ａ変換器という）の変調部には、ハードウェア規模
および素子感度の点から２重積分のデルタ・シグマ変調
口跡（以下、Δ−Σ変調回路という）が適している。

従来、このような分野の技術としては、昭和５８年度電
子通信学会通信部門全国大会５６２（昭５９）　Ｐ、２
−２０７に記載されるものがあった。以下、その構成を
図を用いて説明する。

第２図は従来の２重積分Δ−Σ変調回路におけるＺ変換
表示された等価回路図である。

この２重積分Δ−Σ変調回路は１時系列のアナログ入力
信号ＩＳを入力する入力端子１、及び時系列のディジタ
ル出力信号Ｏ５を送出する出力端子２を有している。こ
の入、出力端子１．２間には直列に、入力信号Ｉｓと帰
還信号ＦＳの差分をとる第１の加算器３と、オペアンプ
とコンデンサ等で構成され第１の加算器３の出力を精分
して第１の精分信号を出力する第１の積分器４．第１の
積分信号と帰還信号ＦＳの差分をとる第２の加算器５、
オペアンプとコンデンサ等で構成され第２の加算器５の
出力を積分して第２の積分信号を出力する第２の積分器
６、第２の積分信号を量子化して出力信号Ｏ５を送出す
る量子化器７が接続されている。さらに、第１．第２の
加算器３．５と出力端子２間との間には、帰還ループ用
の遅延器８が接続され、その遅延器８により、出力信号
Ｏ８から帰還信号ＦＳが生成される。

このΔ−Σ変調回路の伝達特性は、Ｚ変換表示により入
力信号ｒｓをＸ　（Ｚ）、出力信号Ｏ５をｙ　（ｚ）、
第１．第２の積分器４，６を１／　１−２−　ｒ　、　
　量子化器７の量子化雑音をＱ（Ｚ）、および遅延器８
をＺ−１とすると、 Ｙ（Ｚ）＝Ｘ（Ｚ）＋（１−Ｚ−１）２−Ｑ（Ｚ）　　
　・−（１）となる。

入力端子１より入力された入力信号ＩＳは、加算器３に
より帰還信号ＦＳとの差分がとられた後、積分器４で積
分され、加算器５に与えられる。さらに、加算器５に与
えられた積分信号は、該加算器５で帰還信号ＦＳとの差
分がとられ、積分器６で積分された後、量子化器７によ
り極性が判定されて２値のディジタル出力信号Ｏ８に変
換され、その出力信号Ｏ８が出力端子２から送出される
。

この種のΔ−Σ変調回路では、高い量子化精度を得るこ
とができる。ところが、その所要性能を帯域幅Ｉ　ＥＩ
ＫＨハ　変換精度１４ビツトとすると、積分器４，６で
発生する雑音を無視しても、最低限３ＭＨ２弱の動作速
度が必要となる。＠分器４，６への雑音配分条件を緩め
るには、Δ−Σ変調回路の動作速度を上げて、該変調回
路で発生する帯域内雑音を低減する必要がある。しかし
、３ＭＨ２以上の動作速度を得るには、現在のスイッチ
ト・キャパシタ技術では困難である。これは、第１の積
分器４の積分動作が終了してから、第２の積分動作が開
始するため、該積分器４，６を構成するオペアンプ２個
分のセットリング・タイムを必要とするからである。

これらを改善するため、第３図のような単一遅延型２重
積分Δ−Σ変調回路が提案されている。

このΔ−Σ変調回路では、伝達関数Ｚ−１を有する遅延
器９が第１の積分器４の出力側に設けられると共に、増
幅度２．０の増幅器１０が第２の加算器５の帰還信号入
力側に設けられている。そのため、伝達特性は、 Ｙ（Ｚ）＝Ｚ−１−Ｘ（Ｚ）＋（１−Ｚ−１）２・Ｑ（
Ｚ）　　・・・（２）となる。

このΔ−Σ変調回路では、第１の積分器４の積分結果が
次のサイクルで第２の積分器６に送られるので、オペア
ンプ１個分のセットリング・タイムで動作を終了する。

そのため、第２図の回路に比べて５割程度の動作速度改
善が可能となり、８〜９ｄＢの信号対雑音比（以下、Ｓ
／Ｎという）の特性向上が期待できる。

（発明が解決しようとする問題点） しかしながら、上記構成の単一遅延型２重積分Δ−Σ変
調回路では、第２図の２重積分Δ−Σ変調回路と同様に
、第１および第２の積分器４，６の入力電圧が、その積
分器４．６における動作電圧の限界値を上まわることが
あり、実際上この限界値で入力電圧が押えられ、正確な
情報が伝わらない、そのため、Ｓ／Ｎ特性が特に、高入
力レベルで劣化するという問題点があった。

本発明は、荊記従来技術が持っていた問題点のうち、高
入力レベルでのＳ／Ｎ特性の劣化の点について解決した
Ａ／Ｄ変換器のΔ−Σ変調回路を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、アナログ入力信
号とディジタル出力信号から生成された帰還信号との差
分を求める第１の回路（例えば、加算器）と、前記差分
を積分して第１の積分信号を出力する第１の積分器と、
前記第１の積分信号と前記帰還信号との差分を求める第
２の回路（例えば、加算器）と、この第２の回路で求め
た差分を積分して第２の積分信号を出力する第２の積分
器と、前記第２の積分信号の極性を判定して量子化され
た前記ディジタル出力信号を出力する量子化器とを備え
たＡ／Ｄ変換器のΔ−Σ変調回路において、前記第１の
積分器に前置する増幅度０．５の第１の増幅器と、前記
第２の積分器に前置する増幅度２．０の第２の増幅器と
、前記第１の回路における帰還信号側に前置する増幅度
１．０の第３の増幅器と、前記第２の回路における帰還
信号側に前置する増幅度１．０の第４の増幅器とを設け
たものである。

（作　用） 本発明によれば、以上のようにＡ／Ｄ変換器のΔ−Σ変
調回路を構成したので、第１〜第４の増幅器は、第１お
よび第２の増幅器における積分利得を補正するように働
き、これにより高入力レベルにおけるＳ／Ｎ特性の劣化
が改善される。従って前記問題点を除去できるのである
。

（実施例） 第１図は本発明の実施例を示す単一遅延型２鼠積分Δ−
Σ変調回路における２変換表示された等価回路図である
。

このΔ−Σ変調回路は、時系列のアナログ入力信号ＩＳ
を入力する入力端子１１、及び時系列のディジタル出力
信号Ｏ８を送出する出力端子１２を有している。この入
、出力端子１１．１２間には直列に。

第１の回路（例えば第１の加算器）１３、第１の増幅器
１４．オペアンプとコンデンサ等からなる第１の積分器
１５、遅延器１８．第２の回路（例えば、第１の加算器
）　１７、第２の増幅器１８、オペアンプとコンデンサ
等からなる第２の積分器１９、及び量子化器２０が接続
されている。さらに、出力端子１２に帰還ループ用の遅
延器２１が接続され、その遅延器２１と第１の加算器１
３との間に第３の増幅器２２が接続されると共に、該遅
延器２１と第２の加算器１７との間に第４の増幅器２３
が接続されている。

ここで、第１．第２の加算器１３．１７のうち、第１の
加算器１３は、時系列のアナログ入力信号ＩＳと、遅延
器２１からの帰還信号ＦＳを第３の増幅器２２で増幅し
た信号との差分をとり、それに応じた出力信号を出力し
て第１の増幅器１４、第１の積分器１５及び遅延器１６
を介して第２の加算器１７に与える。第１の増幅器１４
では第１の加算器１３の出力信号を増幅し、それが第１
の積分器１５で積分され、その第１の積分信号が遅延器
１６で遅延された後、第２の加算器１７に入力される。

第２の加算器１７は、遅延器１６の出力信号と、帰還信
号ＦＳを第４の増幅器２３で増幅した信号との差分をと
り、それに応じた出力信号を出力して第２の増幅器１８
、及び第２の積分器１９を介して量子化器２０に与える
。第２の増幅器１８では第２の加算器１７の出力信号を
増幅し、それが第２の積分器１９で積分され、その第２
の積分信号が量子化器２０に入力される。

量子化器２０は、第２の積分信号の極性を判定してそれ
に応じた２値の出力信号Ｏ８を出力し、それを出力端子
１２及び遅延器２１に与える。遅延器２１は出力信号Ｏ
８を一定量だけ遅延させて帰還信号ＦＳを生成し、それ
を第３および第４の加算器２２．２３に与える回路であ
る。

この実施例の特徴は、従来の第３図の回路において、第
１．第２の積分器１５．１９にそれぞれ前置する積分利
得補正用の第１．第２の増幅器１４．１８を設けると共
に、第１．第２の加算器１３．１７の帰還信号入力側に
補正用の第３．第４の増幅器２２．２３をそれぞれ設け
たことである。

以上の構成において、入力端子１１より入力されたアナ
ログ入力信号ＩＳは、加算器１３、増幅器１４、積分器
１５、遅延器１６、加算器１７、増幅器１８、積分器１
８及び量子化器２０で、それぞれ所定の処理が施された
後、ディジタル信号Ｏ８が出力端子１２より出力される
。

このΔ−Σ変調回路の伝達特性は、Ｚ変換表示により入
力信号ｒｓをＸ（Ｚ）、出力信号Ｏ８をＹ（Ｚ）、積分
器１５，１９を１７１−Ｚ−１、遅延器１６．２１　ヲ
Ｚ−１、量子化器２０の量子化雑音をＱ（Ｚ）とし、第
１゜第２め増幅器１４．１８の増幅度をβ１−１．β２
−１、第３．第４の増幅器２２　、２３の増幅度をα１
．α２とすると。

但し。

Ｙｌ（Ｚ）　＝Ｚ−１・Ｘ（Ｚ） ＋β１・β２・（１，Ｚ−１）２・Ｑ（Ｚ）Ｙ２（Ｚ）
　＝　１３１・β２＋　（β２−ｐ　１−２・βＩ・β
２）−２−１÷（β１・β２−α２・βｌ＋α１）・ｌ
−２となる。この（３）式が単一遅延型２重積分Δ−Σ
変調回路の特性を持つためには、次式と等価であればよ
い。

Ｙ（Ｚ）＝　＝Ｚ−１ａＸ（Ｚ）＋Ｈ（Ｚ）・Ｑ（Ｚ）
　　−（４）但し、Ｋ　：定　数 ）！（Ｚ）　、　Ｚの関数 この時の増幅度α１．α２．β１−１．β２−１の関係
と関数Ｈ（Ｚ）を次式のように表わす。

ここで、α１＝Ｋ、β１＝Ｌとした時の（５）式中のα
１．α２．βｌ、β２の関係は、次式と等価である。

このように、（６）式を満たす構成はすべて単一遅延型
２重積分Δ−Σ演算回路の特性を持つ。

本実施例における各増幅度を次式のように設定する。

これに対応する従来の第３図の回路の各増幅度は、次式
のようになる。

これら両者における入力レベルに対するＳ／Ｎ特性のシ
ミュレーション結果を第４図に示す、なお、第４図では
、サンプリングされた入力信号ＩＳのサンプリング周波
数が２０４８ＫＨ２、量子化器７゜２０ノ入カレヘルＯ
ｄＢが１．ＯＶ、量子化器７　、２０（７）入力周波数
が１０２０Ｈ八積分器４　、６　、１５．１９における
動作電圧の限界値が、評価帯域が４ＫＨｚの±２．４ｖ
条件下で１本実施例の特性が実線曲線Ａで、従来の第３
図の回路の特性が破線曲線Ｂでそれぞれ示されている。

第４図から明らかなように、本実施例の変調回路では、
入力レベルが一？ＯｄＢから一２０ｄＢの範囲において
従来の第３図の変調回路と同等以上のＳ／Ｎ特性を有し
、−１５ｄＢから一１０ｄＢの範囲で約５ｄＢ、−５ｄ
Ｂに到っては約２０ｄＢのＳ／Ｎ特性の改善が見られる
。このように、本実施例では、特定の増幅度β１−１．
β２−１．α１．α２を持つ増幅器！４，１８，２２．
２３を設けたので、従来の第３図の変調回路の利点を有
しつつ、しかもその変調回路よりも高入力レベルでのＳ
／Ｎ特性を向上させることができる。

（発明の効果） 以上詳細に説明したように、本発明によれば、第１〜第
４の増幅器を設けたので、第１および第２の積分器にお
ける積分利得が的確に補正され、これにより高入力レベ
ルにおけるＳ／Ｎ特性の劣化が著しく改善される。

【図面の簡単な説明】

第１図は本発明の実施例を示す単一遅延型２重積分Δ−
Σ変調回路の等価回路図、第２図は従来の２重積分Δ−
Σ変調回路の等価回路図、第３図は従来の単一遅延型２
重積分Δ−Σ変調回路の等価回路図、第４図は入力レベ
ルに対するＳ／Ｎ特性図である。 １３．１７・・・・・・第１．第２の加算器（第１．第
２の回路）　、　１４．１８，２２．２３・・・・・・
第１．第２．第３゜第４の増幅器、１５．１９・・・・
・・第１．第２の積分器、１６．２１・・・・・・遅延
器、２０・・・・・・量子化器、Ｉｓ・・・・・・入力
信号、Ｏ８・・・・・・出力信号、ＦＳ・・・・・・帰
還信号。 出願人代理人　　　柿　　本　　恭　　成Ｓ／Ｎ将杜図 第４図

Claims (1)

1. 【特許請求の範囲】 アナログ入力信号とディジタル出力信号から生成された
   帰還信号との差分を求める第１の回路と、前記差分を積
   分して第１の積分信号を出力する第１の積分器と、前記
   第１の積分信号と前記帰還信号との差分を求める第２の
   回路と、この第２の回路で求めた差分を積分して第２の
   積分信号を出力する第２の積分器と、前記第２の積分信
   号の極性を判定して量子化された前記ディジタル出力信
   号を出力する量子化器とを備えたアナログ・ディジタル
   変換器のデルタ・シグマ変調回路において、 前記第１の積分器に前置する増幅度０．５の第１の増幅
   器と、前記第２の積分器に前置する増幅度２．０の第２
   の増幅器と、前記第１の回路における帰還信号側に前置
   する増幅度１．０の第３の増幅器と、前記第２の回路に
   おける帰還信号側に前置する増幅度１．０の第４の増幅
   器とを設けたことを特徴とするアナログ・ディジタル変
   換器のデルタ・シグマ変調回路。