JPS6298918A - アナログ・ディジタル変換器のデルタ・シグマ変調回路 - Google Patents
アナログ・ディジタル変換器のデルタ・シグマ変調回路Info
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- JPS6298918A JPS6298918A JP23920185A JP23920185A JPS6298918A JP S6298918 A JPS6298918 A JP S6298918A JP 23920185 A JP23920185 A JP 23920185A JP 23920185 A JP23920185 A JP 23920185A JP S6298918 A JPS6298918 A JP S6298918A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ディジタル通信機器において音声帯域等のア
ナログ信号をディジタル信号に変換するためにそのアナ
ログ信号を量子化するアナログ・ディジタル変換器のデ
ルタ・シグマ変換回路に関するものである。
ナログ信号をディジタル信号に変換するためにそのアナ
ログ信号を量子化するアナログ・ディジタル変換器のデ
ルタ・シグマ変換回路に関するものである。
（従来の技術）
従来、このような分野の技術としては、電子通信学会技
術研究報告Ｃ９８３−１９８，８３［３０７］（１９８
４−３−２３）Ｐ、９３−１００に記載されるものがあ
った。以下、その構成を図を用いて説明する。
術研究報告Ｃ９８３−１９８，８３［３０７］（１９８
４−３−２３）Ｐ、９３−１００に記載されるものがあ
った。以下、その構成を図を用いて説明する。
第２図は従来のアナログ・ディジタル変換器（以下、Ａ
／Ｄ変換器という）の−構成例を示すブロック図である
。
／Ｄ変換器という）の−構成例を示すブロック図である
。
このＡ／Ｄ変換回路は、オーバサンプル型Ａ／Ｄ変換器
の一つであるデルタ・シグマ（以下、Δ−Σという）変
調型のＡ／Ｄ変換器であり、アナログ入力信ｊ；ＩＳを
入力するアナログ−プレフィルタ１、オーバサンプル用
サンプラ２、Δ−Σ変調回路３、ディジタル低域フィル
タ４、及びディジタル出力信号ＯＳを出力するデシメー
タ用サンプラ５で構成されている。
の一つであるデルタ・シグマ（以下、Δ−Σという）変
調型のＡ／Ｄ変換器であり、アナログ入力信ｊ；ＩＳを
入力するアナログ−プレフィルタ１、オーバサンプル用
サンプラ２、Δ−Σ変調回路３、ディジタル低域フィル
タ４、及びディジタル出力信号ＯＳを出力するデシメー
タ用サンプラ５で構成されている。
アナログ入力信号Ｉｓがアナログ・プレフィルタｌを通
してサンプラ２に与えられると、このサンプラ２はアナ
ログ入力信号Ｉｓを所定の周期毎にサンプリング（抽出
）してそのサンプル信号Δ−Σを変調回路３に与える。
してサンプラ２に与えられると、このサンプラ２はアナ
ログ入力信号Ｉｓを所定の周期毎にサンプリング（抽出
）してそのサンプル信号Δ−Σを変調回路３に与える。
Δ−Σ変調回路３はサンプル信すを量子化してディジタ
ル信号に変換する。そのディジタル信号はディジタル低
域フィルタ４及びサンプラ５を通してディジタル出力信
号ａＳとして送出される。
ル信号に変換する。そのディジタル信号はディジタル低
域フィルタ４及びサンプラ５を通してディジタル出力信
号ａＳとして送出される。
第３図は第２図におけるΔ−Σ変調回路３の構成図であ
る。このΔ−Σ変換回路３は、入力信号ＩＳ＋及び帰還
信号ＦＳを加算する加′ｎ器１０と、雑音成形処理部工
１と、ディジタル形の出力信号Ｏ５１を出力するｌピン
トリ４子化部１２とを備えている。雑音成形処理部１１
は、積分特性をもつフィルタ２０と、帰還ループを安定
化させるためのフィルタ２１とで構成され、さらに１ビ
ット早：子化部１２は。
る。このΔ−Σ変換回路３は、入力信号ＩＳ＋及び帰還
信号ＦＳを加算する加′ｎ器１０と、雑音成形処理部工
１と、ディジタル形の出力信号Ｏ５１を出力するｌピン
トリ４子化部１２とを備えている。雑音成形処理部１１
は、積分特性をもつフィルタ２０と、帰還ループを安定
化させるためのフィルタ２１とで構成され、さらに１ビ
ット早：子化部１２は。
比較器２３と１ビツトのディジタル・アナログ変換器（
以ド、 Ｄ／Ａ変換器という）２４とで構成されている
。
以ド、 Ｄ／Ａ変換器という）２４とで構成されている
。
このようなΔ−Σ変調回路３を備えたＡ／Ｄ変換器では
、１ビツト、％子化部１２で発生する雑音の所要帯域内
成分を雑音成形処理部１１で低減し、帯域外成分を後段
のディジタル低減フィルタ４で除去することにより、高
い祉子化精度を得ることができる。
、１ビツト、％子化部１２で発生する雑音の所要帯域内
成分を雑音成形処理部１１で低減し、帯域外成分を後段
のディジタル低減フィルタ４で除去することにより、高
い祉子化精度を得ることができる。
第３図におけるΔ−Σ変調回路３の伝達特性は、Ｚ変換
表示により入力信号ＩＳＩ ＩＸ（Ｚ）、出力信ｑｏｓ
Ｉをｙ（ｚ）、積分特性をもつフィルタ２０をＨ（Ｚ）
、帰還ループ安定化のフィルタ２１をＢ（Ｚ）、および
比較″ｘｉ２３の若干化雑音をＱ（Ｚ）とすると、・・
・・・・（１） となる。特に、Ｈ（Ｚ）とＢ （Ｚ）がの関係であれば
、（１）式は となり、ｙ（ｚ）の信壮成分はＸ（Ｚ）と一致し、帯域
内でフラットな特性が得られる。ここで、Ｙ（Ｚ）の帯
域外雑音成分をディジタル低域フィルタ４により除去す
れば、最終的に得られるディジタル出力信号Ｏ８はアナ
ログ入力信号ＩＳを量子化した信号となる。
表示により入力信号ＩＳＩ ＩＸ（Ｚ）、出力信ｑｏｓ
Ｉをｙ（ｚ）、積分特性をもつフィルタ２０をＨ（Ｚ）
、帰還ループ安定化のフィルタ２１をＢ（Ｚ）、および
比較″ｘｉ２３の若干化雑音をＱ（Ｚ）とすると、・・
・・・・（１） となる。特に、Ｈ（Ｚ）とＢ （Ｚ）がの関係であれば
、（１）式は となり、ｙ（ｚ）の信壮成分はＸ（Ｚ）と一致し、帯域
内でフラットな特性が得られる。ここで、Ｙ（Ｚ）の帯
域外雑音成分をディジタル低域フィルタ４により除去す
れば、最終的に得られるディジタル出力信号Ｏ８はアナ
ログ入力信号ＩＳを量子化した信号となる。
Ｌ記文献に示されているように、積分特性をもつフィル
タ２０は単一積分と２重積分があるが、ディジクル通信
用の音声帯域において量子化精度１４ビツト相当の性能
を満足させるためには２重積分型のものが必要となる。
タ２０は単一積分と２重積分があるが、ディジクル通信
用の音声帯域において量子化精度１４ビツト相当の性能
を満足させるためには２重積分型のものが必要となる。
フィルタ２０として漏れのない２重積分型のものを用い
ると、フィルタ２０．２１の伝達特性Ｈ（Ｚ）、Ｂ（Ｚ
）はそれぞれ■ Ｈ（Ｚ）＝□ ・・・・・・（４）（１−Ｚｉ）
２ Ｂ（Ｚ）＝ １− （＋−Ｚ ｌ）） ・・・・
・・（５）となる。ここで、Ｚ−１は単位遅延素子を意
味する。
ると、フィルタ２０．２１の伝達特性Ｈ（Ｚ）、Ｂ（Ｚ
）はそれぞれ■ Ｈ（Ｚ）＝□ ・・・・・・（４）（１−Ｚｉ）
２ Ｂ（Ｚ）＝ １− （＋−Ｚ ｌ）） ・・・・
・・（５）となる。ここで、Ｚ−１は単位遅延素子を意
味する。
Ｚｌを用いてＺ変換表示された２重積分型Δ−Σ変調回
路の等価回路を第４図に示す。この回路の伝達特性は、 Ｙ（Ｚ） ＝ Ｘ（Ｚ） ＋ （１−Ｚ−１）”晦Ｑ（
Ｚ） ・・・・・・（６）である。
路の等価回路を第４図に示す。この回路の伝達特性は、 Ｙ（Ｚ） ＝ Ｘ（Ｚ） ＋ （１−Ｚ−１）”晦Ｑ（
Ｚ） ・・・・・・（６）である。
このΔ−Σ変調回路では、入力信号ＩＳＩと帰還信りＦ
Ｓの差分をとる：ＪＳ１の加算器３０、第１の加算器３
０の出力を積分して第１の積分信号を出力する第１の積
分器３１、第１の積分信号と帰還信号ＦＳの差分をとる
第２の加算器３２、第２の加算器３２の出力を積分して
第２の積分信号を出力する第２の積分器３３、及び第２
の積分信号を量子化して出力信号ＯＳＩを送出するｊｉ
子器３４が、入出力間に直列に接続されている。さらに
その入出力間には、帰還ループ用の遅延器３５が接続さ
れ、その遅延器３５により、出力信号Ｏ８１から帰還信
号ＦＳが生成される。
Ｓの差分をとる：ＪＳ１の加算器３０、第１の加算器３
０の出力を積分して第１の積分信号を出力する第１の積
分器３１、第１の積分信号と帰還信号ＦＳの差分をとる
第２の加算器３２、第２の加算器３２の出力を積分して
第２の積分信号を出力する第２の積分器３３、及び第２
の積分信号を量子化して出力信号ＯＳＩを送出するｊｉ
子器３４が、入出力間に直列に接続されている。さらに
その入出力間には、帰還ループ用の遅延器３５が接続さ
れ、その遅延器３５により、出力信号Ｏ８１から帰還信
号ＦＳが生成される。
ここで、量子化器３４はこれにより発生する量子化雑音
をＱ（Ｚ）とすれば、量子化器用加算器３４−１で表現
される等価回路となる。また、入力信号ＩＳ１の信号レ
ベル範囲を１ｒｓｔｌ≦１とすると、入力信号ＩＳＩと
量子化器３４からの帰還信号ＦＳについての過負荷レベ
ルは、共に ±１である。すなわち、入力信号ＩＳＩの
信号電圧が最大ＩＶのとき、出力信号ＯＳＩが遅延され
た帰還信号ＦＳの信号電圧はＩＶである。
をＱ（Ｚ）とすれば、量子化器用加算器３４−１で表現
される等価回路となる。また、入力信号ＩＳ１の信号レ
ベル範囲を１ｒｓｔｌ≦１とすると、入力信号ＩＳＩと
量子化器３４からの帰還信号ＦＳについての過負荷レベ
ルは、共に ±１である。すなわち、入力信号ＩＳＩの
信号電圧が最大ＩＶのとき、出力信号ＯＳＩが遅延され
た帰還信号ＦＳの信号電圧はＩＶである。
いま、量子化器３４がその入力である第２の積分信号電
圧の正と負を判定して÷ＩＶと一１ｖの２値電圧からな
る出力信号Ｏ８１を出力する場合、１ビツト量子化を意
味している。したがって、この２重積分Δ−Σ変調回路
は、入力信号ＩＳＩと帰還信号ＦＳの差分を第１の積分
器３１÷積分し、その第１の積分信号と帰還信号ＦＳと
の差分を第２の積分器３３で積分し、さらにその第２の
積分信号の極性を量子化器３４で判定して量化された出
力信号ＯＳＩを得るものである。
圧の正と負を判定して÷ＩＶと一１ｖの２値電圧からな
る出力信号Ｏ８１を出力する場合、１ビツト量子化を意
味している。したがって、この２重積分Δ−Σ変調回路
は、入力信号ＩＳＩと帰還信号ＦＳの差分を第１の積分
器３１÷積分し、その第１の積分信号と帰還信号ＦＳと
の差分を第２の積分器３３で積分し、さらにその第２の
積分信号の極性を量子化器３４で判定して量化された出
力信号ＯＳＩを得るものである。
（発明が解決しようとする問題点）
しかしながら、上記構成の２重積分型Δ−Σ変調回路で
は、第１の積分器３１の内部動作電圧は入力信号ＩＳＩ
の２〜３倍、第２の積分器３３には２〜８倍必要とされ
る。そのため、相対的に入力信号ＩＳＩ電圧を減衰させ
る必要があるが、それにより内部雑音の影響を受けやす
くなるという問題点があった。
は、第１の積分器３１の内部動作電圧は入力信号ＩＳＩ
の２〜３倍、第２の積分器３３には２〜８倍必要とされ
る。そのため、相対的に入力信号ＩＳＩ電圧を減衰させ
る必要があるが、それにより内部雑音の影響を受けやす
くなるという問題点があった。
本発明は、前記従来技術が持っていた問題点として、第
１および第２の積分器の内部動作電圧（内部積分電圧）
が増大する点について解決したＡ／Ｄ変換器のΔ−Σ変
調回路を提供するものである。
１および第２の積分器の内部動作電圧（内部積分電圧）
が増大する点について解決したＡ／Ｄ変換器のΔ−Σ変
調回路を提供するものである。
（問題点を解決するための手段）
本発明は、前記問題点を解決するために、アナログ入力
信号とディジタル出力信号から生成された帰還信号との
差分を積分して第１の積分信号を出力する第１の積分器
と、前記第１の積分信号と前記帰還信号との差分を積分
して第２の積分信号を出力する第２の積分器と、前記第
２の積分信号の極性を判定して量子化された前記ディジ
タル出力信号を出力する量子化器とを備えたＡ／Ｄ変換
器のΔ−Σ変調回路において、前記第１の積分器に前置
する積分利得補正用の第１の増幅器と、前記第２の積分
器に前置する積分利得補正用の第２の増幅器とを設け、
前記第１および第２の増幅器の増幅度を、ほぼ同一で、
かつ前記第２の積分器における内部動作電圧が前記アナ
ログ入力信号電圧の所定倍以下になる値に該増幅度をそ
れぞれ設定したものである。
信号とディジタル出力信号から生成された帰還信号との
差分を積分して第１の積分信号を出力する第１の積分器
と、前記第１の積分信号と前記帰還信号との差分を積分
して第２の積分信号を出力する第２の積分器と、前記第
２の積分信号の極性を判定して量子化された前記ディジ
タル出力信号を出力する量子化器とを備えたＡ／Ｄ変換
器のΔ−Σ変調回路において、前記第１の積分器に前置
する積分利得補正用の第１の増幅器と、前記第２の積分
器に前置する積分利得補正用の第２の増幅器とを設け、
前記第１および第２の増幅器の増幅度を、ほぼ同一で、
かつ前記第２の積分器における内部動作電圧が前記アナ
ログ入力信号電圧の所定倍以下になる値に該増幅度をそ
れぞれ設定したものである。
（作 用）
本発明によれば、以上のようにΔ−Σ変調回路を構成し
たので、第１および第２の増幅器は、第１および第２の
積分器における内部積分電圧を抑圧するように働き、こ
れによって内部雑音の影響が排除される。したがって、
前記問題点を除去でるのである。
たので、第１および第２の増幅器は、第１および第２の
積分器における内部積分電圧を抑圧するように働き、こ
れによって内部雑音の影響が排除される。したがって、
前記問題点を除去でるのである。
（実施例）
第１図は本発明の実施例を示す２重積分型Δ−Σ変調回
路におけるＺ変換表示された等価回路図である。
路におけるＺ変換表示された等価回路図である。
このΔ−Σ変調回路は、従来の第２図におけるＡ／Ｄ変
換器に設けられるもので、第１の加算器４０、積分利得
補正用の第１の増幅器４１、第１の積分器４２、第２の
加算器４３、積分利得補正用の第２の増幅器４４、第２
の積分器４５、及び量子化器４６が入出力間に直列に接
続され、さらにその入出力間に帰還ループ用の遅延器４
７が接続された構成である。
換器に設けられるもので、第１の加算器４０、積分利得
補正用の第１の増幅器４１、第１の積分器４２、第２の
加算器４３、積分利得補正用の第２の増幅器４４、第２
の積分器４５、及び量子化器４６が入出力間に直列に接
続され、さらにその入出力間に帰還ループ用の遅延器４
７が接続された構成である。
ここで、第１．第２の加算器４０．４３のうち、第１の
加算器４０は、入力信号ＩＳＩと遅延器４７から出力さ
れる帰還信号ＦＳとの差分をとり、それに応じた出力信
号を出力して第１の増幅器４１及び第１の積分器４２を
介して５１．２の加算器４３に与える。第１の増幅器４
１では第１の加算器４０の出力信号を増幅し、それが第
１の積分器４２で積分され、その第１の積分信号が第２
の加算器４３に入力される。第２の加算器４３は、第１
の積分信号と帰量信号ＦＳとの差分をとり、それに応じ
た出力信号を出力して第２の増幅器４４及び第２の積分
器４５を介して量子化器４Ｇに与える。第２の増幅器４
４では第２の加算器４３の出力信号を増幅し、それが第
２の積分器４５で積分され、その第２の積分信号がＡＰ
化器４６に入力される。
加算器４０は、入力信号ＩＳＩと遅延器４７から出力さ
れる帰還信号ＦＳとの差分をとり、それに応じた出力信
号を出力して第１の増幅器４１及び第１の積分器４２を
介して５１．２の加算器４３に与える。第１の増幅器４
１では第１の加算器４０の出力信号を増幅し、それが第
１の積分器４２で積分され、その第１の積分信号が第２
の加算器４３に入力される。第２の加算器４３は、第１
の積分信号と帰量信号ＦＳとの差分をとり、それに応じ
た出力信号を出力して第２の増幅器４４及び第２の積分
器４５を介して量子化器４Ｇに与える。第２の増幅器４
４では第２の加算器４３の出力信号を増幅し、それが第
２の積分器４５で積分され、その第２の積分信号がＡＰ
化器４６に入力される。
量子化器４６は、第２の積分信号の極性を判定してそれ
に応じた２値の出力信号Ｏ８１を出力し、それを遅延器
４７に入力する。遅延器４７は出力信号ＯＳＩを一定量
だけ遅延させて帰還信号ＦＳを生成し、それを第１およ
び第２の加算器４０．４３に与える回路である。
に応じた２値の出力信号Ｏ８１を出力し、それを遅延器
４７に入力する。遅延器４７は出力信号ＯＳＩを一定量
だけ遅延させて帰還信号ＦＳを生成し、それを第１およ
び第２の加算器４０．４３に与える回路である。
この実施例の特徴は、従来の第４図の回路において第１
．第２の積分器４２．４５にそれぞれ前置する積分利得
補正用の第１．第２の増幅器４１．４４を設けたことで
ある。
．第２の積分器４２．４５にそれぞれ前置する積分利得
補正用の第１．第２の増幅器４１．４４を設けたことで
ある。
以上の構成において、このΔ−Σ変調回路の伝達特性は
、入力信号ＩＳＩをＸ （Ｚ）、出力信号Ｏ８１をｙ（
ｚ）、量子化器４８の量子化雑音をＱ（Ｚ）とし、第１
の増幅器４１の増幅度をＧｌ、第２の増幅器４４の増幅
度を０２とすると、 Ｘ （ＧＩＧ２−Ｘ（Ｚ）−（１＋Ｚｌ）ｉＱ（Ｚ））
・・・・・・（７） 但し、 ａ＝ ＧＩＧ２＋ ０２−２． ｂ＝ １−
Ｇ２となる。
、入力信号ＩＳＩをＸ （Ｚ）、出力信号Ｏ８１をｙ（
ｚ）、量子化器４８の量子化雑音をＱ（Ｚ）とし、第１
の増幅器４１の増幅度をＧｌ、第２の増幅器４４の増幅
度を０２とすると、 Ｘ （ＧＩＧ２−Ｘ（Ｚ）−（１＋Ｚｌ）ｉＱ（Ｚ））
・・・・・・（７） 但し、 ａ＝ ＧＩＧ２＋ ０２−２． ｂ＝ １−
Ｇ２となる。
ここで、従来の２重積分型Δ−Σ変調回路は、Ｇｌ＝
Ｌ 、 Ｇ２＝ １の場合であり、この値を（７）式に
代入すると、前記（６）式と一致する。（７）式によれ
ば、入力信号ＩＳＩのＸ（Ｚ）が量子化された出力信号
Ｏ８ｌのｙ（ｚ）に変換されるとき、Ｘ （Ｚ）の係数
に相当する伝達関数Ｆ（Ｚ）は 但し、ａ ＝ ＧＩＧ２＋０２−２ 、ｂ＝ｌ−０２で
あり、Ｘ （Ｚ）に（８）式で示されるフィルタ特性が
乗じられるものがＹ（Ｚ）になることを示している。
Ｌ 、 Ｇ２＝ １の場合であり、この値を（７）式に
代入すると、前記（６）式と一致する。（７）式によれ
ば、入力信号ＩＳＩのＸ（Ｚ）が量子化された出力信号
Ｏ８ｌのｙ（ｚ）に変換されるとき、Ｘ （Ｚ）の係数
に相当する伝達関数Ｆ（Ｚ）は 但し、ａ ＝ ＧＩＧ２＋０２−２ 、ｂ＝ｌ−０２で
あり、Ｘ （Ｚ）に（８）式で示されるフィルタ特性が
乗じられるものがＹ（Ｚ）になることを示している。
前記（６）式に示した従来の伝達特性ではＹ（Ｚ）の信
号成分はＸ（Ｚ）と一致しているが、（７）式に示した
本実施例の伝達特性では一致していない、しかし、（８
）式に示した伝達特性が所要の帯域内でフラットな特性
に近似していれば、ｙ（ｚ）の帯域内信号成分はＸ（Ｚ
）に近似され、Ｙ（Ｚ）の帯域外雑音成分を後段のディ
ジタル低域フィルタ４で除去してＡ／［）変換された信
号が得られる。
号成分はＸ（Ｚ）と一致しているが、（７）式に示した
本実施例の伝達特性では一致していない、しかし、（８
）式に示した伝達特性が所要の帯域内でフラットな特性
に近似していれば、ｙ（ｚ）の帯域内信号成分はＸ（Ｚ
）に近似され、Ｙ（Ｚ）の帯域外雑音成分を後段のディ
ジタル低域フィルタ４で除去してＡ／［）変換された信
号が得られる。
第１図では、第１の積分器４２と第２の積分器４５はい
ずれも完全積分を表わし、量子化器４８はｌビン）ｆ％
量子化すなわち第２の積分信号の極性判定による２値出
力を表わす。また、入力信号ＩＳＩと量子化器４６から
の帰還信号ＦＳの過負荷レベルは共に±１である。
ずれも完全積分を表わし、量子化器４８はｌビン）ｆ％
量子化すなわち第２の積分信号の極性判定による２値出
力を表わす。また、入力信号ＩＳＩと量子化器４６から
の帰還信号ＦＳの過負荷レベルは共に±１である。
Δ−Σ変調回路においては、入力信号ＩＳＩと量子化さ
れた帰還信号ＦＳの差分を第１．第２の積分器４２．４
５で完全積分するため、その積分器４２．４５の出力は
大きく増減する傾向にある。この積分器４２．４５の出
力は回路の内部動作電圧を上昇させるが、現実的な回路
設計条件を考えると、回路の内部動作電圧を入力信号Ｉ
ＳＩ電圧の２〜３倍とする必要がある。従来の２重蹟分
型Δ−Σ変調回路の内部動作電圧で最大となる箇所は、
第２の積分器３３（第１図では４５）の出力、すなわち
量子化器３４（第１図では４６）の入力である。
れた帰還信号ＦＳの差分を第１．第２の積分器４２．４
５で完全積分するため、その積分器４２．４５の出力は
大きく増減する傾向にある。この積分器４２．４５の出
力は回路の内部動作電圧を上昇させるが、現実的な回路
設計条件を考えると、回路の内部動作電圧を入力信号Ｉ
ＳＩ電圧の２〜３倍とする必要がある。従来の２重蹟分
型Δ−Σ変調回路の内部動作電圧で最大となる箇所は、
第２の積分器３３（第１図では４５）の出力、すなわち
量子化器３４（第１図では４６）の入力である。
そこで、本実施例と従来回路とを比較するために、計算
機シミュレーションによる量子化器入力電圧と入力レベ
ルの関係を第５図に示す。なお、第５図では、サンプリ
ングされた入力信号ＩＳＩのオーバサンプル周波数ｆｔ
が２．０４８ ＭＨ２、量子化器３４．４Ｅｉ （７）
入力レベルＯｄｂがｉｖ、量子化器３４．４６ （７）
人力周波数ｆ１が１０２０１（２の条件のｒで、本実施
例の特性が実線曲線Ａ−１で、従来回路の特性が破線曲
線Ｂ−１でそれぞれ示されている。なお、一点鎖線の直
線Ｃ−ｔは２ｖラインである。
機シミュレーションによる量子化器入力電圧と入力レベ
ルの関係を第５図に示す。なお、第５図では、サンプリ
ングされた入力信号ＩＳＩのオーバサンプル周波数ｆｔ
が２．０４８ ＭＨ２、量子化器３４．４Ｅｉ （７）
入力レベルＯｄｂがｉｖ、量子化器３４．４６ （７）
人力周波数ｆ１が１０２０１（２の条件のｒで、本実施
例の特性が実線曲線Ａ−１で、従来回路の特性が破線曲
線Ｂ−１でそれぞれ示されている。なお、一点鎖線の直
線Ｃ−ｔは２ｖラインである。
従来の回路は、第１図の回路においてＧ１＝０２＝１．
０とした場合に相当するが、この場合、破線曲線Ｂで示
すように量子化器入力電圧は入力レベル−７０〜−１０
ｄｂ ニオｌ、’テ２．２〜３．２Ｖト増加するが、−
１０〜−２ｄｂニオイー（３，２〜７．９Ｖト急速ニ増
加する。このことは、入力レベル−７０〜−２ｄｂの範
囲において場子化入力電圧が入力信号ＩＳＩ電圧の８倍
となることであり、相対的に入力信号ＩＳＩ電圧を内部
動作電圧の１／８倍に制限することになる。
０とした場合に相当するが、この場合、破線曲線Ｂで示
すように量子化器入力電圧は入力レベル−７０〜−１０
ｄｂ ニオｌ、’テ２．２〜３．２Ｖト増加するが、−
１０〜−２ｄｂニオイー（３，２〜７．９Ｖト急速ニ増
加する。このことは、入力レベル−７０〜−２ｄｂの範
囲において場子化入力電圧が入力信号ＩＳＩ電圧の８倍
となることであり、相対的に入力信号ＩＳＩ電圧を内部
動作電圧の１／８倍に制限することになる。
したがって、現実的回路においては内部雑音の影響によ
り、信号対雑音比（以下、 Ｓ／Ｎという）を劣化させ
る要因となる。
り、信号対雑音比（以下、 Ｓ／Ｎという）を劣化させ
る要因となる。
これを解決するために、本実施例では、第１゜第２の増
幅器４１．４４についてそれぞれの増幅率Ｇｌ、Ｇ２の
値を、内部動作電圧が入力信号ＩＳＩ電圧の２〜３倍と
なるように設定する。そこで、計算機シミュレーション
の結果、第５図の実線曲線Ａ−１で示すように本実施例
ではＧｌ＝ ０２＝ ０．７とおくことにより、入力レ
ベル−７０〜−２ｄｂにおいて１．３〜２．８５Ｖとな
り、量子化入力電圧が入力信号ＩＳ１電圧の３倍以下に
抑圧されたことになる。
幅器４１．４４についてそれぞれの増幅率Ｇｌ、Ｇ２の
値を、内部動作電圧が入力信号ＩＳＩ電圧の２〜３倍と
なるように設定する。そこで、計算機シミュレーション
の結果、第５図の実線曲線Ａ−１で示すように本実施例
ではＧｌ＝ ０２＝ ０．７とおくことにより、入力レ
ベル−７０〜−２ｄｂにおいて１．３〜２．８５Ｖとな
り、量子化入力電圧が入力信号ＩＳ１電圧の３倍以下に
抑圧されたことになる。
本実施例の回路の伝達特性は、（７）式においてＧ１＝
０２＝ ０．７とおくことにより、Ｘ （０，４９・
Ｘ（Ｚ）÷（１−Ｚ−１）２・Ｑ（Ｚ） ）・・・・・
・（８） となる、また、Ｘ（Ｚ）の係数に相当する伝達関数Ｆ
（Ｚ）は、（８）式より となる。（ｌＯ）式の周波数応答特性を計算すると、オ
ーバサンプル周波数２．０４８ＭＨｚとして所要帯域０
〜４ＫＨ１の利得偏差は０．００１ｄｂ以内であり、帯
域内はフラットな特性に十分近似している。
０２＝ ０．７とおくことにより、Ｘ （０，４９・
Ｘ（Ｚ）÷（１−Ｚ−１）２・Ｑ（Ｚ） ）・・・・・
・（８） となる、また、Ｘ（Ｚ）の係数に相当する伝達関数Ｆ
（Ｚ）は、（８）式より となる。（ｌＯ）式の周波数応答特性を計算すると、オ
ーバサンプル周波数２．０４８ＭＨｚとして所要帯域０
〜４ＫＨ１の利得偏差は０．００１ｄｂ以内であり、帯
域内はフラットな特性に十分近似している。
ところで、Δ−Σ変調回路の現実的回路条件で内部動作
電圧を入力信号ＩＳＩ電圧の２倍以下に制限した場合を
考える。第５図より本実施例の回路では、入力レベル−
７０〜−５ｄｂの広範囲で２倍以下の制限条件を満足し
ている。この制限条件で、Δ−Σ変調型Ａ／Ｄ変換器の
Ｓ／Ｎ特性と入力レベルの関係について、計算機シミュ
レーションした結果を第６図に示す。
電圧を入力信号ＩＳＩ電圧の２倍以下に制限した場合を
考える。第５図より本実施例の回路では、入力レベル−
７０〜−５ｄｂの広範囲で２倍以下の制限条件を満足し
ている。この制限条件で、Δ−Σ変調型Ａ／Ｄ変換器の
Ｓ／Ｎ特性と入力レベルの関係について、計算機シミュ
レーションした結果を第６図に示す。
第６図において実線曲線Ａ−２は本実施例の特性、破線
面＆１ｉｔＢ−２は従来回路の特性、一点鎖線直線ｃ−
２は１４ビツトラインをそれぞれ示している。
面＆１ｉｔＢ−２は従来回路の特性、一点鎖線直線ｃ−
２は１４ビツトラインをそれぞれ示している。
この第６図では、 Ａ／Ｄ変換器として評価するために
、Δ−Σ変調回路の後段にディジタル低域フィルタ４の
デシメータを付加した。
、Δ−Σ変調回路の後段にディジタル低域フィルタ４の
デシメータを付加した。
このデシメータの伝達関数は、
であり、オーバサンプル周波数ｆｓが２．０４８ＭＨｚ
のとき、このデシメータにより１／６４の周波ａ３２Ｋ
Ｈ，に低減される。このシミュレーションでは、入力周
波数ｆｉ ＝ １０２０Ｈ７の３２Ｋ）１７０デシメー
タ出力を音声帯域周波数ｆｂ＝ｏ〜４ＫＨｚで評価した
。また、内部動作電圧を入力信号ＩＳＩ電圧の２倍以下
に制限するリミッタ回路を第１の積分器３１．４２の出
力側と第２の積分器３３．４５の出力側とにそれぞれ接
続してシミュレーションした結果を示した。
のとき、このデシメータにより１／６４の周波ａ３２Ｋ
Ｈ，に低減される。このシミュレーションでは、入力周
波数ｆｉ ＝ １０２０Ｈ７の３２Ｋ）１７０デシメー
タ出力を音声帯域周波数ｆｂ＝ｏ〜４ＫＨｚで評価した
。また、内部動作電圧を入力信号ＩＳＩ電圧の２倍以下
に制限するリミッタ回路を第１の積分器３１．４２の出
力側と第２の積分器３３．４５の出力側とにそれぞれ接
続してシミュレーションした結果を示した。
第６図より、直線ｃ−２のような音声帯域で量子化精度
１４ビツト相当の性能は、破線曲線Ｂ−２で示すように
従来の回路では大幅なＳ／Ｎ特性の劣化のため、満足さ
せることができない。しかし、本実施例の回路によれば
、実線曲線Ａ−２で示すように入力レベル−７０〜−８
ｄｂの広範囲にわたって量子化精度１４ビツト相当以北
の良好なＳ／Ｎ特性が得られる。
１４ビツト相当の性能は、破線曲線Ｂ−２で示すように
従来の回路では大幅なＳ／Ｎ特性の劣化のため、満足さ
せることができない。しかし、本実施例の回路によれば
、実線曲線Ａ−２で示すように入力レベル−７０〜−８
ｄｂの広範囲にわたって量子化精度１４ビツト相当以北
の良好なＳ／Ｎ特性が得られる。
本実施例の利点をまとめれば、次のようになる。
（１）従来の２重積分型Δ−Σ変調回路に積分利得補正
用の第１．第２の増幅器４１．４４を設け、その増幅□
度Ｇｌ、０２が内部動作電圧を入力信号ＩＳＩ電圧の２
〜３倍以下となるような値、例えば０．７に設定するこ
とにより、現実的回路設計条件を緩和した効果が期待で
きる。さらに、本実施例のΔ−Σ変調回路とディジタル
低域フィルタ４を組合せたΔ−Σ変調型Ａ／Ｄ変換器に
おいて、内部動作電圧を入力信号ＩＳ１電圧の２倍以下
に制限した回路設定条件下で量子化精度１４ビツト相当
以上の良好なＳ／Ｎ特性が得られる。
用の第１．第２の増幅器４１．４４を設け、その増幅□
度Ｇｌ、０２が内部動作電圧を入力信号ＩＳＩ電圧の２
〜３倍以下となるような値、例えば０．７に設定するこ
とにより、現実的回路設計条件を緩和した効果が期待で
きる。さらに、本実施例のΔ−Σ変調回路とディジタル
低域フィルタ４を組合せたΔ−Σ変調型Ａ／Ｄ変換器に
おいて、内部動作電圧を入力信号ＩＳ１電圧の２倍以下
に制限した回路設定条件下で量子化精度１４ビツト相当
以上の良好なＳ／Ｎ特性が得られる。
（２）内部動作電圧を入力信号ｔＳｔ電圧の２倍以下に
制限するリミッタ回路を、第１図における第１の積分器
４２と第２の加算器４３との間、さらに第２の積分器４
５と量子化器４６との間にそれぞれ接続すれば、第１お
よび第２の積分器４２．４５の回路設計条件等をさらに
緩和できる。
制限するリミッタ回路を、第１図における第１の積分器
４２と第２の加算器４３との間、さらに第２の積分器４
５と量子化器４６との間にそれぞれ接続すれば、第１お
よび第２の積分器４２．４５の回路設計条件等をさらに
緩和できる。
（発明の効果）
以上詳細に説明したように、本発明によれば、第１と第
２の積分器の入力側に積分利得補正用の第１と第２の増
幅器をそれぞれ設けたので、内部動作電圧が入力信号電
圧の所定倍以下（例えば２〜３倍）に抑圧され、内部雑
音の影響を受けにくいという効果が期待できる。
２の積分器の入力側に積分利得補正用の第１と第２の増
幅器をそれぞれ設けたので、内部動作電圧が入力信号電
圧の所定倍以下（例えば２〜３倍）に抑圧され、内部雑
音の影響を受けにくいという効果が期待できる。
第１図は本発明の実施例に示すΔ−Σ変調回路の等価回
路図、第２図は従来のΔ−Σ変謂型Ａ／Ｄ変換器の構成
図、第３図は第２図中のΔ−Σ変調回路の構成図、第４
図は従来の２重積分型Σ−Δ変調回路の等価回路図、第
５図および第６図は第１図と第４図の動作特性を比較す
るもので、第５図は量子化器入力電圧と入力レベルの関
係図、第６図はＳ／Ｎ特性と入力レベルの関係図である
。 ２・・・・・・サンプラ、３・・・・・・Δ−Σ変調回
路、４・・・・・・ディジタル低域フィルタ、４０．４
３・・・・・・第１゜第２の加算器、４１．４４・・・
・・・第１．第２の増幅器、４２．４５・・・・・・第
１．第２の積分器、４６・・・・・・量子化器、４７・
・・・・・遅延器、ＦＳ・・・・・・帰還信号、 ＩＳ
・・・・・・アナログ入力信号、ＩＳＩ・・・・・・入
力信号、Ｏ８・・・・・・ディジタル出力信号、Ｏ９１
・・・・・・出力信号。 出願人代理人 柿 木 恭 成従来の２重積
分型計Σ変調回路 慨４図
路図、第２図は従来のΔ−Σ変謂型Ａ／Ｄ変換器の構成
図、第３図は第２図中のΔ−Σ変調回路の構成図、第４
図は従来の２重積分型Σ−Δ変調回路の等価回路図、第
５図および第６図は第１図と第４図の動作特性を比較す
るもので、第５図は量子化器入力電圧と入力レベルの関
係図、第６図はＳ／Ｎ特性と入力レベルの関係図である
。 ２・・・・・・サンプラ、３・・・・・・Δ−Σ変調回
路、４・・・・・・ディジタル低域フィルタ、４０．４
３・・・・・・第１゜第２の加算器、４１．４４・・・
・・・第１．第２の増幅器、４２．４５・・・・・・第
１．第２の積分器、４６・・・・・・量子化器、４７・
・・・・・遅延器、ＦＳ・・・・・・帰還信号、 ＩＳ
・・・・・・アナログ入力信号、ＩＳＩ・・・・・・入
力信号、Ｏ８・・・・・・ディジタル出力信号、Ｏ９１
・・・・・・出力信号。 出願人代理人 柿 木 恭 成従来の２重積
分型計Σ変調回路 慨４図
Claims (1)
- 【特許請求の範囲】 アナログ入力信号とディジタル出力信号から生成された
帰還信号との差分を積分して第１の積分信号を出力する
第１の積分器と、 前記第１の積分信号と前記帰還信号との差分を積分して
第２の積分信号を出力する第２の積分器と、 前記第２の積分信号の極性を判定して量子化された前記
ディジタル出力信号を出力する量子化器とを備えたアナ
ログ・ディジタル変換器のデルタ・シグマ変調回路にお
いて、 前記第１の積分器に前置する積分利得補正用の第１の増
幅器と、前記第２の積分器に前置する積分利得補正用の
第２の増幅器とを設け、 前記第１および第２の増幅器の増幅度を、ほぼ同一で、
かつ前記第２の積分器における内部動作電圧が前記アナ
ログ入力信号電圧の所定倍以下になる値にそれぞれ設定
したことを特徴とするアナログ・ディジタル変換器のデ
ルタ・シグマ変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23920185A JPS6298918A (ja) | 1985-10-25 | 1985-10-25 | アナログ・ディジタル変換器のデルタ・シグマ変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23920185A JPS6298918A (ja) | 1985-10-25 | 1985-10-25 | アナログ・ディジタル変換器のデルタ・シグマ変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6298918A true JPS6298918A (ja) | 1987-05-08 |
Family
ID=17041230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23920185A Pending JPS6298918A (ja) | 1985-10-25 | 1985-10-25 | アナログ・ディジタル変換器のデルタ・シグマ変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6298918A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02266718A (ja) * | 1989-04-07 | 1990-10-31 | Fujitsu Ten Ltd | デルタ・シグマ変換回路 |
| EP0615344A1 (fr) * | 1993-03-11 | 1994-09-14 | France Telecom | Codeur perfectionné à mise en forme du spectre de bruit, en particulier de type deltasigma |
| JPH08102676A (ja) * | 1994-09-30 | 1996-04-16 | Yamaha Corp | Ａ／ｄコンバータ回路 |
| US6018262A (en) * | 1994-09-30 | 2000-01-25 | Yamaha Corporation | CMOS differential amplifier for a delta sigma modulator applicable for an analog-to-digital converter |
| CN1080736C (zh) * | 1996-10-07 | 2002-03-13 | 株式会社Skc | 低乙醛含量共聚多酯树脂的制备方法 |
| WO2013140457A1 (ja) * | 2012-03-23 | 2013-09-26 | 株式会社 日立製作所 | 無線通信システム、昇降機制御システムおよび変電設備制御システム |
| JP2014504075A (ja) * | 2010-11-30 | 2014-02-13 | クゥアルコム・インコーポレイテッド | 拡張シグマデルタ変調の実施 |
-
1985
- 1985-10-25 JP JP23920185A patent/JPS6298918A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02266718A (ja) * | 1989-04-07 | 1990-10-31 | Fujitsu Ten Ltd | デルタ・シグマ変換回路 |
| EP0615344A1 (fr) * | 1993-03-11 | 1994-09-14 | France Telecom | Codeur perfectionné à mise en forme du spectre de bruit, en particulier de type deltasigma |
| FR2702611A1 (fr) * | 1993-03-11 | 1994-09-16 | Senn Patrice | Codeur perfectionné à mise en forme du spectre de bruit, en particulier de type delta-sigma. |
| JPH08102676A (ja) * | 1994-09-30 | 1996-04-16 | Yamaha Corp | Ａ／ｄコンバータ回路 |
| US6018262A (en) * | 1994-09-30 | 2000-01-25 | Yamaha Corporation | CMOS differential amplifier for a delta sigma modulator applicable for an analog-to-digital converter |
| CN1080736C (zh) * | 1996-10-07 | 2002-03-13 | 株式会社Skc | 低乙醛含量共聚多酯树脂的制备方法 |
| JP2014504075A (ja) * | 2010-11-30 | 2014-02-13 | クゥアルコム・インコーポレイテッド | 拡張シグマデルタ変調の実施 |
| WO2013140457A1 (ja) * | 2012-03-23 | 2013-09-26 | 株式会社 日立製作所 | 無線通信システム、昇降機制御システムおよび変電設備制御システム |
| JPWO2013140457A1 (ja) * | 2012-03-23 | 2015-08-03 | 株式会社日立製作所 | 無線通信システム、昇降機制御システムおよび変電設備制御システム |
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