CN102420614A - Sigma-Delta调制器及包含其的Sigma-Delta模数转换器 - Google Patents

Abstract

本发明公开了一种Sigma-Delta调制器及包含其的模数转换器，所述调制器包括：由输入向输出依次连接的第一增益单元、第一模拟减法器、第一延迟积分器、第三增益单元、第二模拟减法器、积分电路结构、第五增益单元、量化器、由量化器的输出端到第一模拟减法器依次连接的第一反馈DAC、第一模拟差分器和第二增益单元、由量化器的输出端到第二模拟减法器依次连接的第二反馈DAC、第二模拟差分器和第四增益单元组成；第一模拟减法器将所述第一增益单元输出的信号与第一反馈通路输出的信号做差；第二模拟减法器将所述第三增益单元输出的信号与第二反馈通路输出的信号做差。本发明可以在整形反馈DAC的组件失配的同时，消除DAC反馈通路的数字逻辑延迟。

Description

Sigma-Delta调制器及包含其的Sigma-Delta模数转换器

技术领域

本发明涉及模数转换器和信号处理的集成电路技术领域，尤其涉及一种Sigma-Delta调制器及包含其的Sigma-Delta模数转换器。

背景技术

由于应用过采样和噪声整形技术，Sigma-Delta数据转换技术已经被广泛应用在低到中频带宽，高精度，低压低功耗的有线和无线通信系统中。在各种Sigma-Delta调制器(SDM)的结构中，多位拓扑因其更低的量化噪声水平和更高的稳定性，相比单位拓扑具有明显的优势。然而，多位结构中反馈数模转换器(DAC)内部组件的失配引起的非线性问题，严重制约了其性能。

为了克服上述非线性问题，动态组件匹配(DEM)【R.J.van dePlassche，IEEE J.Solid-State Circuits，SSC-11，795(1976)】技术被广泛使用。通过分析其最常用的数据权重平均(DWA)算法【M.Neitola，T.Rahkonen，IEEE Trans.Circuit Syst.II Exp.Briefs，57，115(2010)】可知，DEM技术实质上也是与Sigma-Delta技术一样的噪声整形技术。对于低通SDM来讲，DEM技术对反馈DAC的失配噪声的整形函数为(1-z^-1)，也就是一阶噪声整形。基于这个理论，代替在数字域实现噪声整形，出现了一种在模拟域实现噪声整形的方法【M.Aboudina，B.Razavi，IEEE Trans.Circuits Syst.II，Exp.Briefs，57，966(2010)】。然而，为了消除反馈DAC的模拟支路中引入的额外多项式(1-z^-1)的影响，一个数字积分器需要加入到SDM的环路中。虽然这个额外的数字积分器比一般DWA算法引入的反馈数字逻辑延迟小，但是，随着反馈DAC位数的增加，这个延迟会越来越大，从而增大整个环路的延迟时间，造成时序的紧张甚至错误，从而降低SDM的性能。而且，为了实现此数字积分器而引入的额外单位反馈DAC支路与原多位反馈DAC支路的失配会限制整个SDM的输入信号水平。

因此，如何在对反馈DAC的组件失配进行整形的同时，消除反馈数字逻辑延迟，而又能够尽量减少由此而带来的额外线路代价，成为了迫切需要解决的问题。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：提供一种Sigma-Delta调制器及包含其的Sigma-Delta模数转换器，在整形反馈DAC的组件失配的同时，以消除DAC反馈通路的数字逻辑延迟，并尽量减少由此带来的额外消耗。

(二)技术方案

为解决上述问题，本发明一方面提供了一种Sigma-Delta调制器，包括：

第一增益单元，输入端连接调制器的输入信号；

第一模拟减法器，将所述第一增益单元输出的信号与第一反馈通路输出的信号做差；

第一延迟积分器，输入端与所述第一模拟减法器的输出端连接；

第三增益单元，输入端与所述第一延迟积分器的输出端连接；

第二模拟减法器，将所述第三增益单元输出的信号与第二反馈通路输出的信号做差；

积分电路结构，输入端与所述第二模拟减法器的输出端连接；

第五增益单元，输入端与所述积分电路结构的输出端连接；

量化器，输入端与所述第五增益单元的输出端连接；

第一反馈通路，包括由所述量化器的输出端到所述第一模拟减法器依次连接的第一反馈DAC和第二增益单元；

第二反馈通路，包括由所述量化器的输出端到所述第二模拟减法器依次连接的第二反馈DAC和第四增益单元；

所述调制器还包括：

第一模拟差分器，设于所述第一反馈通路，输入端与所述第一反馈DAC的输出端连接，输出端与所述第二增益单元的输入端连接；

第二模拟差分器，设于所述第二反馈通路，输入端与所述第二反馈DAC的输出端连接，输出端与所述第四增益单元的输入端连接。

优选地，所述调制器还包括输入端与所述量化器的输出端连接，输出端输出调制器的输出信号的数字差分器。

优选地，所述积分电路结构包括：

第二延迟积分器，输入端与所述第二模拟减法器的输出端连接；以及

非延迟积分器，输入端与所述第二延迟积分器的输出端连接，输出端与所述第五增益单元的输入端连接。

优选地，所述调制器还包括内部反馈通路，所述内部反馈通路包括连接在所述非延迟积分器的输出端与第二模拟减法器的输入端之间的内部反馈增益单元，所述第二模拟减法器将所述第三增益单元输出的信号与第二反馈通路输出的信号做差后的结果再与所述内部反馈通路输出的信号做差。

优选地，所述量化器与所述第一反馈DAC和第二反馈DAC的位数相等。

优选地，所述积分电路结构为设于所述第二模拟减法器与所述第五增益单元之间的双积分器结构。

优选地，所述双积分器结构包括：

模拟加法器，将所述第二模拟减法器输出的信号减去第一延迟支路输出的信号，再加上第二延迟支路输出的信号；

非延迟积分器，输入端与所述模拟加法器的输出端连接；

第二半周期延迟模块，输入端与所述非延迟积分器的输出端连接，输出端与所述第五增益单元的输入端连接；

第一延迟支路，包括输入端与所述非延迟积分器的输出端连接，输出端连接至所述模拟加法器的两周期延迟模块；

第二延迟支路，包括输入端与所述非延迟积分器的输出端连接的一周期延迟模块，以及输入端与所述一周期延迟模块的输出端连接、输出端连接至所述模拟加法器的第二延迟支路增益单元。

优选地，所述第五增益单元的输出端与所述量化器的输入端之间还设有第一半周期延迟模块。

优选地，所述调制器还包括输入端与所述量化器的输出端连接的数字差分器；以及输入端与所述数字差分器的输出端连接，输出端输出调制器的输出信号的数字移位寄存器。

优选地，所述数字移位寄存器的移位个数取决于所述第一增益单元的增益系数的倒数。

另一方面，本发明还提供了一种Sigma-Delta模数转换器，所述Sigma-Delta模数转换器包含：上面所述的Sigma-Delta调制器，用于过滤带外输入信号的前置抗混叠滤波器，以及用于后端滤除高频噪声、降低采样频率的数字滤波器。

(三)有益效果

本发明在整形反馈DAC的组件失配的同时，可以避免在反馈数模转换器通路加入任何数字逻辑电路，从而完全消除了像DEM技术或数字积分器那样对Sigma-Delta调制器环路引入的数字逻辑延迟；同时，也可以避免在反馈数模转换器通路引入数字积分器时所产生的额外单位反馈支路。

本发明通过在Sigma-Delta调制器的环路中加入额外的非延迟积分器，并在Sigma-Delta调制器环路的外部、调制器输出端前加入简单的数字差分器，可以消除为了整形反馈数模转换器组件失配错误而在反馈数模转换器通路引入的模拟差分器所造成的传输函数变化；与传统结构的Sigma-Delta调制器相比，本发明在整形反馈数模转换器组件失配错误的同时，不会在反馈数模转换器通路引入任何数字逻辑延迟，也就不会造成整个Sigma-Delta调制器环路的时序紧张。另外，Sigma-Delta调制器还得到了对量化噪声的1阶整形提升。

本发明加入了内部反馈通路形成谐振器，用于优化Sigma-Delta调制器噪声传输函数的零点，从而进一步降低带内噪声。

本发明利用双积分器结构，消除了可能引入的额外有源积分器。

附图说明

图1为现有技术中的一种反馈Sigma-Delta调制器的结构示意图；

图2为根据本发明Sigma-Delta调制器的实施例一的结构示意图；

图3为根据本发明Sigma-Delta调制器的实施例二的结构示意图；

图4为在反馈数模转换器的组件有1％失配的情况下，图1所示传统的反馈Sigma-Delta调制器采用和未采用动态组件匹配技术，与图2和图3所示本发明实施例一和实施例二的Sigma-Delta调制器，以及反馈数模转换器无失配的理想Sigma-Delta调制器的信号-噪声与失真比随输入信号水平变化的仿真图。

图5为图4所示仿真图各曲线在纵轴信号-噪声与失真比峰值附近的局部放大图；

图6为图3所示本发明实施例二中Sigma-Delta调制器各个积分器的输出电压水平发生次数仿真图；

图7是图3所示本发明实施例二中Sigma-Delta调制器最终结构的输出仿真频谱图。

具体实施方式

下面结合附图及实施例对本发明进行详细说明如下。

图1所示为现有技术一种传统的2阶4位反馈结构的Sigma-Delta调制器的结构示意图，包括：

第一增益单元110，输入端连接调制器的输入信号U；

第一模拟减法器120，将所述第一增益单元110输出的信号与第一反馈通路输出的信号做差；

第一延迟积分器130，输入端与所述第一模拟减法器120的输出端连接；

第三增益单元140，输入端与所述第一延迟积分器130的输出端连接；

第二模拟减法器121，将所述第三增益单元140输出的信号与第二反馈通路输出的信号做差；

第二延迟积分器131，输入端与所述第二模拟减法器121的输出端连接；

第五增益单元150，输入端与所述第二延迟积分器131的输出端连接；

量化器160，输入端与所述第五增益单元150的输出端连接；

第一反馈通路，包括由所述量化器160的输出端到所述第一模拟减法器120依次连接的第一反馈DAC 180和第二增益单元111；

第二反馈通路，包括由所述量化器160的输出端到所述第二模拟减法器121依次连接的第二反馈DAC 181和第四增益单元141。

其中经典的，第一增益单元110的增益系数b与所述第二增益单元111的增益系数a₁相同，都为0.5；第三增益单元140的增益系数c₁与所述第四增益单元141的增益系数a₂相同，都为2；第五增益单元150的增益系数c₂为1。

实施例一：

如图2所示，为本实施例记载了一种Sigma-Delta调制器，包括：

第一增益单元210，增益系数为b，输入端连接调制器的输入信号U；

第一模拟减法器220，将所述第一增益单元210输出的信号与第一反馈通路输出的信号做差；

第一延迟积分器230，输入端与所述第一模拟减法器220的输出端连接；

第三增益单元240，增益系数为c₁，输入端与所述第一延迟积分器230的输出端连接；

第二模拟减法器221，将所述第三增益单元240输出的信号与第二反馈通路输出的信号做差后的结果再与内部反馈通路输出的信号做差；

第二延迟积分器231，输入端与所述第二模拟减法器221的输出端连接；

非延迟积分器232，输入端与所述第二延迟积分器231的输出端连接；

内部反馈通路，所述内部反馈通路包括连接在所述非延迟积分器232的输出端与第二模拟减法器221的输入端之间的内部反馈增益单元251，增益系数为g；

第五增益单元250，增益系数为c₂，输入端与非延迟积分器232的输出端连接；

量化器260，量化噪声为Eq，输入端与所述第五增益单元250的输出端连接；

第一反馈通路，包括由所述量化器260的输出端到所述第一模拟减法器220依次连接的第一反馈DAC 280(组件失配错误为Ed₁)和第二增益单元211(增益系数为a₁)；

第二反馈通路，包括由所述量化器260的输出端到所述第二模拟减法器221依次连接的第二反馈DAC 281(组件失配错误为Ed₂)和第四增益单元241(增益系数为a₂)；

第一模拟差分器290，设于所述第一反馈通路，输入端与所述第一反馈DAC 280的输出端连接，输出端与所述第二增益单元211的输入端连接；

第二模拟差分器291，设于所述第二反馈通路，输入端与所述第二反馈DAC 281的输出端连接，输出端与所述第四增益单元241的输入端连接。

所述调制器还包括输入端与所述量化器260的输出端连接，输出端输出调制器的输出信号V的数字差分器270。

所述量化器260与所述第一反馈DAC 280和第二反馈DAC 281的位数相等。

本实施例Sigma-Delta调制器与图1所示传统的2阶4位反馈结构Sigma-Delta调制器的各增益系数对应相等，量化器位数都为4位，所有反馈DAC的位数也都为4位。二者的区别在于，图2所示的本实施例的结构在两个反馈通路中分别插入了模拟差分器290和291。为了抵消此额外加入的模拟差分器的影响，一个非延迟积分器232被置入到了Sigma-Delta调制器的环路滤波器中；并且在Sigma-Delta调制器环路外，调制器的输出信号之前，还要插入一个数字差分器270。另外，加入了内部反馈通路，用于优化Sigma-Delta调制器噪声传输函数(NTF)的零点，从而进一步降低带内噪声。

根据本实施例Sigma-Delta调制器的线性结构得出方程：

V＝STF·U+NTF·Eq+MTF₁·Ed₁+MTF₂·Ed₂        (1)

其中，STF为Sigma-Delta调制器的信号传输函数，NTF为Sigma-Delta调制器的量化噪声传输函数，MTF₁和MTF₂分别为第一反馈DAC 280和第二反馈DAC 281各自的组件失配错误传输函数。

对图1所示的传统反馈结构Sigma-Delta调制器，可以得到其各个传输函数为：

STF(z)＝bc₁c₂·z^-2/D(z)

NTF(z)＝(1-z^-1)²/D(z)

MTF₁(z)＝-a₁c₁c₂.z^-2/D(z)

MTF₂(z)＝-a₂c₂·z^-1(1-z^-1)/D(z)

其中，

D(z)＝1+(a₂c₂-2)·z^-1+(1+a₁c₁c₂-a₂c₂)·z^-2。

代入上面所述的经典系数，可得：

STF(z)＝z^-2

NTF(z)＝(1-z^-1)²

MTF₁(z)＝-z^-2

MTF₂(z)＝-2·z^-1(1-z^-1)。

对图2所示的本实施例的Sigma-Delta调制器，可以得到其各个传输函数为：

STF(z)＝bc₁c₂·z^-2/D(z)

NTF(z)＝(1+(g-3)·z^-1+(3-g)·z^-2-z^-3)/D(z)

MTF₁(z)＝-a₁c₁c₂·z^-2(1-z^-1)/D(z)

MTF₂(z)＝-a₂c₂·z^-1(1-z^-1)²/D(z)

其中，

D(z)＝1+(a₂c₂+g-2)·z^-1+(1+a₁c₁c₂-a₂c₂)·z^-2。

代入上面所述的经典系数，为了便于比较，假设g＝0，可得：

STF(z)＝z^-2

NTF(z)＝(1-z^-1)³

MTF₁(z)＝-z^-2(1-z^-1)

MTF₂(z)＝-2·z^-1(1-z^-1)²。

将本实施例的Sigma-Delta调制器和图1所示的传统的反馈结构Sigma-Delta调制器的各传输函数进行比较，可知：二者的信号传输函数相同；本实施例调制器的量化噪声传输函数相比图1所示结构的调制器2阶噪声整形，有了1阶噪声整形的提升，也就是说本实施例给出了3阶噪声整形；本实施例的每个反馈DAC的组件失配错误相比图1所示结构都有了1阶噪声整形的提升；更重要的是，在图1所示结构未被整形的第一反馈DAC的组件失配错误，在本实施例的调制器中得到了1阶噪声整形。也就是说，本实施例调制器每个反馈DAC的组件失配错误都被噪声整形，而且，对量化噪声有了1阶噪声整形的提升。

由于未在反馈通路中引入任何数字模块，所以反馈通路中的数字逻辑延迟被完全消除。而第一和第二模拟差分器290和291采用不会引入额外延迟的器件实现，例如【M.Aboudina，B.Razavi，IEEE Trans.Circuits Syst.II，Exp.Briefs，57，966(2010)】中介绍的单电容串联单开关结构，也不会引入额外的延迟。对于额外引入的数字差分器270，由于其位于Sigma-Delta调制器环路的外部，所以不会为Sigma-Delta调制器的环路内部引入任何数字逻辑延迟；并且，数字差分仅需要在数字域通过单位延迟和简单的数字减法器实现，线路的复杂性很低，数字差分器本身的延迟由于在环路外部也就不会影响整个调制器的运行。

所述内部反馈增益单元251、所述第二延迟积分器231和所述非延迟积分器232组成了一个谐振器，于是其增益系数g可由下式计算：

$g=\frac{{\mathrm{\π}}^2}{3\·\mathrm{OSR}}---\left(2\right)$

带内零点的位置可表示为：

$f_z=\frac{1}{2\sqrt{3}\·\mathrm{OSR}}---\left(3\right)$

以上(2)、(3)两式均假设采样频率f_s归一化到1，OSR是过采样率。

实施例二：

实施例一中由于引入了非延迟积分器232，相当于增加了一个有源积分器，这会造成线路和功耗的增加。为了克服这个问题，本实施例中采用了双积分器结构。另外，为了降低积分器的输出摆幅，将其控制在合理的范围之内，并增加最大输入信号水平，本实施例Sigma-Delta调制器的各增益系数做了相应的调整。将实施例一经过一系列等价的信号流图变换，得到本实施例调制器的结构，由于本实施例是对实施例一进行等价的信号流图变换而得，所以其各传输函数的形式与实施例一一致。

如图3所示，本实施例记载了一种Sigma-Delta调制器，包括：

第一增益单元310，增益系数为s，输入端连接调制器的输入信号U；

第一模拟减法器320，将所述第一增益单元310输出的信号与第一反馈通路输出的信号做差；

第一延迟积分器330，输入端与所述第一模拟减法器320的输出端连接；

第三增益单元340，增益系数为r，输入端与所述第一延迟积分器330的输出端连接；

第二模拟减法器321，将所述第三增益单元340输出的信号与第二反馈通路输出的信号做差；

积分电路结构，输入端与所述第二模拟减法器321的输出端连接；

第五增益单元350，增益系数为q，输入端与所述积分电路结构的输出端连接；

量化器361，量化噪声为Eq，输入端与所述第五增益单元350的输出端连接；

第一反馈通路，包括由所述量化器361的输出端到所述第一模拟减法器320依次连接的第一反馈DAC 380(组件失配错误为Ed₁)和第二增益单元311(增益系数为t₁)；

第二反馈通路，包括由所述量化器361的输出端到所述第二模拟减法器321依次连接的第二反馈DAC 381(组件失配错误为Ed₂)和第四增益单元341(增益系数为t₂)；

所述调制器还包括：

第一模拟差分器390，设于所述第一反馈通路，输入端与所述第一反馈DAC 380的输出端连接，输出端与所述第二增益单元311的输入端连接；

第二模拟差分器391，设于所述第二反馈通路，输入端与所述第二反馈DAC 381的输出端连接，输出端与所述第四增益单元341的输入端连接。

所述积分电路结构为设于所述第二模拟减法器321与所述第五增益单元350之间的双积分器结构。

所述双积分器结构包括：

模拟加法器331b，将所述第二模拟减法器321输出的信号减去第一延迟支路输出的信号，再加上第二延迟支路输出的信号；

非延迟积分器331a，输入端与所述模拟加法器331b的输出端连接；

第二半周期延迟模块331c，输入端与所述非延迟积分器331a的输出端连接，输出端与所述第五增益单元350的输入端连接；

第一延迟支路，包括输入端与所述非延迟积分器331a的输出端连接，输出端连接至所述模拟加法器331b的两周期延迟模块331d；

第二延迟支路，包括输入端与所述非延迟积分器331a的输出端连接的一周期延迟模块331e，以及输入端与所述一周期延迟模块331e的输出端连接、输出端连接至所述模拟加法器331b的第二延迟支路增益单元331f(增益系数为1-g)。

所述第五增益单元350的输出端与所述量化器361的输入端之间还设有第一半周期延迟模块360。所述第一半周期延迟模块360的作用是在电路实现时，为其后的量化和反馈DAC操作提供半周期的时间，从而缓解时序紧张。

所述调制器还包括输入端与所述量化器361的输出端连接的数字差分器370；以及输入端与所述数字差分器370的输出端连接，输出端输出调制器的输出信号V的数字移位寄存器371。

所述数字移位寄存器371的移位个数取决于所述第一增益单元的增益系数s的倒数。

根据本实施例的条件以及满足GSM通讯标准的100kHz带宽和14位以上精度的要求，本实施例需要128倍的过采样率。利用Matlab/Simulink仿真工具，在反馈DAC的组件有1％随机失配的情况下，本实施例首先对实施例一和实施例二的调制器进行模拟，并且，将其与图1所示的传统反馈结构Sigma-Delta调制器在未用DEM技术和应用DEM技术的两种情况，以及反馈DAC无失配的理想Sigma-Delta调制器进行比较，模拟结果如图4和图5所示，其中图5是图4所示仿真图的各曲线在纵轴信号-噪声与失真比(SNDR)峰值附近的局部放大图。如图可知，在没有应用任何反馈DAC失配整形技术的情况下，相比反馈DAC无失配的理想Sigma-Delta调制器，峰值SNDR下降了35dB。然而，实施例一与实施例二记载的Sigma-Delta调制器的峰值SNDR仅各自下降了7dB和5dB，这与应用DEM技术的传统反馈结构Sigma-Delta调制器5.5dB的峰值SNDR下降相当，这证实了本发明实施例的结构达到了与DEM技术相当的反馈DAC组件失配的整形能力。

再次对实施例二进行模拟，仿真参数如下：过采样率为128，采样频率归一化为1，信号带宽为0.0039，输入信号频率为0.001、幅度为-3.3dBFS(相对于量化器的参考电压)，仿真结果如图6和图7。由于OSR＝128，由公式(3)可得由内部反馈增益系数g产生的带内零点频率为0.00226。从图6可见，各个积分器的输出都被限制在±0.6倍参考电压的合理范围之内。从图7可以看出，该调制器的输出频谱在带宽范围内由内部反馈增益系数g引入的NTF带内零点频率所产生的降低带内噪声的效果，此零点的位置与上述计算结果一致；另外，还能够观察到60dB/十倍频的噪声整形能力，也就是3阶量化噪声整形，这与前面理论的分析结果相同。

本发明的实施例都是通过一个2阶4位离散时间反馈结构的Sigma-Delta调制器来阐述的，但是本发明方法并不仅限于此结构。基于本发明的精神，任何Sigma-Delta调制器结构均可利用本专利的技术对反馈数模转换器的组件失配错误进行整形。

实施例三：

一种Sigma-Delta模数转换器，所述Sigma-Delta模数转换器包含：实施例一或实施例二所述的Sigma-Delta调制器，用于过滤带外输入信号的前置抗混叠滤波器，以及用于后端滤除高频噪声、降低采样频率的数字滤波器。

本发明在整形反馈DAC的组件失配的同时，消除了反馈DAC通路的数字逻辑延迟，并尽量减少甚至避免由此带来的额外消耗。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (11)

1.一种Sigma-Delta调制器，包括：

第一增益单元，输入端连接调制器的输入信号；

第一模拟减法器，将所述第一增益单元输出的信号与第一反馈通路输出的信号做差；

第一延迟积分器，输入端与所述第一模拟减法器的输出端连接；

第三增益单元，输入端与所述第一延迟积分器的输出端连接；

第二模拟减法器，将所述第三增益单元输出的信号与第二反馈通路输出的信号做差；

积分电路结构，输入端与所述第二模拟减法器的输出端连接；

第五增益单元，输入端与所述积分电路结构的输出端连接；

量化器，输入端与所述第五增益单元的输出端连接；

第一反馈通路，包括由所述量化器的输出端到所述第一模拟减法器依次连接的第一反馈DAC和第二增益单元；

第二反馈通路，包括由所述量化器的输出端到所述第二模拟减法器依次连接的第二反馈DAC和第四增益单元；

其特征在于，所述调制器还包括：

第一模拟差分器，设于所述第一反馈通路，输入端与所述第一反馈DAC的输出端连接，输出端与所述第二增益单元的输入端连接；

第二模拟差分器，设于所述第二反馈通路，输入端与所述第二反馈DAC的输出端连接，输出端与所述第四增益单元的输入端连接。

2.如权利要求1所述的调制器，其特征在于，所述调制器还包括输入端与所述量化器的输出端连接，输出端输出调制器的输出信号的数字差分器。

3.如权利要求1所述的调制器，其特征在于，所述积分电路结构包括：

第二延迟积分器，输入端与所述第二模拟减法器的输出端连接；以及

非延迟积分器，输入端与所述第二延迟积分器的输出端连接，输出端与所述第五增益单元的输入端连接。

4.如权利要求3所述的调制器，其特征在于，所述调制器还包括内部反馈通路，所述内部反馈通路包括连接在所述非延迟积分器的输出端与第二模拟减法器的输入端之间的内部反馈增益单元，所述第二模拟减法器将所述第三增益单元输出的信号与第二反馈通路输出的信号做差后的结果再与所述内部反馈通路输出的信号做差。

5.如权利要求1所述的调制器，其特征在于，所述量化器与所述第一反馈DAC和第二反馈DAC的位数相等。

6.如权利要求1所述的调制器，其特征在于，所述积分电路结构为设于所述第二模拟减法器与所述第五增益单元之间的双积分器结构。

7.如权利要求6所述的调制器，其特征在于，所述双积分器结构包括：

模拟加法器，将所述第二模拟减法器输出的信号减去第一延迟支路输出的信号，再加上第二延迟支路输出的信号；

非延迟积分器，输入端与所述模拟加法器的输出端连接；

第二半周期延迟模块，输入端与所述非延迟积分器的输出端连接，输出端与所述第五增益单元的输入端连接；

第一延迟支路，包括输入端与所述非延迟积分器的输出端连接，输出端连接至所述模拟加法器的两周期延迟模块；

第二延迟支路，包括输入端与所述非延迟积分器的输出端连接的一周期延迟模块，以及输入端与所述一周期延迟模块的输出端连接、输出端连接至所述模拟加法器的第二延迟支路增益单元。

8.如权利要求7所述的调制器，其特征在于，所述第五增益单元的输出端与所述量化器的输入端之间还设有第一半周期延迟模块。

9.如权利要求6所述的调制器，其特征在于，所述调制器还包括输入端与所述量化器的输出端连接的数字差分器；以及输入端与所述数字差分器的输出端连接，输出端输出调制器的输出信号的数字移位寄存器。

10.如权利要求9所述的调制器，其特征在于，所述数字移位寄存器的移位个数取决于所述第一增益单元的增益系数的倒数。

11.一种Sigma-Delta模数转换器，其特征在于，所述Sigma-Delta模数转换器包含：权利要求1-10中任一项所述的Sigma-Delta调制器，用于过滤带外输入信号的前置抗混叠滤波器，以及用于后端滤除高频噪声、降低采样频率的数字滤波器。

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