CN103378861A

CN103378861A - 模数转换器系统和方法

Info

Publication number: CN103378861A
Application number: CN2013101416804A
Authority: CN
Inventors: 杰斯伯·史定斯嘉德·麦德森
Original assignee: Linear Technology LLC
Current assignee: Analog equipment International Co.,Ltd.
Priority date: 2012-04-20
Filing date: 2013-04-22
Publication date: 2013-10-30
Anticipated expiration: 2033-04-22
Also published as: US9231611B2; CN103378861B; CN107809244B; US20140132430A1; US8810443B2; US9331709B2; US20130278453A1; CN107846223A; US20140132431A1; CN107846223B; US9054727B2; EP2654208A2; TWI520496B; EP2654208A3; CN107809244A; EP4072020A1; TW201345164A; US20140132432A1

Abstract

一种模数转换器(ADC)系统和方法。根据一个实施例的该ADC系统包括：采样数模转换器，配置为采样模拟信号值和模拟高频脉冲值的结合；及控制电路，包括失配整形编码器。所述控制电路配置为在模数转换操作期间向所述采样数模转换器顺序施加多个数字码，以得出表示所述模拟信号值和所述模拟高频脉冲值的结合的数字码。给出了数个实施例。

Description

模数转换器系统和方法

相关申请

本申请要求2012年4月20日提出的美国临时专利申请No.61/636,372的优先权，该申请的公开内容通过引用被合并于此。

技术领域

本教导涉及模拟电路和方法。尤其地，本教导涉及模数转换器(ADC)及其操作。

背景技术

模数转换器(ADC)使用在广泛的应用范围中，包括但不限于，传感器接口、工业应用、消费者应用和通信。已经针对各种应用和它们在速度、分辨率、噪声、功耗和其他性能相关的参数方面的不同需求，开发了用于模数(A/D)转换的各种电路和技术。

图1示出了现有技术的逐次逼近寄存器(SAR)模数转换器(SARADC)100。逐次逼近是广为人知的用于A/D转换的顺序方法。在这种方法中，模拟信号值VIN可以在电容性数模转换器(CDAC)101上被采样，顺序逐次逼近A/D转换操作用于生成所述模拟值VIN的编码的数值(数字)表示DOUT。控制电路102可以对CDAC101的多个输入端子103施加数字码序列，使CDAC101的输出端104向预定值(例如GND＝0V)转换。比较器电路105可以提供CDAC的输出104的极性的指示。数字控制电路可以使用该极性的指示来在施加到CDAC输入端子103的数字码序列中选择下一个数字码。CDAC输出端104可以表示模拟信号值VIN相对于施加到CDAC101的数字码的残余，CDAC101包含参考电压VREF。该参考电压可以被嵌入数字码的物理表示中。例如，数字码的比特的高状态(逻辑“1”)可以通过施加到输入端子103的第一参考电压电势VH＝VREF来物理的表示。同样地，低状态(逻辑“0”)可以通过施加第二参考电压电势VL＝GND＝0V到该输入端子103来表示。相应的，数字码的比特的高/低逻辑值可以通过电路被施加到CDAD的输入端子，该电路例如为逻辑门、开关驱动和将输入端子连接到参考电压电路107的开关，该参考电压电路提供多个参考电压电势。当使残余向0转换时，数字码序列中的最后的数字码可以为模拟信号值VIN的数字表示。数字电路可以将该最后的数字码的比特值结合，以提供编码的数值表示DOUT，该编码的数值表示可以使用标准逻辑电平(例如，在二进制权重码的1.8伏CMOS逻辑电平下的串行通信)以标准格式提供。

在获取期，CDAC的采样节点104(也是图1中的CDAC101的输出104，但采样结点与输出不同)可以通过采样开关108与预定电势(如地，GND＝0)联接。在采样实例中，当采样开关108打开时(即当采样开关108被控制成基本不导电时)，电荷部分可以基本在采样点104上被隔离。通过在获取期将模拟电压信号VIN(t)联接到至少一个CDAC的输入端子103，在采样实例中，在CDAC101上有效地采样电压信号VIN(t)的值VIN(被大致隔离的电荷部分是表示VIN的采样值)。采样开关108和一个或多个输入开关109可以通过数字控制电路106控制。可以使用施加的逻辑信号CNV控制何时采样模拟电压信号VIN(t)和执行采样值VIN的A/D转换。

在获取期，可以通过对CDAC的输入端子103的可选择的子集施加模拟电压信号VIN(t)，实现模拟信号值VIN的采样的表示的可选的缩放(scaling)。这方面在美国专利8,130,133中予以描述，该美国专利8,130,133通过引用合并于此，用于描述这种现有技术的逐次逼近ACD的缩放、结构和操作。

可以对CDAC的输入端子赋予权重因子，以描绘输入端子处的电压变化对电荷部分影响的大小，该电荷部分可以在采样实例中被隔离在采样节点。当采样开关打开时，权重因子可以可替代地被视为从CDAC输入端子到CDAC输出的(缩放的)电压增益因子。例如，图1中的示例性的CDAC101可以具有四个输入端子103，它们的权重因子为(从左至右)w1＝0.5，w2＝0.25，w3＝0.125，w4＝0.125。在一个采样实例中，如果输入电压VIN＝1.25被施加到所有四个输入端子103，采样节点104上的电荷部分可以为(-Qsamp)＝C*VIN*(w1+w2+w3+w4)＝C*VIN。对于5V参考电压(第一参考电势VREF＝5V，第二参考电势GND＝0V)，Qsamp的相等的值对应于数字码‘0100’，其可替代地被4比特值b1＝0，b2＝1，b3＝0，b4＝0描述。相应的，对示例性CDAC101施加数字码‘0100’可以导致采样节点104恢复为预定电势，当VIN＝1.25V时的采样实例中，该预定电势被施加到该采样节点104。这个性质反应了：VIN/VREF＝(b1*w1+b2*w2+b3*w3+b4*w4)/(w1+w2+w3+w4)＝0.25。数字码可以称为对应于模拟信号值VIN(对于给定的CDAC和参考电压)，或者可替代的，称为该数字码是模拟信号值VIN的表示(基于参考电压和多个权重因子的数字表示)。

量化误差可以依赖与CDAC的分辨率。当采样节点104上的残余在分辨率对应的预定范围内时，数字码可以称为表示模拟信号值VIN。相应的，数字码可以对应于在一个范围内的任何信号值，不仅是特定的值，对于该特定的值，量化误差恰好为零。CDAC可以具有相对高的分辨率(如20比特)，因而数字码可以对应于在相对窄的范围内的任何信号值。

当CDAC以与本文描述的方式类似的方式工作时，当CDAC以一组权重因子为特征时，并且当对应于VIN的数字码已知时，可以为CDAC计算出表示VIN/VREF的数值。在多个数字码都大体上对应于单个模拟信号值VIN的意义上，该多个数字码可以是等效的。例如，相对于图1的示例性CDAC101，数字码‘0011’与数字码‘0100’等效；两个数字码都表示VIN/VREF＝0.25。名义上的，对于VIN＝1.25V的A/D转换操作来讲，控制电路102提供两个码中的哪个并不要紧。

几个数字码等效的CDAC可以为A/D转换操作提供冗余测量。冗余能够使控制电路从在逐次逼近ADC操作中发生的某些错误中恢复过来，而不必回到操作中发成这样的错误的步骤。例如，超限(over-ranging)技术例示使用冗余来促进ADC从一些错误中恢复过来。超限技术广为人知并且可以用于流水线ADC，SAR ADC以及许多其他类型的ACD中。美国专利申请公开US2011/0115661A1中描述了几种在A/D转换操作期间促进超限的CDAC结构，该专利申请通过引用合并于此，用以描述超限技术、描述几种CDAC结构和描述可以与本教导相结合使用的ACD电路。

本领域的技术人员能够分析CDAC的结构，确定它的权重因子，并设计一种方法来得出数值的合适的编码，该数值由对应于相对于CDAC的模拟信号值的数字码表示。合适的编码可以使用二进制权重数字码表示数值。许多其他合适的编码技术也是为本领域技术人员所知的。在美国专利申请公开US2011/0285567A1中描述了用于减小延迟参数的编码技术，该公开通过引用合并于此，用以描述编码技术和描述超限技术。同样，CDAC的许多结构在本领域中是公知的，包括使用电容性电压分割以实现非常小的权重因子的CDAC，还包括这样的CDAC，在该CDAC中，可以使用阻性(resistive)DAC电路结构以在与采样节点电容性联接的节点上提供缩放比例(scaled)的电压。相应的，电容性数模转换器(CDAC)应指任何具有这样采样节点的数模转换器结构(是或者不是纯电容性的)，在该采样节点处，电荷部分能够在采样实例中被大致隔离并且具有多个输入端子，该输入端子可以大致以权重因子为特征。相应的，在CDAC上能够采样模拟信号值，并且该CDAC可以大致以权重因子为特征，该权重因子被赋值到多个输入端子中的每个输入端子。这些性质描绘了总的一类电路，采样数模转换器，这类电路和采样数模转换器包括CDAC。

表示VIN/VREF的数值的准确度取决于用于该数值的计算的假定的权重因子多准确地表示了物理的CDAC结构的一组实际的权重因子，VIN/VREF从施加到CDAC的数字码得出。假定的权重因子与实际的权重因子的区别可以为称为“权重因子的失配”或者“权重因子失配”。权重因子的失配可以(例如)由CDAC中的电容器比例的失配诱发。如果假定的权重因子是在设计时确定的，那么在DCAC电路被制造之前，权重因子失配可以被制造重复性影响。CDAC的不完美的制造重复性可以大大的降低模数转换器系统的整体准确度。较低程度的权重因子失配(并因而更好的整体准确度)可以通过在CDAC已被制造后，估计(测量)CDAC的实际的权重因子来实现。美国专利7,705,765描述了CDAC的权重因子如何被测量，及表示测量的权重因子的数字码可以如何被存储和与来自A/D转换操作的数字码结合，以得出表示模拟信号值的编码的数值。美国专利7,705,765通过引用合并于此，用于描述如何测量、存储和施加表示模数转换器系统中使用的CDAC的权重因子的码，用于描述超限技术，以及用于描述几种CDAC结构及基于逐次逼近的ADC系统的实现和操作。

美国专利7,705,765中描述的电路和方法可以帮助实现非常好的DCAC权重因子的估计，并且包含准确的估计的(假定的)权重因子的高准确性的ADC系统得以实现。然而，高的整体准确程度仅仅只要实际的权重因子在估计过程后大体不变就能够保证。对于权重因子不被频繁测量的ADC，环境的改变(例如温度变化)和其他效应可以导致一定程度的权重因子失配，权重因子失配可以使ADC的整体准确度下降。中断模数转换器系统的操作来足够频繁地测量权重因子以保证长期准确的操作是不实际的或者不希望的。

需要的是一种模数转换器系统，该系统具有对CDAC的权重因子的失配减小的敏感性，从而能够有效实现和在不中断的情况下操作高准确的模数转换器。

发明内容

根据本教导的一个实施例，一种模数转换器系统包括：采样数模转换器，配置为采样模拟信号值和模拟高频脉冲(dither)值的结合；及控制电路，包括失配整形编码器，所述控制电路配置为在模数转换操作期间向所述采样数模转换器顺序施加多个数字码，以得出数字码。

根据另一个实施例，一种模数转换器系统包括：采样数模转换器，配置为采样第一模拟值，所述第一模拟值包括模拟信号值部分和模拟高频脉冲值部分；高频脉冲发生器电路，配置为在采样实例中对所述采样数模转换器施加数字高频脉冲码；以及控制电路，配置为得到表示第一模拟值的第一数字码，所述控制电路还配置为将所述第一数字码和所述数字高频脉冲码结合，以得出所述模拟信号值的编码数值表示。所述高频脉冲发生器电路配置为对在在前的模数转换操作期间得出的、用于表示模拟值的数字码响应。

根据模数转换器(ADC)的另一实施例，所述ADC包括：电容性数模转换器，配置为采样模拟信号值和模拟高频脉冲值的结合；及控制电路，包括扰频器电路，该扰频器电路用于扰乱比特值；所述控制电路在转换操作期间对所述电容性数模转换器顺序施加多个数字码，以得出所述模拟信号值的编码的数值表示。

又根据另一个实施例，一种模数转换器系统包括：采样数模转换器，配置为采样模拟值并提供所述采样的模拟值相对于数字码的残余的表示；多个寄存器，配置为存储表示所述采样数模转换器的权重因子的码，所述权重因子被测量用以解释在制造工艺中的变化；及控制电路，包括失配整形编码器。所述控制电路配置为在模数转换操作期间，得出第一数字码并对所述采样数模转换器施加所述第一数字码。还包括的是数字电路，配置为将所述第一数字码的比特值与存储在所述多个寄存器中的码结合，以得出数字输出码。

根据另一个实施例，一种在采样阶段和转换阶段工作的模数转换器，包括：采样数模转换器，具有第一多个输入端子和第二多个输入端子；及控制电路，包括失配整形编码器。在所述采样阶段，所述控制电路配置为将模拟输入信号联接到所述第一多个输入端子中的至少一个端子，并对所述第二多个输入端子施加数字高频脉冲码。在所述转换阶段，所述控制电路配置为对所述采样数模转换器顺序施加多个数字码，以在采样实例中得到所述模拟输入信号的编码的数值表示。

根据另一个实施例，一种电容性数模转换器，配置为采样第一模拟值，所述第一模拟值包括模拟信号值部分和模拟高频脉冲值部分。高频脉冲发生器电路在获取期对所述电容性数模转换器施加数字高频脉冲码。控制电路将所述第一数字码和所述数字高频脉冲码结合，以得出所述模拟信号值的编码的数值表示。所述高频脉冲发生器电路对在在前的模数转换操作期间得出的、用于表示模拟值的在前的数字码响应。

根据本公开的一个实施例，一种使用具有多个输入端子的采样数模转换器得出模拟信号值的编码的数字表示的方法，包括：当对所述多个输入端子中的至少一个输入端子施加第一数字高频脉冲码时，将第一电荷部分隔离在所述采样数模转换器的采样节点上；对所述采样数模转换器施加第一数字码，对于所述采样数模转换器，所述采样节点的电势在预定范围内；响应于所述第一数字码而生成第二数字高频脉冲码；及将所述第一数字高频脉冲码与所述第一数字码结合以得出所述模拟信号值的编码的数值表示。

附图说明

根据例示的实施方式，进一步描述本文声称和/或说明的本教导。参照附图详细描述这些例示的实施例方式。这些实施方式是非限定性的例示实施方式，其中在附图的各视图中，相同的附图标记表示相同的结构，其中：

图1(现有技术)示出了逐次逼近模数转换器(ADC)100；

图2示出了本教导的第一优选实施例ADC200；

图3示出了并入ADC200(图2)中的数字控制电路206；

图4a示出了并入数字控制电路206(图3)中的扰频(scrambler)电路206-6；

图4b示出了由扰频器电路206-6(图4a)对扰频码提供的变换(pertuation)(可描述为序列)真值表；

图5示出了在ADC200(图2)中确定了比特值b1、b2、b3、b4后，采样采样值和残余(residue)之间的标称锯齿关系；

图6示出了本教导的第二优选实施例ADC300；

图7示出了并入ADC300(图6)中的数字控制电路306；

图8a示出了并入数字控制电路306(图7)中的失配整形高频脉冲发生器306-4；

图8b示出了并入失配整形高频脉冲发生器306-4(图8a)中的失配整形高频脉冲发生器306-41；

图9示出了可并入失配整形高频脉冲发生器306-4(图8a)中的失配整形高频脉冲发生器306-40的框图；

图10a示出了现有技术的逐次逼近SAR ADC的性能；

图10b示出了本教导实施例的具有增强的分辨率的CDAC的ADC200的性能；

图10c示出了本教导实施例的具有增强的分辨率的CDAC的ADC300的性能；

图11a示出了本教导的ADC400的第三优选实施例；

图11b示出了用于ADC400(图11a)的信号流模型。

图12a示出了本教导的ADC500的第四优选实施例；

图12b示出了用于ADC500(图12a)的时序图；

图12c示出了用于ADC500(图12a)的信号流模型。

具体实施方式

图2示出了根据本教导的第一优选实施例模数转换器(analog-to-digital converter，ADC)200。ADC200的结构相对于图1的现有技术ADC100具有几处类似。首先将参考ADC100的结构描述ADC200的结构。随后将描述ADC100和ADC200之间的几处重要不同点。

ADC200包括CDAC201和控制电路202(与ADC100的CDAC101和控制电路102相比)。CDAC201包括第一多个电容器201-1和第二多个电容器201-2，第一多个电容器201-1和第二多个电容器201-2通过采样节点204连接，当在采样实例下断开采样开关208时，在采样节点204上大致隔离电荷部分(与ADC100的采样节点104和采样开关108对比)。第一多个电容器201-1经由第一多个输入端子203-1联接到控制电路202上。第二多个电容器201-2经由第二多个输入端子203-2联接到控制电路202上(与ADC100的输入端子103和控制电路102相比)。比较器电路205配置为指示采样节点204的电势的极性。数字控制电路206配置为接收极性指示及经由CDAC输入端子203-1、203-2提供施加到CDAC201上的一系列数字码(与ADC100的比较器电路105、数字控制电路106和输入端子103对比)。由充分控制的、参考电压电路207提供的参考电压电势(VH＝VREF表示逻辑“1”，VL＝GND＝0V表示逻辑“0”)物理表示施加到CDAC201上的数字码(与ADC100的CDAC101及参考电压电路107对比)。数字控制电路206配置为驱动开关以将输入端子203-1、203-2联接到输入电压信号VIN(t)或者由参考电压电路207提供的参考电压电势上。ADC200中的一组开关210等效于ADC100中的一组开关110。图2中的开关210通过图解表示进行表示，该图解表示比图1中的开关110的图形展示更简洁。在图2中使用更加简洁的开关210的表示，以更好的描述本教导的重要方面(细节)。本领域技术人员将能理解的是，图2中的一组可选的连接209描述了与图1中的输入开关109等效的结构和功能。

施加的逻辑信号CNV中的改变开启A/D转换操作，该转换操作从对CDAC201上的模拟信号值VIN和模拟高频脉冲值的组合的采样开始。数字控制电路206配置为响应于CNV及配置为在采样实例下打开采样开关208以大体隔离采样节点204上的电荷部分。节点204上大体隔离的电荷部分为表示采样实例中施加到输入端子203-1、203-2的多个电压电势的结合的采样值。数字控制电路206配置为控制开关以在采样实例之前的获取期间将输入电压信号VIN(t)联接到第一多个输入端子203-1中的输入端子T1、T2、T3和T4上。数字控制电路206进一步配置为控制开关以在获取期间施加大致随机的数字码到第二多个输入端子203-2中的输入端子T5、T6、T7、T8、T9和T10。

伪随机数字数(PRN)发生器包含在数字控制电路206中并配置为产生多个大致随机的投掷硬币的比特值的序列。常见的线性反馈移位寄存器(LFSR)和/或单元自控移位寄存器(CASR)电路可用于产生足够随机的比特值的序列(长周期LFSR/CASR序列的特征为“大致随机”或“足够随机”)。数字控制电路206配置为在获取期间经由开关控制信号(S5H，S5L，S6H，S6L，S7H，S7L，S8H，S8L，S9H，S9L，S10H，S10L)施加大致随机的6-比特编码DX到CDAC输入端子203-2。可通过6比特值x5，x6，x7，x8，x9，x10描述DX，每个比特值具有关系到相应的CDAC输入端子指数的指数。例如，如果DX＝‘001011’(x5＝0，x6＝0，x7＝1，x8＝0，x9＝1，x10＝1)开关配置为将参考电压电势VH联接到输入端子T7，T9，和T10，及将参考电压电势VL联接到输入端子T5，T6，T8。CDAC201可以以权重因子为特征，所述权重因子描绘了多个大致随机的码DX是如何相应于采样实例下在CDAC201上的大致随机的模拟“高频脉冲”值V_高频脉冲(DX)的特征。

在CDAC201上采样的电荷部分(在采样实例下大致隔离在采样节点204上)是表示经由端子203-1施加到CDAC201上的模拟信号值VIN和经由端子203-2施加到CDAC201上的大致随机的模拟高频脉冲值V_高 _频脉冲(DX)的结合的采样值。相应的，CDAC201配置为对模拟信号值和模拟高频脉冲值的结合进行采样。

CDAC201可以以多个标称权重因子w(T1)＝1/4，w(T2)＝1/4，w(T3)＝1/4，w(T4)＝1/4，w(T5)＝1/8，w(T6)＝1/16，w(T7)＝1/32，w(T8)＝1/64，w(T9)＝1/128，w(T10)＝1/256为特征。为了方便，权重因子可通过任何因子改变大小(scaled)。可以非常方便的改变权重因子的大小使得所选的权重因子组的和是统一的。选择大小的改变使得w(T1)+w(T2)+w(T3)+w(T4)＝1。

控制电路202配置为施加数字码的序列到CDAC201上以得出相应于采样实例下在CDAC201上采样的相结合的信号和高频脉冲值的10比特数字编码DY。数字编码DY可以10比特值y1，y2，y3，...，y10为特征，每个比特值具有关系到相应的CDAC输入端子指数的指数。控制电路202配置为计算作为比特值的权重和和比特值差值的DOUT。DOUT＝y1*w(T1)+y2*w(T2)+y3*w(T3)+y4*w(T4)+(y5-x5)*w(T5)+(y6-x6)*w(T6)+(y7-x7)*w(T7)+(y8-x8)*w(T8)+(y9-x9)*w(T9)+(y10-x10)*w(T10)。例如，对于DX＝’100011’和DY＝’1011_011010’，控制电路202配置为计算DOUT＝(1+0+1+1)/4+(0-1)/8+(1-0)/16+(1-0)/32+(0-0)/64+(1-1)/128+(0-1)/256＝183/256。

CDAC201是冗余的并且权重因子w(T1)，w(T2)，w(T3)，w(T4)是标称相同的。用于任何码DY的比特值y1，y2，y3，y4的变换并不改变DOUT的标称值。相应的，比特值y1，y2，y3，y4的顺序并不影响DOUT或者ADC200的标称操作。例如DY编码‘1100_000000’，‘0110_000000’‘0011_000000’，‘1010_000000’是标称等效的并且对于DX＝’000000’表示DOUT＝0.5。

数字控制电路206配置为使用逐次逼近搜索算法以得出表示CDAC201上的采样值的码DY。在数个不同序列的一个中确定比特值y1，y2，y3，y4以得出数个标称等效码中的一个。将使用第一序列S0＝[y1，y2，y3，y4]描述操作。在第一步中(序列S0)，第一数字码’1000_000000’施加到CDAC201上并且根据由比较器电路205指示的极性设定比特值y1。例如，如果指示采样节点为负极性，则y1设定为1；否则y1设定为0。在第二步中，施加第二数字码’y1_100_000000’并且根据比较器电路205指示的极性设定比特值y2。在第三步中，施加第三数字码’y1_y2_10_000000’并且根据比较器电路205指示的极性设定比特值y3。以这种方式逐次逼近A/D转换过程继续进行10步以确定10比特值，导致编码DY＝‘y1_y2_y3_y4_y5_y6_y7_y8_y9_y10’表示CDAC201上采样的模拟值。

在大致随机的基础上通过PRN发生器提供的比特值选择比特值y1，y2，y3，y4的序列。由数字控制电路206的硬件实现方式支持多个预定序列。在N-阶不同序列中布置N个条目，并且因此多达4！＝24个不同的序列可考虑用于采用逐次逼近算法识别y1，y2，y3，y4。可有利地选择较少数量的序列以被数字控制电路支持。数字控制电路206支持4个不同的序列：S0＝[y1，y2，y3，y4]；S1＝[y2，y3，y4，y1]；S2＝[y3，y4，y1，y2]；S3＝[y4，y1，y2，y3]。对每个新的A/D转换操作，可在大致随机的基础上选择4个不同序列中的一个以用于A/D转换操作。例如，假定通过PRN发生器的状态选择序列S2。在用于序列S2的转换操作的第一步中，数字控制电路206配置为施加第一数字码‘0010_000000’到CDAC201上并根据比较器电路205指示的极性设定比特值y3。在用于序列S2的转换操作的第二步中，数字控制电路206配置为施加第二数字码‘00_y3_1_000000’到CDAC201上并根据比较器电路205指示的极性设定比特值y4。在用于序列S2的转换操作的第三步中，数字控制电路206配置为施加第三数字码‘10_y3_y4_000000’到CDAC201上并根据比较器电路205指示的极性设定比特值y1。在用于序列S2的转换操作的第四步中，数字控制电路206配置为施加第四数字码‘y1_1_y3_y4_000000’到CDAC201上并根据比较器电路205指示的极性设定比特值y2。逐次逼近A/D转换操作继续进行额外的6步，以确定序列中的比特值y5，y6，y7，y8，y9，y10。

图3示出了数字控制电路206的结构。在获取期间，用于逐次逼近206-1的数字状态机配置为控制第一多个开关驱动器206-2(未明确示出控制信号)以提供控制开关的开关控制信号SAMP，S1H，S1L，S2H，S2L，S3H，S3L，S4H，S4L，包括采样开关208和输入开关209，以在第一多个电容器201-1(参见图2)两端施加模拟电压信号VIN(t)。数字状态机206-1进一步配置为控制多个数字多路复用器电路206-3(未明确示出控制信号)，使得多个由PRN发生器206-4提供的大致随机比特值x5，x6，x7，x8，x9，x10联接到第二多个开关驱动206-5上，第二多个开关驱动206-5提供联接开关控制信号S5H，S5L，S6H，S6L，S7H，S7L，S8H，S8L，S9H，S9L，S10H，S10L，以控制开关，该开关连接到CDAC201的第二多个输入端子203-2(参见图2)。数字状态机206-1配置为响应于施加的逻辑信号CNV，逻辑信号CNV可转变为标记采样实例并开启A/D转换操作。响应于CNV的变化，数字状态机206-1控制开关驱动206-2以断开采样开关208和输入开关209以隔离采样节点204上的电荷部分(参见图2)。然后控制开关驱动206-2，206-5以提供开关控制信号从而施加由多个比特值m1，m2，m3，m4，m5，m6，m7，m8，m9，m10组成的数字码M到CDAC201上。数字多路复用器电路206-3配置为将比特值m5，m6，m7，m8，m9，m10设定为等于由数字状态机206-1提供的多个比特值b5，b6，b7，b8，b9，b10。扰频器电路206-6配置为从PRN发生器206-4接收扰频码SC，并配置为提供比特值m1，m2，m3，m4为由数字状态机206-1提供的多个比特值b1，b2，b3，b4的变换。扰频码SC选择m1，m2，m3，m4作为相应于y1，y2，y3，y4的预定序列的b1，b2，b3，b4的预定变换。例如，可通过配置扰频电路206-6选择序列S2＝[y3，y4，y1，y2]，使得m3＝b1；m4＝b2；m1＝b3；m2＝b4。数字状态机206-1配置为在响应于CNV的改变的采样值之后，实现逐次逼近寄存器搜索算法(在第一步中测试b1＝1；在第二步中测试b2＝1；诸如此类)。

考虑设定扰频码SC以选择序列S2的转换操作。在第一步中，m3＝b1＝1并且第一码M＝‘0010_000000’施加于CDAC201。当根据比较器电路205指示的极性设定y3＝m3＝b1时，第一步完成。在第二步中，m4＝b2＝1并且第二码M＝‘00_y3_1_000000’施加于CDAC201。当根据比较器电路205指示的极性设定y4＝m4＝b2时，第二步完成。对于序列b3，b4，b5，b6，b7，b8，b9，b10中的每个剩余的比特，数字状态机206-1继续该逐次逼近算法。当确定完每个比特值b1-b10，将比特值y1＝m1，y2＝m2，y3＝m3，...，y10＝m10(全体的DY＝M)与前面描述的比特值x5，x6，x7，x8，x9，x10(全体的DX)相结合。数字电路206-7包括用以在转换结束时获取数字码DX和DY的锁存器。数字电路206-7进一步包括用于计算DOUT＝y1*w(T1)+y2*w(T2)+y3*w(T3)+y4*w(T4)+(y5-x5)*w(T5)+(y6-x6)*w(T6)+(y7-x7)*w(T7)+(y8-x8)*w(T8)+(y9-x9)*w(T9)+(y10-x10)*w(T10)的组合电路。数组电路206-7可配置为用于存储CDAC201的权重因子的数字码的存储电路(例如寄存器)，权重因子可在制造ADC200之后被估计出，以说明制造过程中的变化。然后数字状态机206-1控制PRN发生器206-4以更新/重建用于下一获取期间和A/D转换操作的扰频码SC和DX的比特值。

图4a更加详细地示出了扰频器电路206-6。扰频码SC包括第一比特值sc1和第二比特值sc2。多个比特值t1，t2，t3，t4是比特值b1，b2，b3，b4的第一变换(由sc2控制)。第一数字多路复用器电路206-60配置为对sc2＝0设置t1＝b1，t2＝b2，t3＝b3，t4＝b4，对sc2＝1设置t2＝b1，t3＝b2，t4＝b3，t1＝b4。第二数字多路复用器电路206-61配置为根据sc1设置比特值m1，m2，m3，m4为比特值t1，t2，t3，t4。具体的，数字多路复用器电路206-61配置为使得对于sc1＝0，m1＝t1，m2＝t2，m3＝t3，m4＝t4，对于sc1＝1，m3＝t1，m4＝t2，m1＝t3，m2＝t4。图4b示出了对于所有扰频码比特值b1，b2，b3，b4到比特值m1，m2，m3，m4的映射。可以认识到，sc2控制编码‘b1_b2_b3_b4’的1个位置旋转，sc1控制编码‘t1_t2_t3_t4’的2个位置旋转。相应的，可以认识到SC＝‘sc1_sc2’的数值N控制码‘b1_b2_b3_b4’的N-位置旋转。大致旋转输入编码以得出变换输出码的扰频器电路可称为“旋转扰频”。

扰频器电路206-6实现现有技术中以“动态单元(element)匹配”为人所知的功能，L·理查德·卡利(L.Richard Carley)在固态电路的IEEE期刊的1989年四月的24卷中(IEEE Journal of Solid-State Circuits，Volume24，April1989)中描述了“动态单元匹配”。动态单元匹配的一个方面是权重因子w(T1)，w(T2)，w(T3)，w(T4)的失配(可被称为失配诱发误差)导致的误差被扰频并可被充分地随机化以大致呈现噪声似的特点。大致随机的扰频码SC的序列的统计特征和扰频器电路206-6的配置可这样选择，使得比特值b1很可能大致等同于被联接到端子T1，T2，T3，T4的任何一个上。相应的，序列b1(n)的表示(该表示纳入采样节点204上残余的序列中)的有效权重因子可大致为w(T1)，w(T2)，w(T3)和w(T4)的平均值。类似的性质可描述b1(n)，b2(n)，b3(n)和b4(n)的特征，每个b1(n)，b2(n)，b3(n)和b4(n)可大致由相同有效的权重因子的平均值表示。

恒定的模拟输入信号VIN(t)的数值表示的序列可包括由权重因子w(T1)，w(T2)，w(T3)，w(T4)的失配导致的失配诱发误差ERR(n)的序列。对于常规的SARADC100(图1)，失配诱发误差可以是恒定的ERR(1)＝ERR(2)＝ERR(3)＝...，并且几个值DOUT(n)的平均值大体可能不能提高数字表示的精确度。对于ADC200(图2和图3)，扰频器电路206-6配置为诱发失配诱发误差的序列，以使其各不相同，并且几个值DOUT(n)的平均值可以是具有提高的精确度的VIN的数字表示。

失配诱发误差ERR(n)序列可以是大致随机性质的，并可由通常用于描述随机信号例如噪声的参数描述。动态单元匹配的一个目的可以是减少诱发模拟信号VIN(t)和来自对模拟信号VIN(t)进行A/D转换的失配诱发误差ERR(n)的序列的关联。L·理查德·卡利在1989年描述了失配诱发误差序列可以(大致上)是具有0平均值并具有依据权重因子的失配程度的方差的白噪声序列。相应的，可通过施加到数字码的序列DOUT(n)的平均化运算获得提高的精确度，即使序列DOUT(n)是对来自可能不恒定的输入信号的转换。平均化运算(包括非均匀的权重的平均化运算)可实现为数字滤波器处理DOUT(n)。精确度改善的程度依赖于数字滤波器配置为限制噪声带宽的程度。用于减少噪声带宽的数字滤波器可以为施加脉冲响应加权系数到DOUT(n)的有限脉冲响应(FIR)类型的数字滤波器或者无线秒冲响应(IIR)类型的数字滤波器。还可使用多速率的数字滤波技术。

如果权重因子失配减少至低水平(如美国专利7705765所描述的那样估计和应用权重因子)，失配诱发噪声使得误差序列的方差可小于描述ADC电路的特征的热(或其他的)噪声过程的方差。相应的，可以选择用以提高精确度的平均化运算。本教导的实施例可配置为将失配诱发误差序列扰频以诱发这些误差的白噪声似的性质，总体精确度可大致由另一白噪声似的过程确定(例如热噪声)。

L·理查德·卡利在1989年描述的动态单元匹配技术和电路从那时起被概括为为以“失配整形编码器”为人所知的一类动态单元匹配技术和电路。扰频器电路206-6(图3，4a和4b)和L·理查德·卡利描述的电路可归类为0阶失配整形编码器，它标称地将失配诱发误差随机化为大致白噪声似的误差信号。第一、第二和更高阶的失配整形编码标称地将失配诱发误差随机化为具有大致非均匀频谱功率密度(例如在信号带中的具有相对低的频谱功率密度)的噪声似的误差信号。通过引用方式并入本发明的用以描述失配整形编码器的美国专利6,348,884描述了配置为将失配诱发误差随机化为噪声似的误差信号的第一阶的失配整形编码器，噪声似的误差信号在低的频率下具有相对低的频谱功率密度。可用另一用于任一阶的失配整形编码器的扰频器电路代替扰频器电路206-6(图3)。失配整形编码器可配置为将失配诱发误差随机化为噪声似的信号，该噪声似的信号在处理数字编码的序列DOUT(n)的数字滤波器的通带(信号带)内的频率范围内具有相对低的频谱功率密度。通带可包括基宽范围的频率(例如0Hz到100kHz)或者可以是带通范围的频率(例如100kHz到200kHz)。

扰频器电路206-6配置为大致随机化由用于端子T1，T2，T3，T4的权重因子的失配而导致的失配诱发误差。有效平均值权重因子可描述联接到扰频器电路的多个端子的特征。

相对于描述第一多个输入端子203-1的特征的有效均值的权重因子，第二多个输入端子203-2(T5，T6，T7，T8，T9，T10)的权重因子的失配也可导致失配诱发误差。通过在获取期间将大致随机的比特值x5，x6，x7，x8，x9，x10施加到输入端子203-2上，在CDAC201上采样模拟高频脉冲值的一个目的可以是减少模拟信号VIN(t)与比特值的序列y5(n)，y6(n)，y7(n)，y8(n)，y9(n)，y10(n)的关联。例如，如果比特值差异序列y5(n)-x5(n)是白噪声似的序列，那么w(T5)*(y5(n)-x5(n))可以是用于任何固定的权重因子w(T5)的白噪声似的序列，所述任何固定的权重因子包括失配权重因子。相应的，来自用于输入端子203-2的权重因子的失配诱发误差可以由限制噪声带宽的平均化运算抑制。

图5示出了在ADC200中的数字状态机206-1(图2和图3)确定比特值b1，b2，b3和b4之后，CDAC201(横轴)上的采样值的残余值(纵轴)的标称功能关系220。采样值可表示为(w(T1)+w(T2)+w(T3)+w(T4))*VIN+(w(T5)*x5+w(T6)*x6+w(T7)*x7+w(T8)*x8+w(T9)*x9+w(T10)*x10)*VREF或者更简洁的(对于权重因子的选定大小(scaling))VIN+V_高频脉冲(DX)。VIN是与模拟高频脉冲值V_高频脉冲(DX)相结合的、在CDAC201的采样节点204上采样的VIN(t)的值。VIN可以是从0V至VREF全部大小范围中的任意值。在图5的横轴上标注了VIN的例示值。如果数字高频脉冲编码DX的每个比特值x5，x6，x7，x8，x9，x10是大致随机的硬币投掷序列，那么模拟高频脉冲值V_高频脉冲(DX)＝(w(T5)*x5+w(T6)*x6+w(T7)*x7+w(T8)*x8+w(T9)*x9+w(T10)*x10)*VREF可以是大致随机的量，该大致随机的量可大致在与图5中锯齿特征220的齿间距221(VREF/4)的宽度近似的范围内均匀分布。相应的，在节点204上采样的VIN和模拟高频脉冲值的结合可大致均匀的分布在横轴上标注的范围222内。在逼近方法中，相应于在范围222均匀分布的随机变量的残余值可以是在范围223分布的随机变量。通过锯齿特征220的显著部分(通过相对较宽的线宽)将范围222映射到范围223。残余值的范围223及残余随机性能可大致独立于从0V至VREF范围内的VIN的值。在A/D转换操作结束时，比特值y5，y6，y7，y8，y9，y10可表示残余值，并且每个比特值可来自大致随机的硬币投掷序列。相应的，模拟高频脉冲值V_高频脉冲(DX)的随机性质可大致随机化及诱发比特值y5，y6，y7，y8，y9，y10的随机性能。可由伪随机数发生器206-4提供伪随机变量DX以提供与VIN相结合的、在CDAC201上采样的、大致均匀分布的伪随机模拟高频脉冲值V_高频脉冲(DX)，从而诱发(在逼近方法中)需要的比特值y5，y6，y7，y8，y9，y10的伪随机性能。相应的，比特值差序列y5(n)-x5(n)，y6(n)-x6(n)，...，y10(n)-x10(n)可大致描述为随机变量并可(在逼近方法中)为白噪声序列。

可通过多种方式选择V_高频振动(DX)的性能以诱发多种需要的用于失配诱发误差的统计特征。例如V_高频振动(DX)可均匀分布在与锯齿特征220的一个或多个齿宽近似的范围内，或者V_高频振动(DX)可三角地分布在两个齿宽的范围内。V_高频脉冲(DX)可以，但必要地，为不相关的(白噪声)随机序列。然后将描述V_高频脉冲(DX)的发生及施加从而随机化和整形失配诱发误差(的频谱功率密度)的实施例。

图6示出了本教导ADC300的第二实施例。ADC300的一个方面是，由权重因子w(T1)，w(T2)，...，w(T10)导致的失配诱发误差序列可被诱发为大致随机的、具有大致非均匀频谱功率密度的噪声似的误差信号。失配诱发误差序列的总功率可与权重因子的失配度相关。非均匀的频谱功率密度可提供：失配诱发误差信号的总功率的相对小的部分可存在于ADC300的信号带内。数字滤波器(未示出)可配置为抑制信号带外的DOUT(n)的谱能。因此数字滤波器可通过限制噪声宽带提供提高的精确度。ADC300可配置为基于在设计时间(在制造ADC300之前)时确定的假定的权重因子计算DOUT(n)。噪声似的失配诱发误差信号具有大致可通过限制噪声宽带而抑制到热噪声水平之下的总功率。在另一实施例中，在制造ADC300后估计和存储权重因子，从而减少失配诱发误差信号的总功率。相应的，失配诱发误差信号的频谱功率密度可仅在信号带中低于热噪声的频谱功率密度，或者它可以在频率的奈奎斯特(Nyquist)范围内的全部频率下低于热噪声。在这两种情况下使用ADC300都是有利的。

图6中的ADC300与图2中的ADC200大致相同，除了数字控制电路206由另一数字控制电路306代替。图7中示出的数字控制电路306与图3中示出的数字控制电路206大致相同，除了206中的伪随机数发生器206-4由306中的失配整形高频脉冲发生器306-4代替。与PRN发生器206-4类似的，失配整形高频脉冲发生器306-4配置为提供联接到扰频器电路206-6和数字多路复用器电路206-3的扰频码SC和数字高频脉冲编码DX的序列。图2中ADC200的和图6中的ADC300的不同之处与施加于DX(比特值x5，x6，x7，x8，x9，x10)和SC(比特值sc1，sc2)上的性质相关，从而在失配诱发误差上诱发需要的近似统计性能。

失配整形高频脉冲发生器306-4配置为接收数字状态机206-1在A/D转换操作结束时提供的比特值b1，b2，...，b10。比特值b1，b2，b3，b4可为为温度计式的编码‘b1_b2_b3_b4’(编码‘0000’，‘1000’，‘1100’，‘1110’，‘1111’中的任一个)。可根据扰频码SC旋转温度计式的编码‘b1_b2_b3_b4’，使得扰频器电路206-6实现美国专利5,221,926or6,348,884描述的第一阶的失配整形操作。可考虑其他任何失配整形编码器电路来代替扰频器电路206-6。一些失配整形编码器可内部地发生扰频码(也就是，扰频码可配置为包括306-4的一部分，并且一些失配整形编码器可配置为接收采用二进制权重编码的输入信号(例如美国专利5,684,482))。这样的失配整形编码器的理论、实现方式及操作为本领域技术人员所熟知，无需进一步详细描述。

失配整形高频脉冲发生器306-4配置为提供数字高频脉冲编码DX，使得由输入端子203-2的权重因子失配导致的误差可被诱发为大致的随机误差序列，该随机误差序列以所选的信号带中相对低的频谱功率密度为特征。

数字电路206-7配置为计算编码的数值DOUT＝y1*w(T1)+y2*w(T2)+y3*w(T3)+y4*w(T4)+(y5-x5)*w(T5)+(y6-x6)*w(T6)+(y7-x7)*w(T7)+(y8-x8)*w(T8)+(y9-x9)*w(T9)+(y10-x10)*w(T10)。失配诱发误差序列的频谱分量可包括比特值差序列：y5(n)-x5(n)，y6(n)-x6(n)，...，y10(n)-x10(n)。失配整形高频脉冲发生器306-4配置为诱发每个比特值差序列需要的谱性能。可在采样实例之前选择比特值差序列的下一个值的极性。具体的，比特值(例如x5)可选择为逻辑1从而诱发比特值差序列(例如y5-x5)中的非正极性，并且可选择为逻辑0从而诱发比特值差序列中的非负极性。例如，如果失配整形高频脉冲发生器306-4设置x5＝0，那么y5-x5＝y5-0将依赖于A/D转换操作期间如何设定b5＝y5，而是0或1(也就是非负的)。如果失配整形高频脉冲发生器306-4设置x5＝1，y5-x5＝y5-1的结果值将是(-1)或0(也就是非正的)。

图8a更详细地示出了失配整形高频脉冲发生器306-4。失配整形高频脉冲发生器306-41(图8b)的6个实例可配置为从比特值x5，x6，x7，x8，x9，x10发生比特值x5，x6，x7，x8，x9，x10，并发生由伪随机数发生器(未示出)提供的大致随机的比特值PRN5，PRN6，PRN7，PRN8，PRN9，PRN10。失配整形扰频码发生器306-42配置为求和(integrate)二进制权重值B(n)＝b1(n)+b2(n)+b3(n)+b4(n)modulo-4。失配整形扰频码发生器306-42可配置为将B(n)多路复用为两个积分(integration)模4(integration-modulo-4)电路，从而抑制电势的空闲音(参见美国专利6,348,884)。失配整形扰频码发生器306-42可配置为将扰频码SC(比特值sc1和sc2)提供至图4a，图4b，和图7示出的扰频器电路。

图8b更详细地示出了失配整形高频脉冲发生器306-41。失配整形高频脉冲发生器306-41配置为生成来自b_i(例如，对于i＝5是b5)和随机比特值PRN_i(例如，对于i＝5是PRN5)的比特值x_i(例如，对于i＝5是x5)。当“更新”(参见图7和8a)转变为指示A/D转换操作完成及指示固定比特值b_i(例如，对于i＝5，b5＝y5)提供为至失配整形高频脉冲发生器306-41的输入时，x_i的下一比特值由触发器(flip-flop，FF)电路306-44提供。二进制信号“BLANCE”控制数字多路复用器电路306-43使得当BALANCE＝0时，FF306-44的输入信号为b_i，当BALANCE＝1时，FF306-44的输入信号为PRN_i。第二FF306-45还可由“UPDATE(更新)”计时。FF306-45配置为当比特值x_i和b_i相同时保持存储在FF306-45中的逻辑状态，并配置为当比特值x_i和b_i不相同时切换(toggle)逻辑状态。

考虑在“UPDATE(更新)”事件中BALANCE＝1的失配整形高频脉冲发生器306-41的初始状态。多路复用器306-43的输入PRN_i被联接到FF306-44上，导致随机值PRN_i存储到FF306-44内并应用为下一比特值x_i。逻辑1(BALANCE＝1)存储在FF306-45中。如果A/D转换操作设置b_i＝x_i，那么BALANCE＝1，并且在下一“更新”事件中，重复所描述的方案，此时，下一随机值PRN_i存储在FF306-44用于下一A/D转换操作。在某一时刻，A/D转换操作可提供与x_i不同的比特值b_i，在该情况中，“更新”事件导致BALANCE＝0存储在FF306-45中，并且比特值b_i存储在FF306-44中并提供为x_i。触发器电路306-44和306-45配置为在“更新”事件发生之前保持它们的逻辑状态，“更新”事件的比特值b_i和x_i再次不同(导致在“更新”事件的初始状态下，BALANCE＝1)。

相应的，失配整形高频脉冲发生器306-41可具有两个操作模式。在第一操作模式(BALANCE＝0)中，数字高频脉冲编码DX的比特值x_i设定为等于在在前的的A/D转换操作中得出的数字编码DY的比特值。在第二操作模式(BALANCE＝1)中，在大致随机的基础上设定比特值x_i。失配整形高频脉冲发生器306-41配置为当x_i和b_i不同时在第一和第二操作模式之间切换。

失配整形高频脉冲发生器306-41配置为确保比特值差序列b_i(n)-x_i(n)的累计和(running sum)(积分(integral))总是在负1至正1的范围内，并且失配整形高频脉冲发生器306-41可因此以控制比特值差序列b_i(n)-x_i(n)(在0Hz)的频频谱分量的电路为特征。失配整形高频脉冲发生器306-41配置为当b_i(n)-x_i(n)的累计和为0时(用BALANCE＝1描述特征的预定条件)提供大致随机的比特值，或者配置为将x_i提供为延迟的b_i(用BALANCE＝0描述特征的另一预定条件)。相应的，失配整形高频脉冲发生器306-41提供的比特值差序列可大致随机化并在所选的信号带中具有相对低的频谱功率密度。

在另一简化实施例中，失配整形高频脉冲发生器306-41可代替为单个的触发器，所述触发器通过延迟之前的b_i的值提供x_i。换言之，另一失配整形高频脉冲发生器可等效于仅在第一操作模式(BALANCE＝0)下工作的失配整形高频脉冲发生器306-41。比特值差序列可表示为b_i(n)-x_i(n)＝b_i(n)-b_i(n-1)，因此可通过差分运算抑制信号带中的频谱分量。对于一些应用，失配整形高频脉冲发生器306-41可提供对比特值差序列的更有效的随机化。

图9示出了失配整形高频脉冲发生器306-40的框图。框图反应了失配整形高频脉冲发生器306-40可明确地设计为闭环控制系统。对于一组设计参数，失配整形高频脉冲发生器306-41可模块化为306-40，因此，电路大致是等效的。输入信号可以是单个的比特值信号(例如图8b中的b_i)或者包括多个比特值的编码数值(例如b(n)可以是每个包括3个比特值‘b5_b6_b7’的码的序列)。同样，数字高频脉冲序列x(n)可以是单个比特值的序列(例如图8b中的x_i)或者可以是由包括数个比特值(e.g.，‘x5_x6_x7’)的码所表示的数值。b(n)表示的数值和x(n)表示的数值的不同在于滤波器H(z)的输入。滤波器H(z)可以是任何阶的，并可具有以低通、带通或高通为特征的频率响应。例如，优选的实施例可提供第二阶的滤波器H(z)＝(1+0.25/(z+1))/(z+1)。Filter H(z)可包括明显的用于存储二进制权重的编码状态变量的多比特寄存器，或者它可以包括用于存储状态变量的不常见的表示的多个触发器电路(例如图8b中的触发器电路306-44和306-45)。在一些实施例中，滤波器H(z)可配置为在一个或多个状态变量上施加饱和限制(及其他类型的非线性)。PRN(n)是大致随机编码数值的序列，该序列结合到(添加到)来自滤波器H(z)的输出。数字高频脉冲序列x(n)可以是PRN(n)和滤波器H(z)的输出的结合的量化表示。

图8b中的高频脉冲发生器306-41是图9中的失配整形高频脉冲发生器306-40的优选实施例。特别的，H(z)可以是一阶的低通滤波器并具有Z域转移函数H(z)＝1/(z+1)。b(n)的数值可以是0或1。x(n)的数值可以是0或1。PRN(n)的数值可以是+0.5或-0.5。伪随机序列PRN(n)可以近似于硬币投掷随机过程。当输入大于0时，量化过程可提供比特值x(n)＝1，反之x(n)＝0。相应的，失配整形高频脉冲发生器电路306-41可以以闭环控制系统为特征，该闭环控制系统配置为诱发比特值差的极性以抑制基带信号带中的频谱功率密度。包括了伪随机序列PRN(n)从而将比特值差序列大致随机化，因此随机化CDAC的权重因子的失配诱发产生误差。DOUT的计算可包括计算多个大致随机的比特值差的极性的加权和，比特值差可以以信号带中相对低的频谱功率密度为特征。

图10a，10b，10c示出了相比于现有技术的SAR ADC的性能，本教导的两个实施例的性能。可增加第二多个电容器(图2的ADC200中的201-2和图6中的ADC300中的201-2)的分辨率以将量化误差减少至非常低的水平(使得可更清晰地观察失配诱发误差信号的性能)。特别的，第二多个电容器可包括具有如下标称值的电容器：C/8，C/8，C/16，C/32，C/64，C/128，C/256，C/512，C/1024，C/1024，C/2048，C/4096，C/8192，C/16384，C/32768，C/65536，C/65536，C/131072，C/262144，C/524288，C/1048576，C/1048576。众所周知，可使用分压电容器结构代替小的电容器(例如C/1048576)。还周知的是，重复标称值(此处为C/8，C/1024，C/65536，C/1048576)可提供超限(over-ranging)从而抑制潜在的遗漏码类型的误差。使用全差分的ADC的结构以提供双极的超限校正。在分辨率(差分的)提高的CDAC中，第二多个电容器联接到第一多个电容器201-1(图2)，所述分辨率提高的CDAC配置和操作为ADC200(图2)和ADC300(图6)中的CDAC201。数字控制电路206，306和大量开关驱动的分辨率相应提高。

图10a示出了当数字控制电路206配置为在常规的SAR ADC中工作时(也就是当高频脉冲码DX和扰频码SC中的所有比特值均设定为0时)的性能。图10b示出了当数字控制电路206配置为如描述地进行工作时(DX和SC中的比特值的每个序列是大致随机的硬币投掷序列)的性能。图10c示出了当数字控制电路206配置为如描述地进行工作时(生成D X和SC中的比特值以诱发一阶的失配整形)性能。

所选的多个假定的和实际的权重因子(反应失配)对于图10a，10b，10c中的每个均是相同的。在满量程(full scale)下信号水平6dB下，提供4kHz正弦输入信号VIN(t)。在2048ksps下对信号值的序列进行周期性采样，使用傅里叶变换分析相应的序列DOUT(n)。

图10a示出了观察的常规的SARADC的DOUT(n)的频谱功率密度。权重因子的失配诱发谐波失真。谐波失真的总功率可近似为在满量程下78dB。

图10b示出了观察的将分辨率提高的CDAC合并在内的ADC200的DOUT(n)的频谱功率密度。失配诱发误差大致是随机化的，经观察具有大致均匀的频谱功率密度(类似于白噪声信号)。观察的失配诱发误差的功率总量可以近似为频率的奈奎斯特范围(0Hz至1024kHz)内全尺寸下的73dB。数字滤波器可配置为通过8至128kHz的因子限制噪声带宽，并配置为提供具有提高的精确度的数字信号。具体的，包括在0Hz至128kHz的频率范围内的失配诱发误差的功率总量可近似为满量程下的82dB。如果噪声带宽反而被16或32的因子减小，失配诱发误差的带内功率可减小至满量程下的85dB或88dB。

数字滤波器可配置为减小常规SAR ADC提供的DOUT(n)的噪声带宽。然而，在信号带中可存在大量的谐波失真。例如，在数字滤波器配置为以32为因子减小带宽时，图10a中示出的谐波失真的功率可减小小于1dB。相应的，数字滤波器可配置为执行平均化操作，因此ADC200提高的精确度大致比采用相同的数字滤波器提高的现有技术的SAR ADC精确度更多。

图10c示出了观察的将分辨率提高的CDAC合并在内的ADC300(图6)的DOUT(n)的频谱功率密度。失配诱发误差大致是随机化的，经观察在低频率下具有相对低的频谱功率密度。观察的失配诱发误差的功率总量可近似为频率的奈奎斯特范围(0Hz值1024kHz)内满量程下的73dB。数字滤波器可配置为通过8，16，或32的因子限制噪声带宽，并提供数字信号，其中失配诱发误差的带内功率可近似为满量程下的91dB，100dB，或109dB。相应的，ADC300可配置为提供比ADC200或现有技术中的SAR ADC更宽带宽和/或更高精确度。

图11a示出了本教导ADC400的第三实施例。ADC400包括与图6中的ADC300相同的(或变化的)ADC电路300。ADC400进一步包括开关电容电路，所述开关电容电路包括放大器电路401、电容器402和多个开关403，404，405。在ADC300的A/D转换操作结束时，开关403是断开的，开关404是闭合的(开关405已经闭合)，借此放大器401配置在采用提供负反馈的电容器402的负反馈构造中。表示采样节点204处的残余的电荷部分由放大器401转移到电容器402。在足够长的以允许残余大致完全的转移的稳定(settling)时间之后，开关405断开，以对电容器402上的残余进行采样。在对402上的残余采样之后，ADC300配置在采样构造中以通过图6的ADC300描述的方式获取VIN(t)的下一值VIN。在采样实例中，采样开关208是打开的。采样节点204上的大致隔离的电荷是表示VIN和ADC300提供的数字高频脉冲编码DX的模拟高频脉冲值V_高频脉冲的结合的采样值。按顺序，在采样实例之后，开关405闭合，开关404打开，开关403闭合。表示如所述在电容器402上采样的、来自之前A/D转换操作的残余的电荷部分因此转移回到采样节点204。相应的，对于A/D转换操作，采样节点204表示模拟值，该模拟值包括模拟信号值部分、模拟高频脉冲值部分和在之前A/D转换操作中采样的残余部分。然后ADC300配置为得出码DY，通过再次如所述的配置开关403，404，405，将下一残余转移到电容器402。ADC300配置为结合数字码DX和DY以得出VIN的编码的数值表示DOUT。

图11b示出了用于ADC400的信号流模型。VIN(n)+V_高频脉冲(DX(n))可表示在采样实例下大致隔离在采样节点204上的采样值的序列。U(n)可表示在电容器402上采样的、在采样实例后转移到采样节点204上的残余。Q(n)可表示相应于ADC300得出的编码DY(n)的在采样节点204上的电荷部分。E(n)可以是在ADC300得出编码DY(n)之后留在采样节点上的残余电荷部分的序列，然后被转移到电容器402。带有转移函数1-NTF(z)的滤波器可表示在电容器402上采样残余E(n)的延迟操作，及表示在一个转换周期之后，将它们添加回去，U(n)＝E(n-1)。相应的，使用Z转移，1-NTF(z)＝1/z，表明噪声转移函数可以是NTF(z)＝1-1/z。

本领域技术人员将能确定，图11b示出的信号流模型是配置在所谓的误差反馈(EFB)拓扑中的delta-sigma调制器的信号流模型。相应的图11a的ADC400可根据噪声转移函数NTF(z)＝1-1/z配置为对DOUT的量化误差进行随机化和整形。ADC400可配置为提供对信号带中的量化误差的一阶抑制。ADC400可进一步配置为抑制信号带中的失配诱发误差。ADC400可配置为结合将采样值与之前在模拟值信号的转换操作中采样的残余相结合。

可预期第三实施例的数个变型。在另一实施例中，来自数个之前A/D转换操作的残余可在开关电容电路中表示，并且所述残余可以与采样值相结合从而获得更高的随机程度和/或量化误差整形程度。例如，可通过图11b中的信号流模型描述操作，噪声转移函数NTF(z)可以是二、三或四阶微分、陷波滤波器或与delta-sigma调制解调器一起使用的其它噪声转移函数。

比较器电路205可包括一个或多个放大器电路。在另一实施例中，可通过并入比较器电路205中的电路实现放大电路401。在另一实施例中，放大器电路401可以是不区别的(单独的)电路，比较器电路205可以联接到放大器电路401的输出。在该种情况下，开关403可被移走(总是打开的)，而开关404可被电线替代(总是闭合的)。在另一实施例中，放大器电路401可用作在第一A/D转换操作结束时在电容器402上对残余进行采样，在随后的第二A/D转换操作期间，放大器电路401可配置为并重新用作为美国专利申请公开US2011/0115661A1的图4中的放大器。

在另一实施例中，CDAC可配置为具有超过通过逐次逼近(或其他)得出的数字编码DY的分辨率。CDAC中的数个电容器可配置为在获取期间施加模拟高频脉冲值V_高频脉冲(DX)，且无需在A/D转换操作期间被施加以DY的比特值。施加到CDAC的数字高频脉冲编码DX的最低有效位步长可小于A/D转换操作的最低有效位步长。DX中的一些比特值可以是大致随机的，而DX中的其他比特值可被生成以整形比特值差序列的频谱功率密度。可在获取期间向CDAC的一些输入端子施加预定的固定值。

图12a示出了本教导ADC500的第四实施例。图12b示出了ADC500的时序图，示出了多个开关(用时序控制信号SAMP，PH1，PH2和PH3在图12a标示)何时打开和闭合。图12c示出了ADC500的信号流模型。ADC500与ADC400的类似之处在于，它配置成对ADC电路300的量化误差进行大致的随机化和整形。ADC电路300可与图6中的ADC电路300是相同的(或变形的)。在A/D转换操作之后，当时序控制信号PH2为高时(图12b)，开关电容电路511(图12a)配置为转移电荷部分，所述电荷部分表示从采样节点204(图12a)至电容器501的残余R(n)(图12c)。电容器501和放大器502配置为提供电压，该电压为带有负性的残余R(n)的大致累计和(积分)。切换电容器503，从而将电荷部分转移到另一电容器504及放大器505，所述另一电容器504及放大器505配置为提供大致表示带有负极性的R(n)的累积和(二阶积分)的累积和的电压。在A/D转换操作开始时，放大器502，505提供表示多个之前A/D转换操作的残余R(n)的历史(过滤版本)的电压。相应的，在CDAC201的输出204处对残余R(n)进行采样，并且将该残余R(n)提供为开关电容滤波器511的输入。开关电容滤波器511将节点204出的采样值与来自第一在前的ADC操作、第二在前的ADC操作、第三在前的ADC操作等等的残余相结合。

ADC300(图12a)以图6的ADC300描述的方式对输入电压信号VIN(t)进行采用。大致隔离在采样节点204上的电荷部分是表示信号值VIN和模拟高频脉冲值V_高频脉冲(DX)的结合的采样值。在获取期间，将电容器506和电容器507连接到预定电势(地)。在采样实例后，电容器506和电容器507切换到放大器502，505的输出，从而将R(n)的过滤版本T(n)添加到采样节点204上的采样值上。相应的，对于A/D转换操作，采样节点204表示模拟值，该模拟值包括模拟信号值部分、模拟高频脉冲值部分和在之前的多个A/D转换操作进行采样的多个残余部分。可通过在ADC500和开关电容电路511的全差分的实现方式中变换用于每个放大器502，505的正、负输出端子，来实现极性反转电路508，509(由本领域一些技术人员所公知)。相应的，如图12c所示，过滤器H(z)接收采样残余信号值R(n)并提供R(n)的过滤版本T(n)。将T(n)添加到采样值VIN(n)+V_高频脉冲(DX(n))上并提供为ADC的输入。转移函数H(z)的脉冲响应可以以来自在前的的A/D转换操作的残余值的加权和为特征。

ADC300配置为得出码DY，对于编码DY，在采样节点204上的残余在相应于分辨率(量化)的预定范围内。相应的，如图12c所示，DY(n)可以是VIN(n)+V_高频脉冲(DX(n))+T(n)的量化表示。我们注意到，当开关510由时序控制信号PH2闭合时，电容器506，507被切换回至预定的电势(地)。相应的，转移到电容器501的残余R(n)是采样值VIN+V_高频脉冲(DX)相对于得出的编码DY的残余。过滤版本T(n)仅仅是在A/D转换操作期间暂时转移到采样节点204以得出数字码DY；过滤版本T(n)随后将被去除并大致不被包括到转移到电容器501的残余R(n)。在另一实施例中，可使用其他方法以提供从T(n)至DY(n)的信号路径。例如，电容器506，507(图12a)可被去除，电路508，509可由跨导级(stage)替代，所述跨导级提供配置为诱发比较器电路205中的偏置的电流。提供delta-sigma电路，用于对量化误差进行随机化和整形，在此时，电路被配置使得来自之前A/D转换操作的残余的加权的和(过滤版本)诱发在模拟信号值的编码数值表示DOUT的量化误差中的偏离。

将能理解的是，图12c示出的单个的信号路径并不必要的与ADC500的不同的物理电路节点相对应。本领域的技术人员可认识到图12c中的信号流模型为delta-sigma调制器，并且可认识到开关电容51的转移函数H(z)被选择为获取用于对量化误差进行大致随机化和整形的所需的噪声转移函数。例如，H(z)可以是任何数量的积分器的级联，积分器与用于共振的局部反馈路径一起配置，从而在所选的信号带提供大增益。

本教导的第五实施例的结构类似与图2的ADC200的结构。可修正数字控制电路206(图3)以实现A/D转换操作，其中在CDAC201上采样得到的单个值的A/D转换操作期间，使用了扰频码SC的所有值。具体的，对于SC＝’00’，第一逼近连续操作可提供第一数字码DY_00。对于SC＝’01’，第二逼近连续操作可提供第二数字码DY_01。对于SC＝’10，第三逼近连续操作可提供第三数字码DY_10。对于SC＝’11’，第四逼近连续操作可提供第四数字码DY_11。编码的数值表示DOUT可以是DOUT_00(对于DX，如本文所描述的进行计算，且DY＝DY_00)、DOUT_01(对于DX，如本文所描述的进行计算，且DY＝DY_01)、DOUT_10(对于DX，如本文所描述的进行计算，且DY＝DY_10)和DOUT_11(对于DX，如本文所描述的进行计算，且DY＝DY_11)的平均值。用于(for use with)第五实施例的CDAC优选的可包含超限，使得一旦确定了编码DY_00，可经过相对较少的逐次逼近步骤得出数字码DY_01，DY_10和DY_11。DY_00，DY_01，DY_10，和/或DY_11之间的差异可反应权重因子w(T1)，w(T2)，w(T3)和w(T4)的失配，并且CDAC可配置成包含超限，该超限能够容纳这些差异而不会改变第一多个比特值(例如b1，b2，b3，b4，b5，b6，b7，b8)。第五实施例的一个方面是，扰频器电路206-6扰频的比特值b1，b2，b3，b4全部由一个公共权重因子w(T1234)＝w(T1)/4+w(T2)/4+w(T3)/4+w(T4)/4大体表示。相应的，权重因子w(T1)，w(T2)，w(T3)，w(T4)的失配被平均化操作抑制，该平均化操作在单个A/D转换操作的内部(不同于数字滤波器实现的平均化操作，它可视为跨数个A/D转换操作的平均化操作)。

在本教导的其他实施例中，多个权重因子的平均化操作是在单个A/D转换操作的内部(类似于描述的第五实施例)，该平均化操作可与图6的ADC300、图11a的ADC400和/或图12a的ADC500相结合。

本教导具有数个所描述的、包含有用于逐次逼近的数字控制电路的实施例。本领域技术人员将能确定，本教导不依赖于如何得出数字码，并且仅将逐次逼近A/D转换操作提供为示例。本教导的其他实施例可使用其他电路和/或方法以提供表示CDAC上的采样值的数字码。例如，美国专利申请公开US 2011/0115661A1描述了用于以较少步骤(例如，可经过4步得出16比特的码)而得出数字码的电路和方法。美国专利申请公开US 2011/0115661A1还描述了如何使用CDAC提供用于放大器电路的负反馈，及多比特比较器电路(快闪ADC)可配置为评估CDAC节点上的残余而不是采样节点上的残余。可有利的将本教导与美国专利申请公开US 2011/0115661A1(和很多其他类型的模数转换器)相结合。

二进制至温度计编码电路或另一专用编码电路，可用于将数字码从SAR(或其他)数字控制电路带到用于失配整形编码器的特定类型扰频器电路所需的格式上。图4a和4b的扰频器206-6(和其他已知的扰频器电路)的输入在操作为ADC200中的0阶的失配整形编码器(也就是被大致随机的扰频码SC控制)时，不必编码为温度计编码格式。例如数字状态机206-1(图3)可配置为本文所描述的跳步，以确定比特值b2，反而将比特值b2设定为等于比特值b1(因此减少了转换时间)。

可提供多种类型的扰频器电路以实现失配整形编码器。公知的例子包括旋转扰频器(美国专利5,221,926)、蝴蝶扰频器(美国专利5,404,142)、树扰频器(美国专利5,684,482)和其他扰频器。扰频器电路可由扰频码控制，该扰频码响应于一个或多个随机比特值和/或提供为扰频器电路的输入的比特值，选择扰频器电路支持的变换。一些扰频器电路壁其他扰频器电路支持更多的变换，扰频码的分辨率可从一个类型的扰频器电路到另一个类型的扰频器电路。N个端子的变换可由序列进行描述(对于多个有序输出端子，被重新排序进入序列的多个有序输出端子)。如果在多个步骤中顺序地确定数字码，并且在任意步骤中确定第一和第二比特值，相对于第一比特值是否在第二比特值之前或之后确定，都不会产生差别。对于两个或多个比特值，扰频器电路可提供两个或多个变换。一些扰频器电路(例如数型扰频器电路)可0括编码功能(例如，二进制权重值至单元权重(unit-weighted)编码)，可能不具有相同数量的输入和输出端子。这样的扰频器电路的变换/序列可在将复合函数分离为单独的编码函数和单独的扰频函数之后确定/定义。

扰频器电路不必为配置在数字状态机和CDAC中的电路块。比较器电路可包括扰频器电路并提供CDAC输出的扰频的多比特指示。扰频的多比特指示可施加于CDAC而无需进一步的扰频。例如，快闪ADC可以为比较器电路，该比较器电路在扰频器电路配置为提供扰频的多个参考电势(取代常规的固定的多个参考电势，例如，由电阻参考阶梯提供)时，提供扰频的多比特指示。

本教导的一些实施例无需扰频器电路。例如，ADC300的变型可配置为与CDAC一起操作，该CDAC仅具有一个电容器(C/4)，而不是第一多个电容器201-1。VIN(t)可在该一个电容器(C/4)上采样，并且CDAC中的所有其他电容器可用于施加数字高频脉冲编码DX。仅存在单个比特值一个变换(通过用电线代替扰频器电路206-6实现所有变换)。相应的，本教导的实施例可配置为在没有扰频器电路的情况下进行操作。

本教导的一些实施例可使用一个或多个单独的结构，以在采样实例下扰频一个或多个信号值。随后(也就是在采样实例之后)采样信号值可转移至CDAC中用于A/D转换操作。通过将电容器的端子连接至CDAC的采样节点，可将在电容器上采样得出的信号值转移至CDAC。在一些实施例中，在采样实例下，差分模拟电压信号值可施加到电容性结构的第一和第二输入端子，并且在模拟数字转换操作期间(不必施加参考电压电势)，可减少第一和第二输入端子。

本教导的一些实施例可配置为使用在设计时确定的假定的权重因子操作。本教导的其他实施例将施加到CDAC电路的编码的比特值与表示一个或多个假定的权重因子的估计值的码相结合。

在一些实施例中，失配诱发误差可以是相对小的，并可以大致由其他诸如热噪声的不足掩盖。相应的，本教导的一些实施例可配置为操作为奈奎斯特率的模数转换器(不涉及任何由数字滤波器的平均化)。

可预期本教导的多个变化。此处描述的实施例仅仅是示例性的实施例的说明。对电路的适当选择取决于具体的应用和其他因素，如半导体的可用类型、电容器、电阻器、可靠电压限制、硅的面积、成本及在集成电路设计中通常涉及的其他因素和考虑。例如，数字控制电路可以实现为在CMOS技术中的状态机，或者使用任何其他已知的适合实施这样的电路的电路技术、方法和/或工艺。各种实施例可以包括实施为CMOS传输门开关、自举开关、单-器件开关和/或其他适合的开关装置的开关。例如，开关的操作应该包括已知为“开关-运放”类型的电路，其中，开关是控制放大器的输出阻抗的一个内在方面。根据本教导实施的ADC系统包括多个类型的半导体装置(包括各种MOS，BJT，IGBT，IGFET，JFET，FINFET，有机晶体管，碳纳米管装置，电子-机械开关等)，可以选择其中的一些半导体装置来承受高压输入信号VIN(t)，并且可以选择其中的一些半导体装置用于使低压电路的节点快速稳定下来。相应的，除了对称的MOS装置以外，ADC系统可以使用提供非对称装置(BCD)的工艺技术来实现，工艺技术可以包括氧化物和其他具有多种尺寸和电学性质的物理结构。本领域技术人员将认识到，本教导的ADC系统200，300，400和500(描绘在图2、6、11a、12a中)和其他单端实施例可以被修改成本教导的类似的全差分(fully-differential)示例性实例。相应的，根据本教导的ADC系统可以接口具有任意共模电压电平的差分信号。其他实施例可以接口相对于参考电压电势而定义的单端信号(单极的或双极的)，该参考电压电势可以与输入电压信号(伪差分运算)被采样的同一时间被采样或不被采样。根据本教导的ADC系统的满刻度量程可以大致为参考电压的范围。可替代的，根据本教导的ADC系统可以包括模拟刻度和/或数字刻度技术来提供一个或多个可选择的满刻度量程，该可选择的满刻度量程比参考电压范围宽或者窄。输入信号可以被提供为有源电路或无源电路，这些电路可以被设计以优化各种性能参数，如稳定时间(settling time)，噪声带宽、失真、功耗等。在有源电路处于节电(或其他的少电)构造时，当电容被配置为根据输入信号被充电，根据本公开的ADC系统在获取期可以消耗非常小的功率。在A/D转换过程的一个或多个步骤中，可以应用共模转移(shift)、电荷泵和其他技术以使电路相对于期望的工作点工作(例如，大致隔离电荷部分和/或避免隔离PN结的大量前向偏置，或者提供期望的频率响应、增益功能等)。比较器电路可以提供极性的指示，电势的指示(例如快闪ADC)，或者一些其他类型的指示，该指示可以用于得出或重新定义表示采样的值的码。例如，当在一段时间内发生相移(phase shift)时，可以由残余控制的振荡器提供指示。本教导的各种实施例中可以包括冗余和超限。冗余和超限的程度可以以满足具体的诸如转换速率、延迟、分辨率、环境参数、电路复杂度等的目标来选择。

各种类型的伪随机数(PRN)发生器对本领域的普通技术人员来说是公知的。例如，PRN发生器可以被实现为LFSR电路，和/或CASR电路，这些电路提供一个或多个比特值序列，该比特值序列可以在一段时间(几分之一秒、分或者几千年)后重复。可以通过结合多个不同的PRN结构来改进伪随机性。例如，来自LFSR电路的第一长度的比特值序列可以与通过异或运算来自CASR电路的第二长度序列结合。可以通过将PRN比特值序列与量化物理噪声过程(例如热噪声)获得的比特值序列相结合来进一步改进伪随机性。可以使用非传统的结构生成比特值序列，该比特值序列可以被大体随机地分类。例如，失配整形高频脉冲发生器306-4(图8a)中的PRN5，可以通过对多个比特值施加非线性运算来提供(例如x6异或x7)，优选的，包括来自物理随机过程获得的比特值(例如，来自大体受限于热噪声的A/D转换操作的最低有效位)。

可预期将任何可以克服或抑制模数转换器电路(或者子电路，例如参考电压电路)的不完美的公知的方法来与本教导结合使用。本教导可以作为子系统被包含在更大的ADC系统中(例如，它可以与其他类型的ADC结合，包括流水线ADC，SAR ADC、δ-σADC等)。本教导可以被嵌入具有高度功能复杂度的电系统和/或电子机械系统，诸如工业控制系统、医学应用(例如X射线和MRI(核磁共振成像)机器)，消费者应用(例如游戏和电视)等等。根据本教导的ADC系统可以提供多个通道来接口几个不同的模拟信号，例如通过多路复用前端电路和/或采样-和-保持电路阵列。失配整形高频脉冲发生器(图8b中的306-41)可以基于每个通道来操作，以使得为每个输入通道实现寄存器(例如图8b中的触发器电路306-44，306-45)被实现，并且仅当来自特定的输入通道的采样被A/D转换时才更新该寄存器。根据本教导实现的ADC系统可以在单独的半导体衬底上实现，或者实现为一个封装中的多个半导体，或者实现为组装在印刷电路板(或其他)上的几个装置。根据本教导实施的ADC可以包括导致在各种构造间过度的时序电路，和/或该ADC可以接收外部源提供的时序信号。模拟信号值的数字码和数值表示可以以各种格式编码，并且可以以串行格式、并行格式或者被认为对应用适合或有利的其他格式，与外部系统通信。这样的数字模可以通过提供电流隔离(galvanic isolation)的接口通信，以限制干扰、提高安全性，或者得到其他益处。

相应的，虽然已经示出和描述了本教导的特别实施例，但对于本领域技术人员显而易见的是，可以在更宽的方面不背离本现有教导地进行变化和修改，并且因而，所附的权利要求将包括在其范围内的所有本现有教导的真实精神和范围的、这样的变化和修改。

Claims

1.一种模数转换器系统，包括：

采样数模转换器，配置为采样模拟信号值和模拟高频脉冲值的结合；

控制电路，包括失配整形编码器，所述控制电路配置为在模数转换操作期间向所述采样数模转换器顺序施加多个数字码，以得出表示所述模拟信号值和所述模拟高频脉冲值的结合的数字码。

2.根据权利要求1所述的模数转换系统，包括配置为在所述模数转换操作期间执行至少一个步骤的逐次逼近的电路。

3.根据权利要求1所述的模数转换系统，其中，所述失配整形编码器配置为抑制在信号带中由所述采样数模转换器的多个权重因子的失配诱发的误差。

4.根据权利要求1所述的模数转换系统，其中，所述失配整形编码器配置为将由所述采样数模转换器的第一多个权重因子的失配诱发的误差大致随机化。

5.根据权利要求4所述的模数转换系统，还包括配置为提供模拟高频脉冲值的高频脉冲发生器电路，所述高频脉冲发生器电路配置为将由所述采样数模转换器的第二多个权重因子的失配诱发的误差大致随机化。

6.根据权利要求1所述的模数转换系统，其中，所述模拟信号值的编码数值表示通过计算多个大致随机的比特值差的加权和来部分地得出。

7.根据权利要求6所述的模数转换系统，其中，用于计算所述加权和的系数在所述模数转换系统被制造后得出。

8.根据权利要求6所述的模数转换系统，其中，在所述多个大致随机的比特值差中的大致随机的比特值差以在信号带中的相对更低的频谱功率密度为特征。

9.根据权利要求1所述的模数转换系统，还包括高频脉冲发生器电路，所述高频脉冲发生器电路配置为在采样实例中，对所述采样数模转换器施加数字高频脉冲码。

10.根据权利要求9所述的模数转换系统，其中，所述控制电路配置为将所述数字高频脉冲码与所述数字码结合，以得出所述模拟信号值的编码数值表示，所述数字码表示所述模拟信号值与所述模拟高频脉冲值的结合。

11.根据权利要求9所述的模数转换系统，其中，所述数字高频脉冲码的比特值为大致随机量。

12.根据权利要求9所述的模数转换系统，其中，所述高频脉冲发生器电路配置为对所述控制电路在在前的模数转换操作期间得出的、用于表示采样值的数字码进行响应。

13.根据权利要求9所述的模数转换系统，其中，所述高频脉冲发生器电路配置为将在所述数字码中的多个比特值大致随机化，所述数字码表示所述模拟信号值和所述模拟高频脉冲值的结合。

14.根据权利要求9所述的模数转换系统，其中，在第一模式操作中，所述高频脉冲发生器电路配置为根据数字码的比特值设定比特值，所述数字码由所述控制电路在在前的模数转换操作期间得出。

15.根据权利要求14所述的模数转换系统，其中，所述高频脉冲发生器电路配置为在所述第一操作模式和第二操作模式之间切换；在所述第二操作模式中，所述高频脉冲发生器电路配置为在大致随机基础上设定所述数字高频脉冲码的所述比特值。

16.根据权利要求1所述的模数转换系统，其中，所述控制电路配置为提供所述模拟信号值和所述模拟高频脉冲值的结合相对于施加到所述采样模数转换器的数字码的残余的指示。

17.根据权利要求1所述的模数转换系统，还包括配置为限制噪声带宽的数字滤波器。

18.根据权利要求1所述的模数转换系统，包括配置为实施平均化操作的电路。

19.根据权利要求1所述的模数转换系统，包括配置为大致随机化和抑制在信号带中的量化误差的频谱功率密度的电路。

20.根据权利要求1所述的模数转换系统，还包括配置为接收残余值的开关电容滤波器。

21.一种模数转换系统，包括：

采样数模转换器，配置为提供第一模拟值的采样表示，所述第一模拟值包括模拟信号值部分和模拟高频脉冲值部分；

高频脉冲发生器电路，配置为在采样实例中对所述采样数模转换器施加数字高频脉冲码；以及

控制电路，配置为得到表示第一模拟值的第一数字码；所述控制电路还配置为将所述第一数字码和所述数字高频脉冲码结合，以得出所述模拟信号值的编码数值表示；

其中，所述高频脉冲发生器电路配置为对在在前的模数转换操作期间得出的、用于表示模拟值的数字码进行响应。

22.根据权利要求21所述的模数转换系统，其中，所述高频脉冲发生器电路配置为大致等效于闭环控制系统。

23.根据权利要求22所述的模数转换系统，其中，所述闭环控制系统的阶数大于1。

24.根据权利要求22所述的模数转换系统，其中，所述闭环控制系统配置为抑制在信号带中的量化误差的频谱功率密度。

25.根据权利要求21所述的模数转换系统，其中，所述高频脉冲发生器电路配置为大致随机化由所述采样数模转换器的权重因子的失配诱发的误差。

26.根据权利要求21所述的模数转换系统，其中，所述高频脉冲发生器电路配置为诱发所述比特值差的极性。

27.根据权利要求21所述的模数转换系统，其中，所述高频脉冲发生器电路配置为对大致随机量进行响应。

28.根据权利要求21所述的模数转换系统，还包括配置为限制噪声带宽的数字滤波器。

29.根据权利要求21所述的模数转换系统，其中，所述控制电路配置为存储表示所述模数转换器的权重因子的码，所述权重因子在所述模数转换器系统被制造后被估计出。

30.根据权利要求21所述的模数转换系统，其中，用于得出所述模拟信号值的所述编码的数值表示的计算，包括计算多个大致随机的比特值差的加权和。

31.根据权利要求30所述的模数转换系统，其中，在所述多个大致随机的比特值差中的大致随机的比特值差以在信号带中的相对更低的频谱功率密度为特征。

32.根据权利要求21所述的模数转换系统，其中，所述控制电路，配置为执行至少一个步骤的逐次逼近以得出所述第一数字码。

33.根据权利要求21所述的模数转换系统，其中，所述控制电路配置为对所述第一模拟值相对于数字码的残余响应，所述数字码被施加于所述采样数模转换器。

34.根据权利要求21所述的模数转换系统，包括配置为采样残余的电路。

35.根据权利要求21所述的模数转换系统，其中，所述第一模拟值还包括第一残余部分，所述第一残余部分在第一在前的模数转换操作中被采样。

36.根据权利要求35所述的模数转换系统，其中，所述第一模拟值还包括第二残余部分，所述第二残余部分在第二在前的模数转换操作中被采样，所述第二在前的模数转换操作与所述第一在前的模数转换操作不同。

37.根据权利要求21所述的模数转换系统，包括配置为大致随机化和抑制在信号带中的量化误差。

38.根据权利要求37所述的模数转换系统，其中，所述控制电路配置为执行至少一个步骤的逐次逼近以得出所述第一数字码。

39.根据权利要求21所述的模数转换系统，其中，所述控制电路还包括扰频器电路。

40.根据权利要求39所述的模数转换系统，其中，所述控制电路配置为，在所述扰频器电路配置为实施第一变换时得出表示所述第一模拟值的所述第一数字码；所述控制电路还配置为，在所述扰频器电路配置为实施第二变换时得出表示所述第一模拟值的第二数字码，所述第二变换不同于所述第一变换；所述控制电路还配置为将所述第一数字码、所述第二数字码和所述数字高频脉冲码结合，以得出所述模拟信号值的所述编码的数字表示。

41.一种在采样阶段和转换阶段工作的模数转换器，包括：

采样数模转换器，具有第一多个输入端子和第二多个输入端子；

控制电路，包括失配整形编码器；

在所述采样阶段，所述控制电路配置为将模拟输入信号联接到所述第一多个输入端子中的至少一个端子，并对所述第二多个输入端子施加数字高频脉冲码；

在所述转换阶段，所述控制电路配置为对所述采样数模转换器顺序施加多个数字码，以在采样实例中得到所述模拟输入信号的编码的数值表示。

42.根据权利要求41所述的模数转换器，还包括数字高频脉冲发生器电路，所述数字高频脉冲发生器电路配置为提供所述数字高频脉冲码，所述数字高频脉冲码对在在前的转换阶段得出的、用于表示采样的模拟值的数字码响应。

43.根据权利要求41所述的模数转换器，还包括配置为随机化失配诱发的误差信号的高频脉冲发生器电路。

44.根据权利要求41所述的模数转换器，其中，所述失配整形编码器包括旋转的扰频器电路。

45.根据权利要求41所述的模数转换器，包括配置为在所述转换阶段执行至少一个步骤的逐次逼近的电路。

46.根据权利要求41所述的模数转换器，包括配置为抑制在信号带中的量化误差的电路。

47.一种模数转换器系统，包括：

采样数模转换器，配置为采样模拟值并提供所述采样的模拟值相对于数字码的残余的表示；

多个寄存器，配置为存储表示所述采样数模转换器的权重因子的码，所述权重因子被测量用以解释制造工艺中的变化；

控制电路，包括失配整形编码器；所述控制电路配置为在模数转换操作期间，得出第一数字码并对所述采样数模转换器施加所述第一数字码；以及

数字电路，配置为将所述第一数字码的比特值与存储在所述多个寄存器中的码结合，以得出表示模拟信号值的数字输出码。

48.根据权利要求47所述的模数转换器，其中，所述数字高频脉冲码在采样实例中被施加到所述采样数模转换器，以在所述采样的模拟值中包括模拟高频脉冲值。

49.根据权利要求48所述的模数转换器，其中，所述数字电路配置为将所述第一数字码的比特值与所述数字高频脉冲码的比特值、以及存储在所述多个寄存器中的码相结合，以得出所述数字输出码，所述数字输出码表示包括在所述采样的模拟值中的所述模拟信号值。

50.根据权利要求48所述的模数转换器，包括用于提供所述数字高频脉冲码的数字高频脉冲发生器电路；所述数字高频脉冲发生电路配置为接收包括在所述第一数字码中的多个比特值。

51.根据权利要求50所述的模数转换器，其中，所述数字高频脉冲发生器电路配置为控制所述比特值差序列的频谱分量。

52.根据权利要求50所述的模数转换器，其中，所述数字高频脉冲发生器电路包括多个寄存器，所述多个寄存器配置为响应于从多个输入源中对输入源的选择而被更新。

53.根据权利要求47所述的模数转换器，还包括模拟滤波电路，所述模拟滤波电路配置为接收所述采样的模拟值相对于所述第一数字码的残余的表示。

54.根据权利要求47所述的模数转换器，包括配置为随机化量化误差信号的电路。

55.根据权利要求47所述的模数转换器，其中，所述控制电路包括多比特闪速模数转换器，所述多比特闪速模数转换器联接到所述采样数模转换器。

56.根据权利要求55所述的模数转换器，其中，所述控制电路配置为执行至少一个步骤的逐次逼近以得出所述第一数字码的电路。

57.根据权利要求47所述的模数转换器，还包括配置为限制噪声带宽的数字滤波器。

58.一种模数转换器系统，包括：

电容性数模转换器，配置为采样模拟信号值和模拟高频脉冲值的结合；

控制电路，包括扰频器电路，所述扰频器电路用于扰乱数字码的比特值，所述数字码被施加到所述电容性数模转换器；所述控制电路配置为在模数转换操作期间对所述电容性数模转换器顺序施加多个数字码，以得出所述模拟信号值的编码的数值表示。

59.根据权利要求58所述的模数转换器系统，其中，所述扰频器电路配置为动态单元匹配。

60.根据权利要求58所述的模数转换器系统，其中，所述扰频器电路配置为作为用于失配整形编码器的扰频器工作。

61.根据权利要求58所述的模数转换器系统，其中，所述扰频器电路配置为抑制在信号带中的、由所述电容性数模转换器的多个输入端子的权重因子的失配诱发的误差。

62.根据权利要求58所述的模数转换器系统，其中，所述扰频器电路配置为将由所述采样数模转换器的第一多个输入端子的权重因子的失配诱发的误差信号大致随机化。

63.根据权利要求62所述的模数转换器系统，还包括高频脉冲发生器电路，所述高频脉冲发生器电路配置为提供所述模拟高频脉冲值；所述高频脉冲发生器电路配置为将由所述采样数模转换器的第二多个输入端子的权重因子的失配诱发的误差信号大致随机化。

64.根据权利要求58所述的模数转换器系统，其中，对所述模拟信号值的所述编码的数值表示的计算包括计算多个大致随机的比特值差的加权和。

65.根据权利要求64所述的模数转换器系统，其中，在所述多个大致随机的比特值差中的大致随机的比特值差以在信号带中的相对更低的频谱功率密度为特征。

66.根据权利要求58所述的模数转换器系统，还包括高频脉冲发生器电路，配置为在采样实例中对所述电容性数模转换器电路施加数字高频脉冲码。

67.根据权利要求66所述的模数转换器系统，其中，所述控制电路配置为将所述数字高频脉冲码与数字码结合，以得出所述模拟信号值的编码的数值表示，所述数字码被用于表示所述模拟信号值与所述模拟高频脉冲值而得出。

68.根据权利要求66所述的模数转换器系统，其中，所述数字高频脉冲码的比特值为大致的随机量。

69.根据权利要求66所述的模数转换器系统，其中，所述高频脉冲发生器电路配置为，对数字码中的多个比特值大致随机化和诱发随机性，所述数字码由所述控制电路得出以表示所述模拟信号值和所述模拟高频脉冲值的结合。

70.根据权利要求66所述的模数转换器系统，其中，所述高频脉冲发生器电路配置为对所述控制电路在在前的模数转换操作中得出的、用于表示采样值的数字码进行响应。

71.根据权利要求66所述的模数转换器系统，其中，在第一操作模式中，所述高频脉冲发生器电路配置为响应于数字码的比特值而设定数字高频脉冲码的比特值，所述数字码由所述控制电路在在前的模数转换操作中得出以表示采样值。

72.根据权利要求71所述的模数转换器系统，其中，所述高频脉冲发生器电路配置为在所述第一操作模式和第二操作模式之间切换，在所述第二操作模式中，所述高频脉冲发生器电路配置为在大致随机的基础上设定所述数字高频脉冲码的所述比特值。

73.根据权利要求58所述的模数转换器系统，包括配置为存储用于所述电容性数模转换器的权重因子的数字码，所述权重因子在所述模数转换器系统被制造后被估计出。

74.根据权利要求58所述的模数转换器系统，包括配置为在所述模数转换操作期间执行至少一个步骤的逐次逼近的电路。

75.根据权利要求58所述的模数转换器系统，其中，所述控制电路配置为提供所述模拟信号值和所述模拟高频脉冲值的结合相对于施加到所述电容性数模转换器的数字码的残余的指示。

76.根据权利要求58所述的模数转换器系统，其中，所述扰频器电路配置为在所述模数转换操作期间执行至少两个不同的变换。

77.根据权利要求58所述的模数转换器系统，其中，所述控制电路配置为，在所述扰频器电路配置为实施第一变换时得出表示所述模拟信号值和所述模拟高频脉冲值的结合的第一数字码；所述控制电路还配置为，在所述扰频器电路配置为实施第二变换时得出表示所述模拟信号值和所述模拟高频脉冲值的结合的第二数字码，所述第二变换不同于所述第一变换；所述控制电路还配置为将所述第一数字码、所述第二数字码和所述数字高频脉冲码结合，以得出所述模拟信号值的所述编码的数字表示。

78.根据权利要求58所述的模数转换器系统，还包括配置为限制噪声带宽的数字滤波器。

79.根据权利要求58所述的模数转换器系统，包括配置为实施平均化操作的电路。

80.根据权利要求58所述的模数转换器系统，其中，所述控制电路配置为大致随机化和抑制在信号带中的量化误差的频谱功率密度。

81.根据权利要求58所述的模数转换器系统，还包括开关电容滤波器，所述开关电容滤波器配置为接收包括量化误差的残余信号。

82.根据权利要求81所述的模数转换器系统，其中，所述开关电容滤波器配置为随机化和抑制在信号带中的量化误差。

83.一种模数转换器系统，包括：

电容性数模转换器，配置为大致隔离第一模拟值，所述第一模拟值包括模拟信号值部分和模拟高频脉冲值部分；

高频脉冲发生器电路，配置为在获取期对所述电容性数模转换器施加数字高频脉冲码；

控制电路，配置为得出第一数字码以表示所述第一模拟值；所述控制电路还配置为将所述第一数字码和所述数字高频脉冲码结合，以得出所述模拟信号值的编码的数值表示；

其中，所述高频脉冲发生器电路配置为对在在前的模数转换操作期间得出的、用于表示模拟值的之前数字码进行响应。

84.根据权利要求83所述的模数转换器系统，其中，所述高频脉冲发生器电路配置为大致等效于闭环控制系统。

85.根据权利要求84所述的模数转换系统，其中，所述闭环控制系统的阶数大于1。

86.根据权利要求84所述的模数转换系统，其中，所述闭环控制系统配置为抑制在信号带中的误差信号的频谱功率密度。

87.根据权利要求83所述的模数转换系统，其中，所述高频脉冲发生器电路配置为大致随机化由所述电容性数模转换器的权重因子的失配诱发的误差。

88.根据权利要求83所述的模数转换系统，其中，所述高频脉冲发生器电路配置为诱发比特值差的极性。

89.根据权利要求83所述的模数转换系统，其中，所述高频脉冲发生器电路配置为对大致随机量进行响应。

90.根据权利要求83所述的模数转换系统，还包括配置为限制噪声带宽的数字滤波器。

91.根据权利要求83所述的模数转换系统，其中，所述控制电路配置为存储用于所述电容性模数转换器的权重因子的数字码，所述权重因子在所述模数转换器系统被制造后被估计出。

92.根据权利要求83所述的模数转换系统，其中，用于得出所述模拟信号值的所述编码的数值表示的计算，包括计算多个大致随机的比特值差的加权和。

93.根据权利要求92所述的模数转换系统，其中，在所述多个大致随机的比特值差中的大致随机的比特值差以在信号带中的相对更低的频谱功率密度为特征。

94.根据权利要求83所述的模数转换系统，其中，所述控制电路还包括失配整形编码器电路。

95.根据权利要求83所述的模数转换系统，其中，所述控制电路配置为执行至少一个步骤的逐次逼近以得出所述第一数字码。

96.根据权利要求83所述的模数转换系统，其中，所述控制电路配置为对所述第一模拟值相对于数字码的残余响应，所述数字码被施加于所述电容性采样数模转换器。

97.根据权利要求83所述的模数转换系统，其中，所述控制电路配置为采样所述第一模拟值相对于所述第一数字码的残余。

98.根据权利要求83所述的模数转换系统，其中，所述第一模拟值还包括第一残余部分，所述第一残余部分在第一在前的模数转换操作中被采样。

99.根据权利要求98所述的模数转换系统，其中，所述第一模拟值还包括第二残余部分，所述第二残余部分在第二在前的模数转换操作中被采样，所述第二在前的模数转换操作与所述第一在前的模数转换操作不同。

100.根据权利要求83所述的模数转换系统，其中，所述控制电路配置为大致随机化和抑制信号带中的量化误差。

101.根据权利要求100所述的模数转换系统，其中，所述控制电路，配置为执行至少一个步骤的逐次逼近以得出所述第一数字码。

102.根据权利要求100所述的模数转换系统，其中，所述控制电路配置为提供所述第一模拟信号值相对于施加到所述电容性数模转换器的数字码的残余的指示。

103.一种使用具有多个输入端子的采样数模转换器得出模拟信号值的编码的数字表示的方法，包括以下步骤：

当对所述多个输入端子中的至少一个输入端子施加第一数字高频脉冲码时，将第一电荷部分隔离在所述采样数模转换器的采样节点上；

对所述采样数模转换器施加第一数字码，对于所述采样数模转换器，所述采样节点的电势在预定范围内；

响应于所述第一数字码而生成第二数字高频脉冲码；

将所述第一数字高频脉冲码与所述第一数字码结合以得出所述模拟信号值的编码的数值表示。

104.根据权利要求103所述的方法，其中，所述施加所述第一数字码的步骤包括：

选择用于通过逐次逼近得出所述第一数字码的序列。

105.根据权利要求103所述的方法，还包括步骤：

扰乱至少一个所述码的比特值。

106.根据权利要求103所述的方法，其中，所述生成所述第二数字高频脉冲码的步骤包括步骤：

对数值序列滤波。

107.根据权利要求103所述的方法，其中，所述生成所述第二数字高频脉冲码的步骤包括步骤：

生成大致随机的比特值。

108.根据权利要求103所述的方法，其中，所述生成所述第二数字高频脉冲码的步骤包括步骤：

当满足第一预定条件时，生成大致随机比特值。

109.根据权利要求108所述的方法，其中，所述生成所述第二数字高频脉冲码的步骤包括步骤：

当满足第二预定条件时，从所述第一数字码生成比特值。

110.根据权利要求103所述的方法，还包括步骤：

向模拟滤波器输入残余值。

111.根据权利要求103所述的方法，其中，所述生成所述第二数字高频脉冲码的步骤包括步骤：

随机化和整形失配诱发的误差。

112.根据权利要求103所述的方法，还包括步骤：

随机化和整形量化误差。