TW201345164A - 類比轉數位轉換器之系統及方法 - Google Patents

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Abstract

本發明提供一種類比轉數位轉換器(analog-to-digital converter；ADC)系統及方法。根據一個實施例之ADC系統包括：取樣數位轉類比轉換器，設置為取樣類比訊號值與類比高頻振動值之組合；及控制電路，包含失配成形編碼器。控制電路經設置以在類比轉數位轉換操作期間順序地施加複數個數位代碼至取樣數位轉類比轉換器，以導出表示類比訊號值與類比高頻振動值之組合的數位代碼。本發明提供若干實施例。

Description

類比轉數位轉換器之系統及方法 【相關申請案】
本申請案主張於2012年4月20日提出申請之美國臨時申請案第61/636,372號之優先權，該申請案之揭示內容以引用之方式併入本文。
本發明之教示係關於類比電路及方法。特定言之，本發明之教示係關於類比轉數位轉換器(analog-to-digital converter；ADC)及該等ADC之操作。
類比轉數位轉換器(ADC)應用廣泛，包括但不限於感測器介面、工業應用、消費者應用及通訊。已針對於以各種應用以及該等應用在速度、解析度、雜訊、功率消耗及其他性能相關參數方面的不同要求為目標之類比轉數位(analog-to-digital；A/D)轉換開發出各種電路及技術。
第1圖圖示先前技術之連續近似暫存器(successive-approximation-register；SAR)類比轉數位轉換器(SAR ADC)100。連續近似為用於A/D轉換之熟知連續法，其中可在電容式數位轉類比轉換器(capacitive digital-to-analog converter；CDAC)101上取樣類比訊號值VIN，且連續的連續近似A/D轉換操作係用來產生類比訊號值VIN之編碼數值(數位)表示DOUT。控制電路102可將數位代碼序列施加至CDAC 101之複數個輸入終端103，使得CDAC 101之輸出104朝向預定值(例如，GND=0V)收斂。比較器電路105可提供CDAC輸出104之極性之指示。數位控制電路106可使用極性之指示來選擇施加至CDAC輸入終端103之數位代碼序列中的下一個數位代碼。CDAC輸出104可表示類比訊號值VIN相對於施加到CDAC 101之數位代碼的餘數，該CDAC 101併入參考電壓VREF。參考電壓可嵌入於數位代碼之實體表示內。舉例而言，數位代碼之位元之高態(邏輯「一」)可藉由施加至輸入終端103之第一參考電壓電位VH=VREF而實體表示；同樣地，低態(邏輯「零」)可藉由施加第二參考電壓電位VL=GND=0V至輸入終端103而表示。因此，可將數位代碼之位元(位元值)之高/低邏輯值藉由電路系統施加至CDAC之輸入終端，電路系統諸如邏輯閘、開關驅動器及將輸入終端連接至提供複數個參考電壓電位之參考電壓電路107之開關。當餘數朝向零收斂時，數位代碼序列中之最終數位代碼可為類比訊號值VIN之數位表示。數位電路可組合最終數位代碼之位元值以提供編碼數值表示DOUT，該編碼數值表示DOUT可使用標準邏輯位準(例如，在二元加權代碼之1.8V CMOS邏輯位準下的串列通訊)以標準化格式來提供。
CDAC之取樣節點104(該取樣節點104亦為第 1圖中的CDAC 101之輸出104，但取樣節點可與輸出不同)可在獲取時段期間藉由取樣開關108而耦合至預定電位(即接地，GND=0V)。當取樣開關108為斷開時(亦即，當將取樣開關108經控制為實質上非導通時)，充電部分可在取樣情況下於取樣節點104上實質上絕緣。藉由在獲取時段期間將類比電壓訊號VIN(t)耦合至至少一個CDAC輸入終端103，電壓訊號VIN(t)的值VIN在取樣情況下係於CDAC 101上有效地取樣(實質上絕緣之充電部分係表示VIN之取樣值)。取樣開關108及一或更多輸入開關109可藉由數位控制電路106控制。施加之邏輯訊號CNV可用來控制何時取樣類比電壓訊號VIN(t)且執行取樣值VIN之A/D轉換。
類比訊號值VIN之取樣表示之可選定標可藉由 在獲取時段期間施加類比電壓訊號VIN(t)至CDAC輸入終端103之可選子集而達成。此態樣係描述在美國專利第8,130,133號中，該美國專利以引用之方式併入本文，用於描述此定標及先前技術之連續近似ADC之結構及操作。
可指派加權因子至CDAC之輸入終端以特性化 在輸入終端之電壓變化影響充電部分之程度，該充電部分可在取樣情況下於取樣節點處絕緣。或者，當取樣開關為斷開時，加權因子可被視為(定標為)自CDAC輸入終端至CDAC輸出之電壓增益因子。舉例而言，第1圖之示例性CDAC 101可具有帶加權因子(從左至右)w1=0.5、w2=0.25、w3=0.125及w4=0.125的四個輸入終端103。若在取樣情況下將輸入電壓VIN=1.25V施加至全部四個輸入終端103，則取樣節點104 上之充電部分可為(-Qsamp)=C×VIN×(w1+w2+w3+w4)=C×VIN。對於5V之參考電壓(第一參考電位VREF=5V；第二參考電位GND=0V)，Qsamp之相同值對應於數位代碼'0100'，或者，該數位代碼可藉由以下4個位元值描述：b1=0、b2=1、b3=0及b4=0。因此，施加數位代碼'0100'至示例性CDAC 101可使得取樣節點104回復預定電位，該預定電位係當VIN=1.25V時在取樣情況下施加至取樣節點104。此性質反映出，VIN/VREF=(b1*w1+b2*w2+b3*w3+b4*w4)/(w1+w2+w3+w4)=0.25。數位代碼可被認為對應於類比訊號值VIN(對於給定CDAC及參考電壓)，或者數位代碼為類比訊號值VIN之表示(基於參考電壓及複數個加權因子之數位表示)。
量化誤差可取決於CDAC之解析度。當取樣節點 104上之餘數係在對應於解析度之預定範圍內時，數位代碼可被認為表示類比訊號值VIN。因此，數位代碼可對應於(表示)範圍內之任何訊號值，不僅僅為量化誤差恰好為零的特定值。CDAC可具有相對高解析度(即，20位元)，且數位代碼可因此對應於相對窄範圍內之任何訊號值。
當CDAC以類似於本文所述方式的方式操作時、當CDAC以一組加權因子為特徵時及當對應於VIN之數位代碼為已知時，可為CDAC計算表示VIN/VREF之數值。複數個數位代碼可為等效的，在某種意義上而言，該複數個數位代碼全部實質上對應於單個類比訊號值VIN。舉例而言，數位代碼'0011'等效於關於第1圖之示例性CDAC 101之數位 代碼'0100'；兩個數位代碼皆表示VIN/VREF=0.25。名義上，將兩個代碼中之何者藉由控制電路102提供給VIN=1.25V之A/D轉換操作並不重要。
若干數位代碼等效之CDAC可為A/D轉換操作 提供冗餘之量測。冗餘可促進控制電路自可能在連續近似ADC操作期間發生之某些誤差恢復，而無須回到此等誤差可能已發生之操作中的步驟。舉例而言，超範圍技術例證使用冗餘促進ADC自一些誤差恢復。超範圍技術係眾所周知的且該技術可用於管線式ADC、SAR ADC及許多其他類型的ADC中。在A/D轉換操作期間促進超範圍的若干CDAC結構係描述在美國專利申請公開案第US2011/0115661 A1號中，該案以引用之方式併入本文用於描述超範圍技術、用於描述若干CDAC結構及用於描述可結合本發明之教示使用之ADC電路。
熟習此項技術者可分析CDAC結構、識別CDAC 結構之加權因子及設計一種方法以導出藉由數位代碼表示之數值的適合編碼，該數位代碼對應於關於CDAC之類比訊號值。適合編碼可使用二元加權數位代碼表示數值。許多其他適合的編碼技術為熟習此項技術者所熟知。用於減少等待時間參數之編碼技術係描述在美國專利申請公開案第US 2011/0285567 A1號中，該案以引用之方式併入本文用於描述編碼技術及用於描述超範圍技術。同樣地，用於CDAC之許多結構在此技術領域中係已知的，包括利用電容式分壓實現極小加權因子之CDAC，且亦包括其中電阻式DAC電路結構 可用來在節點處提供定標電壓的CDAC，該等節點電容式耦合至取樣節點。因此，電容式數位轉類比轉換器(CDAC)應指具有取樣節點且具有複數個輸入終端之任何數位轉類比轉換器結構(不論是否為純電容式)，充電部分可在取樣情況下於該取樣節點處實質上絕緣，該複數個輸入終端可實質上以加權因子為特徵。因此，可將類比訊號值在CDAC上取樣，且CDAC可實質上以指派給複數個輸入終端中之每一輸入終端的加權因子為特徵。該等性質特性化一般類的電路、取樣數位轉類比轉換器，該等取樣數位轉類比轉換器包括CDAC。
表示來源於經施加至以一組(假定)加權因子為 特徵之CDAC之數位代碼的VIN/VREF的數值之準確度取決於用於計算數值之假定加權因子如何精確地表示實體CDAC結構之一組實際加權因子。在假定加權因子與實際加權因子之間的差異可稱為「加權因子之失配」或「加權因子失配」。 加權因子之失配可(例如)由CDAC中之電容器比值之失配所引起。若在製造CDAC電路之前的設計時間決定假定加權因子，則加權因子失配可受製造重複性影響。CDAC之非理想製造重複性可實質上降低類比轉數位轉換器系統之整體準確度。可藉由在已製造CDAC之後估計(量測)CDAC之實際加權因子而達成較低的加權因子失配程度，且因此達成較好的整體精確度。美國專利第7,705,765號描述可如何量測CDAC之加權因子，及可如何儲存表示量測加權因子之數位代碼且將該等數位代碼與來自A/D轉換操作之數位代碼組合以導出表示類比訊號值之編碼數值。美國專利第7,705,765號 係以引用之方式併入本文用於描述如何量測、儲存及應用表示用於類比轉數位轉換器系統中之CDAC之加權因子的代碼，用於描述超範圍技術，及用於描述若干CDAC結構及基於連續近似之ADC系統之實施及操作。
在美國專利第7,705,765號中描述之電路及方法 可促進CDAC加權因子之極好估計，且可實現併入精確估計(假定)之加權因子之高度準確ADC系統。然而，只有實際加權因子在估計過程之後實質上不改變，才可確保高整體準確度。環境改變(諸如溫度變化)及其他效應可導致一些程度的加權因子失配，由於並未頻繁地量測加權因子，該加權因子失配可降低ADC之整體準確度。以下情況可能是不實際或不理想的：中斷類比轉數位轉換器系統之操作來足夠頻繁地量測加權因子以確保長期準確的操作。
所需要的是類比轉數位轉換器系統，該類比轉數 位轉換器系統對CDAC之加權因子失配具有降低之敏感性，以使得可在不中斷的情況下有效地實施及操作高度準確的類比轉數位轉換器。
根據本發明之教示之一個實施例，類比轉數位轉換器系統包含：取樣數位轉類比轉換器，設置為取樣類比訊號值及類比高頻振動值之組合；及控制電路，包含失配成形編碼器。控制電路經設置以在類比轉數位轉換操作期間將複數個數位代碼順序地施加至取樣數位轉類比轉換器以導出數位代碼。
根據另一實施例，類比轉數位轉換器系統包含： 取樣數位轉類比轉換器，設置為取樣第一類比值，該第一類比值包含一部分類比訊號值及一部分類比高頻振動值；高頻振動產生器電路，設置為在取樣情況下將數位高頻振動代碼施加至取樣數位轉類比轉換器；及控制電路，設置為導出第一數位代碼以表示第一類比值，控制電路進一步設置為組合第一數位代碼及數位高頻振動代碼來導出類比訊號值之編碼數值表示。高頻振動產生器電路經設置以對在先前類比轉數位轉換操作期間導出以表示類比值之先前數位代碼作出回應。
根據類比轉數位轉換器(ADC)之另一實施例， ADC包含：電容式數位轉類比轉換器，設置為取樣類比訊號值及類比高頻振動值之組合；及控制電路，該控制電路包含拌碼位元值之拌碼器電路。控制電路在轉換操作期間將複數個數位代碼順序地施加至電容式數位轉類比轉換器以導出類比訊號值之編碼數值表示。
根據又一實施例，類比轉數位轉換器系統包含： 取樣數位轉類比轉換器，設置為取樣類比值且提供取樣類比值關於數位代碼之餘數的表示；複數個暫存器，設置為儲存表示取樣數位轉類比轉換器之加權因子的代碼，該等加權因子經量測以說明製造過程中之變化；及控制電路，該控制電路包含失配成形編碼器。控制電路經設置以在類比轉數位轉換操作期間導出及施加第一數位代碼至取樣數位轉類比轉換器。進一步包括的是數位電路，該數位電路設置為組合第一 數位代碼之位元值與儲存在複數個暫存器中之代碼以導出數位輸出代碼。
根據另一實施例，在取樣階段及轉換階段運行之 類比轉數位轉換器包含：取樣數位轉類比轉換器，該取樣數位轉類比轉換器具有第一複數個輸入終端及第二複數個輸入終端；及控制電路，該控制電路包含失配成形編碼器。在取樣階段，控制電路設置為將類比輸入訊號耦合至第一複數個輸入終端中之至少一個終端且將數位高頻振動代碼施加至第二複數個輸入終端。在轉換階段，控制電路設置為將複數個數位代碼順序地施加至取樣數位轉類比轉換器以導出類比輸入訊號之值在取樣情況下的編碼數值表示。
根據另一實施例，電容式數位轉類比轉換器設置 為取樣第一類比值，該第一類比值包含一部分類比訊號值及一部分類比高頻振動值。高頻振動產生器電路在獲取時段期間將數位高頻振動代碼施加至電容式數位轉類比轉換器。控制電路設置為導出第一數位代碼以表示第一類比值。控制電路組合第一數位代碼及數位高頻振動代碼以導出類比訊號值之編碼數值表示。高頻振動產生器電路係對在先前類比轉數位轉換操作期間導出之先前數位代碼作出回應以表示類比值。
一種用於使用具有複數個輸入終端之取樣數位 轉類比轉換器導出類比訊號值之編碼數值表示的方法，根據本揭示案之實施例，該方法包含以下步驟：使在取樣數位轉類比轉換器之取樣節點上之第一充電部分絕緣，同時施加第 一數位高頻振動代碼至複數個輸入終端中之至少一個輸入終端；施加第一數位代碼至取樣數位轉類比轉換器，對於該取樣數位轉類比轉換器而言，取樣節點之電位係在預定範圍內；回應於第一數位代碼產生第二數位高頻振動代碼；及組合第一數位高頻振動代碼及第一數位代碼以導出類比訊號值之編碼數值表示。
100‧‧‧類比轉數位轉換器
101‧‧‧CDAC
102‧‧‧控制電路
103‧‧‧輸入終端
104‧‧‧取樣節點
105‧‧‧比較器電路
106‧‧‧數位控制電路
107‧‧‧參考電壓電路
108‧‧‧取樣開關
109‧‧‧輸入開關
110‧‧‧開關
200‧‧‧ADC
201‧‧‧CDAC
201-1‧‧‧電容器
201-2‧‧‧電容器
202‧‧‧控制電路
203-1‧‧‧輸入終端
203-2‧‧‧輸入終端
204‧‧‧取樣節點
205‧‧‧比較器電路
206‧‧‧數位控制電路
206-1‧‧‧數位狀態機
206-2‧‧‧開關驅動器
206-3‧‧‧數位多工器電路
206-4‧‧‧PRN產生器
206-5‧‧‧開關驅動器
206-6‧‧‧拌碼器電路
206-60‧‧‧第一數位多工器電路
206-61‧‧‧第二數位多工器電路
206-7‧‧‧數位電路
207‧‧‧參考電壓電路
208‧‧‧取樣開關
209‧‧‧輸入開關
210‧‧‧開關
220‧‧‧函數關係/鋸齒波特性
221‧‧‧齒間隔
222‧‧‧範圍
223‧‧‧範圍
300‧‧‧ADC
306‧‧‧數位控制電路
306-4‧‧‧失配成形高頻振動產生器
306-40‧‧‧失配成形高頻振動產生器
306-41‧‧‧失配成形高頻振動產生器
306-42‧‧‧失配成形拌碼器代碼產生器
306-43‧‧‧數位多工器電路
306-44‧‧‧正反器電路
306-45‧‧‧正反器電路
400‧‧‧ADC
401‧‧‧放大器電路
402‧‧‧電容器
403‧‧‧開關
404‧‧‧開關
405‧‧‧開關
500‧‧‧ADC
501‧‧‧電容器
502‧‧‧放大器
503‧‧‧電容器
504‧‧‧電容器
505‧‧‧放大器
506‧‧‧電容器
507‧‧‧電容器
508‧‧‧極性反相電路
509‧‧‧極性反相電路
510‧‧‧開關
511‧‧‧開關電容器濾波器
DOUT‧‧‧編碼數值(數位)表示
VIN(t)‧‧‧電壓訊號
VREF‧‧‧參考電壓
GND‧‧‧接地
CNV‧‧‧邏輯訊號
SAMP‧‧‧開關控制訊號
S1H‧‧‧開關控制訊號
S1L‧‧‧開關控制訊號
S2H‧‧‧開關控制訊號
S2L‧‧‧開關控制訊號
S3H‧‧‧開關控制訊號
S3L‧‧‧開關控制訊號
S4H‧‧‧開關控制訊號
S4L‧‧‧開關控制訊號
S5H‧‧‧開關控制訊號
S5L‧‧‧開關控制訊號
S6H‧‧‧開關控制訊號
S6L‧‧‧開關控制訊號
S7H‧‧‧開關控制訊號
S7L‧‧‧開關控制訊號
S8H‧‧‧開關控制訊號
S8L‧‧‧開關控制訊號
S9H‧‧‧開關控制訊號
S9L‧‧‧開關控制訊號
S10H‧‧‧開關控制訊號
S10L‧‧‧開關控制訊號
本文主張及/或描述之本發明之教示係依據示例 性實施例而進一步描述。此等示例性實施例係參閱圖式而詳細描述。此等實施例為非限制性示例性實施例，其中相同的元件符號遍及圖式之若干視圖表示相同的結構，且在該等圖式中：第1圖(先前技術)圖示連續近似類比轉數位轉換器(ADC)100；第2圖圖示本發明教示的ADC 200之第一較佳實施例；第3圖圖示併入ADC 200(第2圖)中之數位控制電路206；第4a圖圖示併入數位控制電路206(第3圖)中之拌碼器電路206-6；第4b圖圖示藉由拌碼器電路206-6(第4a圖)提供之排列(該等排列可描述為序列)與拌碼器代碼的真值表；第5圖圖示在位元值b1、b2、b3、b4於ADC 200 (第2圖)中決定之後介於取樣值與餘數之間的標稱鋸齒波關係；第6圖圖示本發明教示的ADC 300之第二較佳實施例；第7圖圖示併入ADC 300(第6圖)中之數位控制電路306；第8a圖圖示併入數位控制電路306(第7圖)中之失配成形高頻振動產生器306-4；第8b圖圖示併入失配成形高頻振動產生器306-4(第8a圖)中之失配成形高頻振動產生器306-41；第9圖圖示可併入失配成形高頻振動產生器306-4(第8a圖)中之失配成形高頻振動產生器306-40之方塊圖；第10a圖圖示先前技術之連續近似SAR ADC之性能；第10b圖圖示具有增加解析度CDAC之本發明教示的ADC 200之實施例之性能；第10c圖圖示具有增加解析度CDAC之本發明教示的ADC 300之實施例之性能；第11a圖圖示本發明教示的ADC 400之第三較佳實施例；第11b圖圖示ADC 400(第11a圖)之訊號流模型；第12a圖圖示本發明教示的ADC 500之第四較佳 實施例；第12b圖圖示ADC 500(第12a圖)之時序圖；及第12c圖圖示ADC 500(第12a圖)之訊號流模型。
第2圖圖示根據本發明教示的類比轉數位轉換器(ADC)200之第一較佳實施例。ADC 200之結構與第1圖之先前技術之ADC 100具有若干相似性。ADC 200之結構將首先參照ADC 100而描述。在ADC 100與ADC 200之間的若干重要區別將在隨後描述。
ADC 200包含CDAC 201及控制電路202(與ADC 100之CDAC 101及控制電路102相比)。CDAC 201包含第一複數個電容器201-1及第二複數個電容器201-2，該等電容器係藉由取樣節點204連接，當在取樣情況下取樣開關208為斷開時，充電部分可在該取樣節點204上實質上絕緣(與ADC 100之取樣節點104及取樣開關108相比)。第一複數個電容器201-1係經由第一複數個輸入終端203-1耦合至控制電路202。第二複數個電容器201-2係經由第二複數個輸入終端203-2耦合至控制電路202(與ADC 100之輸入終端103及控制電路102相比)。比較器電路205經設置以指示取樣節點204之電位之極性。數位控制電路206經設置以接收極性之指示且提供經由CDAC輸入終端203-1、203-2施加至CDAC 201之數位代碼序列(與ADC 100之比較器電路105、 數位控制電路106及輸入終端103相比)。施加至CDAC 201之數位代碼係藉由參考電壓電路207提供之良好控制的參考電壓電位(VH=VREF表示邏輯「一」，VL=GND=0V表示邏輯「零」)實體地表示(與ADC 100之CDAC 101及參考電壓電路107相比)。數位控制電路206經設置以驅動開關將輸入終端203-1、203-2耦合至輸入電壓訊號VIN(t)或藉由參考電壓電路207提供之參考電壓電位。ADC 200中之一組開關210係等效於ADC 100中之一組開關110。第2圖中之開關210係藉由圖形表示來表示，該圖形表示比第1圖中之開關110之圖形表示更簡潔。開關210之更簡潔表示係在第2圖中用以更好圖示本發明之教示之重要態樣(細節)。熟習此項技術者將理解，第2圖中之一組可選連接209圖示與第1圖中之輸入開關109之結構及功能等效的結構及功能。
在所施加邏輯訊號CNV中之改變啟動A/D轉換 操作，以在CDAC 201上取樣類比訊號值VIN及類比高頻振動值之組合而開始。數位控制電路206經設置以對CNV作出回應且經設置以在取樣情況下斷開取樣開關208以使取樣節點204上之充電部分實質上絕緣。節點204上之實質上絕緣充電部分為取樣值，該取樣值表示在取樣情況下施加至輸入終端203-1、203-2之複數個電壓電位之組合。數位控制電路206係設置為控制開關以在先於取樣情況之獲取時段期間，將輸入電壓訊號VIN(t)耦合至第一複數個輸入終端203-1中之輸入終端T1、T2、T3及T4。數位控制電路206進一步經設置以控制開關以在獲取時段期間將實質上隨機的數位代碼施 加至第二複數個輸入終端203-2中之輸入終端T5、T6、T7、T8、T9及T10。
偽隨機數字(pseudo-random-number；PRN)產生 器係包括於數位控制電路206內且經設置以產生複數個實質上隨機擲硬幣位元值序列。習知線性回饋移位暫存器(linear-feedback-shift-register；LFSR)及/或細胞自動機移位暫存器(cellular-automata-shift-register；CASR)電路可用來產生充分隨機位元值序列(長週期LFSR/CASR序列可以「實質上隨機」或「充分隨機」為特徵)。數位控制電路206係設置為在獲取時段期間經由開關控制訊號(S5H、S5L、S6H、S6L、S7H、S7L、S8H、S8L、S9H、S9L、S10H、S10L)將實質上隨機的6位元代碼DX施加至CDAC輸入終端203-2。可藉由6位元值x5、x6、x7、x8、x9、x10來描述DX，每一位元值具有參考對應CDAC輸入終端之指數的指數。舉例而言，若DX='001011'(x5=0、x6=0、x7=1、x8=0、x9=1、x10=1)，則開關係設置為將參考電壓電位VH耦合至輸入終端T7、T9及T10且將參考電壓電位VL耦合至輸入終端T5、T6、T8。 CDAC 201的特徵可在於複數個加權因子，該複數個加權因子特性化實質上隨機的代碼DX如何對應在取樣情況下於CDAC 201上取樣之實質上隨機的類比「高頻振動」值Vdither(DX)。
於CDAC 201上取樣之充電部分(在取樣情況下 於取樣節點204上實質上絕緣)係取樣值，該取樣值表示經由終端203-1施加至CDAC 201之類比訊號值VIN及經由終 端203-2施加至CDAC 201之實質上隨機的類比高頻振動值Vdither(DX)的組合。因此，CDAC 201係設置為取樣類比訊號值及類比高頻振動值之組合。
CDAC 201的特徵可在於複數個標稱加權因子w(T1)=1/4、w(T2)=1/4、w(T3)=1/4、w(T4)=1/4、w(T5)=1/8、w(T6)=1/16、w(T7)=1/32、w(T8)=1/64、w(T9)=1/128、w(T10)=1/256。為方便起見(在不改變實體結構CDAC 201的情況下)，加權因子可藉由任何因子而定標。將加權因子定標可為便利的，以使得所選擇之一組加權因子的和為一。選擇定標以使得w(T1)+w(T2)+w(T3)+w(T4)=1。
控制電路202係設置為將數位代碼序列施加至CDAC 201以導出10位元數位代碼DY，該10位元數位代碼DY對應於在取樣情況下於CDAC 201上取樣之組合的訊號及高頻振動值。數位代碼DY的特徵可在於10位元值y1、y2、y3、...、y10，每一者具有參考對應CDAC輸入終端之指數的指數。控制電路202係設置為計算DOUT作為位元值與位元值差的加權和DOUT=y1×w(T1)+y2×w(T2)+y3×w(T3)+y4×w(T4)+(y5-x5)×w(T5)+(y6-x6)×w(T6)+(y7-x7)×w(T7)+(y8-x8)×w(T8)+(y9-x9)×w(T9)+(y10-x10)×w(T10)。舉例而言，對於DX='100011'及DY='1011011010'，控制電路202係設置為計算DOUT=(1+0+1+1)/4+(0-1)/8+(1-0)/16+(1-0)/32+(0-0)/64+(1-1)/128+(0-1)/256=183/256
CDAC 201為冗餘的且加權因子w(T1)、w(T2)、 w(T3)、w(T4)係名義上相同的。對於任何代碼DY之位元值y1、y2、y3、y4之排列不改變DOUT之標稱值。因此，位元值y1、y2、y3、y4之次序不影響DOUT或ADC 200之標稱操作。舉例而言，DY代碼'1100_000000'、'0110_000000'、'0011_000000'、'1010_000000'係名義上等效的且對於DX='000000'表示DOUT=0.5。
數位控制電路206係設置為使用連續近似搜尋算法導出代碼DY，該代碼DY表示在CDAC 201上取樣之值。位元值y1、y2、y3、y4係在若干不同序列之一者中決定以導出若干名義上等效的代碼中之一者。第一序列S0=[y1,y2,y3,y4]將用來描述操作。在第一步驟(序列S0)中，第一數位代碼'1000_000000'係施加至CDAC 201且位元值y1係根據藉由比較器電路205指示之極性而設定。舉例而言，若指示取樣節點204為負極性，則y1係設定為1；否則y1係設定為0。在第二步驟中，施加第二數位代碼'y1_100_000000'且位元值y2係根據藉由比較器電路205指示之極性而設定。在第三步驟中，施加第三數位代碼'y1_y2_10_000000'且位元值y3係根據藉由比較器電路205指示之極性而設定。連續近似A/D轉換過程以此方式持續達10個步驟以決定10個位元值，從而導致表示於CDAC 201上取樣之類比值的代碼DY='y1_y2_y3_y4_y5_y6_y7_y8_y9_y10'。
位元值y1、y2、y3、y4之序列係藉由PRN產生器提供之位元值在實質上隨機基礎上選擇。複數個預定序列係藉由數位控制電路206之硬體實施來支援。N項可以N階 乘不同序列而排序，且因此可使用連續近似算法考慮多達4！=24個不同序列來識別y1、y2、y3、y4。有利情況可為：選擇較少數目之序列以藉由數位控制電路支援。數位控制電路206支援4個不同序列：S0=[y1,y2,y3,y4]；S1=[y2,y3,y4,y1]；S2=[y3,y4,y1,y2]；S3=[y4,y1,y2,y3]。對於每一新的A/D轉換操作，在實質上隨機基礎上選擇4個不同序列中之一者以用於A/D轉換操作。舉例而言，假定序列S2係藉由PRN產生器之狀態而選擇。在對於序列S2之轉換操作之第一步驟中，數位控制電路206係設置為將第一數位代碼'0010_000000'施加至CDAC 201且根據藉由比較器電路205指示之極性設定位元值y3。在對於序列S2之轉換操作之第二步驟中，數位控制電路206係設置為將第二數位代碼'00_y3_1_000000'施加至CDAC 201且根據藉由比較器電路205指示之極性設定位元值y4。在對於序列S2之轉換操作之第三步驟中，數位控制電路206係設置為將第三數位代碼'10_y3_y4_000000'施加至CDAC 201且根據藉由比較器電路205指示之極性設定位元值y1。在對於序列S2之轉換操作之第四步驟中，數位控制電路206係設置為將第四數位代碼'y1_1_y3_y4_000000'施加至CDAC 201且根據藉由比較器電路205指示之極性設定位元值y2。連續近似A/D轉換操作繼續進行六個額外步驟，以逐一決定位元值y5、y6、y7 y8、y9、y10。
第3圖圖示數位控制電路206之結構。在獲取時段期間，連續近似之數位狀態機206-1係設置為控制第一複數 個開關驅動器206-2(未明確圖示控制訊號)以提供控制開關之開關控制訊號SAMP、S1H、S1L、S2H、S2L、S3H、S3L、S4H、S4L，所控制的開關包括取樣開關208及輸入開關209，以橫穿第一複數個電容器201-1(見第2圖)施加類比電壓訊號VIN(t)。數位狀態機206-1進一步設置為控制複數個數位多工器電路206-3(未明確圖示控制訊號)，以使得將藉由PRN產生器206-4提供之複數個實質上隨機位元值x5、x6、x7、x8、x9、x10耦合至第二複數個開關驅動器206-5，該第二複數個開關驅動器206-5提供開關控制訊號S5H、S5L、S6H、S6L、S7H、S7L、S8H、S8L、S9H、S9L、S10H、S10L以控制耦合至CDAC 201之第二複數個輸入終端203-2(見第2圖)的開關。數位狀態機206-1係設置為對施加之邏輯訊號CNV作出回應，此可轉變為標示取樣情況且啟動A/D轉換操作。響應於CNV之改變，數位狀態機206-1控制開關驅動器206-2斷開取樣開關208及輸入開關209以使取樣節點204(見第2圖)上之充電部分絕緣。隨後控制開關驅動器206-2、206-5以提供開關控制訊號而將由複數個位元值m1、m2、m3、m4、m5、m6、m7、m8、m9、m10組成之數位代碼M施加至CDAC 201。數位多工器電路206-3係設置為設定位元值m5、m6、m7、m8、m9、m10，該等位元值m5、m6、m7、m8、m9、m10等於藉由數位狀態機206-1提供之複數個位元值b5、b6、b7、b8、b9、b10。拌碼器電路206-6係設置為自PRN產生器206-4接收拌碼器代碼SC，且提供位元值m1、m2、m3、m4作為藉由數位狀態機206-1提供之複數個位元值b1、b2、b3、 b4之排列。拌碼器代碼SC選擇m1、m2、m3、m4作為對應於y1、y2、y3、y4之預定序列之b1、b2、b3、b4的預定排列。舉例而言，序列S2=[y3,y4,y1,y2]可藉由設置拌碼器電路206-6而選擇以使得m3=b1；m4=b2；m1=b3；m2=b4。數位狀態機206-1係設置為在響應於CNV之改變取樣一值之後實施連續近似暫存器搜尋算法(在第一步驟中測試b1=1；在第二步驟中測試b2=1等)。
考慮轉換操作，對於該轉換操作設定拌碼器代碼 SC以選擇序列S2。在第一步驟中，m3=b1=1且將第一代碼M='0010_000000'施加至CDAC 201。當根據藉由比較器電路205指示之極性設定y3=m3=b1時，第一步驟為完整的。在第二步驟中，m4=b2=1且將第二代碼M='00_y3_1_000000'施加至CDAC 201。當根據藉由比較器電路205指示之極性設定y4=m4=b2時，第二步驟為完整的。數位狀態機206-1對於序列b3、b4、b5、b6、b7、b8、b9、b10中之每一餘留位元繼續連續近似算法。當已決定每一位元值b1-b10時，將位元值y1=m1、y2=m2、y3=m3、y10=m10(全體而言DY=M)與位元值x5、x6、x7、x8、x9、x10(全體而言DX)按早前之描述組合。數位電路206-7包含鎖存器以在轉換結束時捕獲數位代碼DX及DY之位元值。數位電路206-7進一步包含組合電路以計算DOUT=y1×w(T1)+y2×w(T2)+y3×w(T3)+y4×w(T4)+(y5-x5)×w(T5)+(y6-x6)×w(T6)+(y7-x7)×w(T7)+(y8-x8)×w(T8)+(y9-x9)×w(T9)+(y10-x10)×w(T10)。數位電路206-7可設置有記憶體電 路(例如暫存器)以儲存用於CDAC 201之加權因子之數位代碼，可在製造ADC 200之後估計該等加權因子以說明製造過程中之變化。數位狀態機206-1隨後控制PRN產生器206-4以更新/更換拌碼器代碼SC及DX之位元值用於下一個獲取時段及A/D轉換操作。
第4a圖更詳細地圖示拌碼器電路206-6。拌碼器 代碼SC包含第一位元值sc1及第二位元值sc2。複數個位元值t1、t2、t3、t4為位元值b1、b2、b3、b4之第一排列(藉由sc2控制)。第一數位多工器電路206-60係設置為對sc2=0提供t1=b1,t2=b2,t3=b3,t4=b4且對sc2=1提供t2=b1,t3=b2,t4=b3,t1=b4。第二數位多工器電路206-61係設置為提供位元值m1、m2、m3、m4作為位元值t1、t2、t3、t4根據sc1之排列。具體而言，設置數位多工器電路206-61以使得：對於sc1=0時，m1=t1，m2=t2，m3=t3，m4=t4；及對於sc1=1時，m3=t1，m4=t2，m1=t3，m2=t4。第4b圖圖示對於全部拌碼器代碼而言，位元值b1、b2、b3、b4至位元值m1、m2、m3、m4之映射。可認識到，sc2控制代碼'b1_b2_b3_b4'之1位置旋轉且sc1控制代碼't1_t2_t3_t4'之2位置旋轉。因此，可認識到，SC='sc1_sc2'之數值N控制代碼'b1_b2_b3_b4'之N位置旋轉。實質上旋轉輸入代碼以導出排列輸出代碼之拌碼器電路可稱為「旋轉式拌碼器」。
拌碼器電路206-6實施在本技術中稱為「動態元 件匹配」的功能，該功能係藉由L.Richard Carley在1989年4月之IEEE Journal of Solid-State Circuits之第24卷中描述。 動態元件匹配之態樣為：藉由加權因子w(T1)、w(T2)、w(T3)、w(T4)之失配產生之誤差(該等誤差可稱為失配引致誤差)經拌碼且可經充分隨機化以實質上呈現類似雜訊之特性。實質上隨機的拌碼器代碼SC之序列的統計性質及拌碼器電路206-6之設置可經選擇，以使得位元值b1(在任何給定A/D轉換操作中)係實質上同等可能地耦合至終端T1、T2、T3、T4中之任何一者。因此，序列b1(n)之表示(包括在取樣節點204上之餘數序列中的表示)的有效加權因子實質上可為w(T1)、w(T2)、w(T3)及w(T4)之平均值。類似性質可特性化b1(n)、b2(n)、b3(n)及b4(n)，實質上b1(n)、b2(n)、b3(n)及b4(n)中之每一者可藉由相同的有效平均值加權因子表示。
恆定類比輸入訊號VIN(t)之數值表示DOUT(n) 之序列可包含藉由加權因子w(T1)、w(T2)、w(T3)、w(T4)之失配產生之失配引致誤差ERR(n)之序列。對於習知SAR ADC 100(第1圖)，失配引致誤差之序列可為恆定ERR(1)=ERR(2)=ERR(3)=...，且若干值DOUT(n)之平均值可能不能實質上改良數值表示之準確度。對於ADC 200(第2圖及第3圖)，拌碼器電路206-6係設置為引致失配引致誤差之序列自一取樣至另一取樣而變化，且若干值DOUT(n)之平均值可為具有改良準確度之VIN之數值表示。
失配引致誤差ERR(n)之序列可具有實質上隨機 的性質，且可藉由通常用來描述諸如雜訊之隨機訊號的參數來描述。動態元件匹配之目標可為降低類比訊號VIN(t)與自A/D轉換類比訊號VIN(t)之失配引致誤差ERR(n)之序列的相 關。L.Richard Carley在1989年描述：失配引致誤差序列可(實質上)為白色雜訊序列，該白色雜訊序列具有零均值且具有取決於加權因子之失配程度的方差。因此，改良準確度可藉由施加至數位代碼序列DOUT(n)之平均操作而實現，即使序列DOUT(n)係來自於轉換可能不恆定之輸入訊號VIN(t)。平均操作(包括非均勻加權平均操作)可作為數位濾波器處理DOUT(n)實施。改良準確度之程度可取決於設置數位濾波器以限制雜訊頻寬之程度。用於降低雜訊頻寬之數位濾波器可為有限脈衝響應(finite-impulse-response；FIR)或無限脈衝響應(infinite-impulse-response；IIR)類型之數位濾波器以對DOUT(n)有效施加脈衝響應加權係數之序列。亦可使用多速率數位濾波技術。
若將加權因子失配降低至低位準(例如，藉由估 計及施加加權因子，如在美國專利7,705,765中所描述)，類似失配引致雜訊誤差序列之方差可小於特性化ADC電路之熱(或其他)雜訊過程之方差。因此，可選擇施加平均操作以改良準確度。本發明教示之實施例可設置為拌碼失配引致誤差序列以引起此等誤差之類似白色雜訊的性質，且總準確度實質上可藉由另一類似白色雜訊的過程(例如熱雜訊)而決定。
L.Richard Carley在1989年描述之動態元件匹配 技術及電路此後已一般化為一類動態元件匹配技術及電路，稱為「失配成形編碼器」。拌碼器電路206-6(第3圖、第4a圖及第4b圖)及L.Richard Carley描述之電路可歸類為零階 失配成形編碼器，該等零階失配成形編碼器名義上使失配引致誤差隨機化為實質上類似白色雜訊的誤差訊號。一階失配成形編碼器、二階失配成形編碼器及高階失配成形編碼器名義上使失配引致誤差隨機化為具有實質上非均勻頻譜功率密度(例如，在訊號頻帶內具有相對較低的頻譜功率密度)之類似雜訊的誤差訊號。在美國專利6,348,884中描述了設置為使失配引致誤差隨機化為在低頻下具有相對較低頻譜功率密度之類似雜訊的誤差訊號的一階失配成形編碼器，該案以引用之方式包括在本文中用於描述失配成形編碼器。對於任何階之失配成形編碼器，拌碼器電路206-6(第3圖)可由另一拌碼器電路代替。失配成形編碼器可設置為使失配引致誤差隨機化為在以下頻率處具有相對較低頻譜功率密度之類似雜訊的訊號：在處理數位代碼序列DOUT(n)之數位濾波器之通帶(訊號頻帶)內的頻率。通帶可包括頻率之基帶範圍(例如，0Hz至100kHz)，或通帶可為頻率之帶通範圍(例如，自100kHz至200kHz)。
拌碼器電路206-6係設置為實質上使藉由對於終 端T1、T2、T3、T4之加權因子失配而產生之失配引致誤差隨機化。有效的平均值加權因子可特性化耦合至拌碼器電路之複數個終端。
第二複數個輸入終端203-2(T5、T6、T7、T8、 T9、T10)之加權因子關於特性化第一複數個輸入終端203-1之有效平均值加權因子的失配亦可產生失配引致誤差。在獲取時段期間藉由將實質上隨機位元值x5、x6、x7、x8、x9、 x10耦合至輸入終端203-2而在CDAC 201上取樣類比高頻振動值之目標可為：降低類比訊號VIN(t)與位元值序列y5(n)、y6(n)、y7(n)、y8(n)、y9(n)、y10(n)之相關。舉例而言，若位元值差序列y5(n)-x5(n)為類似白色雜訊的序列，則對於任何固定加權因子w(T5)，包括失配加權因子，w(T5)×(y5(n)-x5(n))可為類似白色雜訊的序列。因此，自對於輸入終端203-2之加權因子失配之失配引致誤差可藉由限制雜訊頻寬之平均操作而抑制。
第5圖圖示，在位元值b1、b2、b3及b4係藉由 ADC 200中之數位狀態機206-1(第2圖及第3圖)決定之後，餘數值(縱軸)對於在CDAC 201上取樣之值(水平軸)的標稱函數關係220。取樣值可表示為(w(T1)+w(T2)+w(T3)+w(T4))×VIN+(w(T5)×x5+w(T6)×x6+w(T7)×x7+w(T8)×x8+w(T9)×x9+w(T10)×x10)×VREF，或更簡潔地(對於加權因子之選擇定標)表示為VIN+Vdither(DX)。 VIN為在CDAC 201之取樣節點204上取樣之VIN(t)結合類比高頻振動值Vdither(DX)的值。VIN可為在自0V至VREF之滿標度範圍內的任何值。示例性值VIN係標示於第5圖中之橫軸上。若數位高頻振動代碼DX之每一位元值x5、x6、x7、x8、x9、x10為實質上隨機擲硬幣序列，則類比高頻振動值Vdither(DX)=(w(T5)×x5+w(T6)×x6+w(T7)×x7+w(T8)×x8+w(T9)×x9+w(T10)×x10)×VREF可為實質上隨機量，該實質上隨機量可實質上均勻地分佈在一範圍內，該範圍係近似與第5圖 中之鋸齒波特性220之齒間隔221(VREF/4)一樣寬。因此，VIN與在節點204上取樣之類比高頻振動值的組合可實質上均勻地分佈在標示於橫軸上之範圍222內。在近似中，對應於均勻地分佈在範圍222內之隨機變量的餘數值可為分佈在範圍223內之隨機變數。範圍222係藉由鋸齒波特性220之高亮(藉由相對較粗線寬度)部分映射至範圍223。餘數值之範圍223及隨機性質可實質上獨立於在0V至VREF之範圍內的值VIN。在A/D轉換過程結束處，位元值y5、y6、y7、y8、y9、y10可表示餘數值，且每一位元值可來自於實質上隨機擲硬幣序列。因此，類比高頻振動值Vdither(DX)之隨機性質可實質上隨機化且引致位元值y5、y6、y7、y8、y9、y10之隨機性質。偽隨機變量DX可藉由偽隨機數字產生器206-4提供以提供實質上均勻分佈之偽隨機Vdither(DX)，該實質上均勻分佈之偽隨機Vdither(DX)可與VIN組合且在CDAC 201上取樣以引致(以近似方式)對於位元值y5、y6、y7、y8、y9、y10之期望偽隨機性質。因此，位元值差序列y5(n)-x5(n)、y6(n)-x6(n)、y10(n)-x10(n)可實質上描述為隨機變量，且可為(以近似方式)白色雜訊序列。
可以不同方式選擇Vdither(DX)之性質以引致對 於失配引致誤差之各種期望統計性質。舉例而言，Vdither(DX)可均勻地分佈在近似與鋸齒波特性220之一或多個齒一樣寬的範圍內，或Vdither(DX)可成三角形地分佈在兩個齒寬的範圍內。Vdither(DX)可能但不必為不相關(白色雜訊)隨機序列。其次，將描述實施例，其中Vdither(DX)經產生且施加以 隨機化且成形失配引致誤差(之頻譜功率密度)。
第6圖圖示本發明教示的ADC 300之第二實施 例。ADC 300之一態樣係：可由加權因子w(T1)、w(T2)、w(T10)之失配引起之失配引致誤差序列可經引致為具有實質上非均勻頻譜功率密度之實質上隨機的類似雜訊誤差訊號。失配引致誤差序列之總功率可與加權因子之失配程度有關。非均勻頻譜功率密度可提供：失配引致誤差訊號之相對小部分的總功率可存在於ADC 300之訊號頻帶內。數位濾波器(未圖示)可經設置以抑制在訊號頻帶外部的DOUT(n)之頻譜功率。數位濾波器可因此藉由限制雜訊頻寬而提供改良準確度。ADC 300可經設置以在設計時間(在製造ADC 300之前)決定之複數個假定加權因子為基礎計算DOUT(n)。具有實質總功率之類似雜訊的失配引致誤差訊號可藉由限制雜訊頻寬而抑制至低於熱雜訊位準。在另一實施例中，加權因子可在製造ADC 300之後經估計及儲存以降低失配引致誤差訊號之總功率。因此，失配引致誤差訊號之頻譜功率密度可僅低於在訊號頻帶內之熱雜訊之頻譜功率密度，或失配引致誤差訊號之頻譜功率密度可低於在奈奎斯特頻率範圍內的所有頻率下的熱雜訊。在任一種情況下使用ADC 300皆可為有利的。
第6圖之ADC 300與第2圖之ADC 200實質上 相同，不同之處在於由另一數位控制電路306代替數位控制電路206。第7圖中圖示之數位控制電路306與第3圖之數位控制電路206實質上相同，不同之處在於206中之偽隨機數字產生器206-4係由306中之失配成形高頻振動產生器306-4 代替。類似於PRN產生器206-4，失配成形高頻振動產生器306-4係設置為提供耦合至拌碼器電路206-6及數位多工器電路206-3之拌碼器代碼SC及數位高頻振動代碼DX之序列。 第2圖之ADC 200與第6圖之ADC 300之間的差異係與施加於DX(位元值x5、x6、x7、x8、x9、x10)及SC(位元值sc1、sc2)上之性質有關，以引致在失配引致誤差上之期望的近似統計性質。
失配成形高頻振動產生器306-4係設置為在A/D 轉換操作結束時接收藉由數位狀態機206-1提供之位元值b1、b2......b10。位元值b1、b2、b3、b4可為溫度計型代碼'b1_b2_b3_b4'(代碼'0000'、'1000'、'1100'、'1110'、'1111'中之任何一者)。溫度計型代碼'b1_b2-b3_b4'可根據拌碼器代碼SC而旋轉，以使得拌碼器電路206-6實施在美國專利5,221,926或6,348,884中描述之一階失配成形操作。可考慮任何其他失配成形編碼器電路用來替代拌碼器電路206-6。一些失配成形編碼器可內部產生拌碼器代碼(亦即，該等失配成形編碼器可設置為包括一部分的306-4)，且一些失配成形編碼器可設置為接收使用二元加權代碼編碼之輸入訊號(例如，美國專利5,684,482)。實施及操作此等失配成形編碼器之理論對於熟習此項技術者而言係已知的且不需要進一步詳細描述。
失配成形高頻振動產生器306-4係設置為提供數 位高頻振動代碼DX，以使得可由輸入終端203-2之加權因子失配引起之誤差係引致為以頻譜功率密度為特徵之實質上隨 機誤差序列，該頻譜功率密度在所選擇訊號頻帶內相對較低。
數位電路206-7係設置為計算編碼數值 DOUT=y1×w(T1)+y2×w(T2)+y3×w(T3)+y4×w(T4)+(y5-x5)×w(T5)+(y6-x6)×w(T6)+(y7-x7)×w(T7)+(y8-x8)×w(T8)+(y9-x9)×w(T9)+(y10-x10)×w(T10)。失配引致誤差序列之頻譜成分可包括位元值差序列之頻譜成分：y5(n)-x5(n)、y6(n)-x6(n)、...、y10(n)-x10(n)。失配成形高頻振動產生器306-4係設置為引致對於每一位元值差序列之期望頻譜性質。可在取樣情況之前選擇對於位元值差序列之下一個值之極性。具體而言，位元值(例如，x5)可經選擇為邏輯一以引致位元值差序列(例如，y5-x5)中之非正極性值，且可經選擇為邏輯零以引致位元值差序列中之非負極性值。舉例而言，若失配成形高頻振動產生器306-4提供x5=0，則y5-x5=y5-0將取決於在A/D轉換操作期間如何設定b5=y5而為0或1(亦即，非負)。若失配成形高頻振動產生器306-4提供x5=1，則y5-x5=y5-1之結果值將為(-1)或0(亦即，非正)。
第8a圖更詳細地圖示失配成形高頻振動產生器 306-4。失配成形高頻振動產生器306-41(第8b圖)之六個實例係設置為自位元值b5、b6、b7、b8、b9、b10及藉由偽隨機數字產生器(未圖示)提供之實質上隨機位元值PRN5、PRN6、PRN7、PRN8、PRN9、PRN10產生位元值x5、x6、x7、x8、x9、x10。失配成形拌碼器代碼產生器306-42係設置為以-4為模整合二元加權值B(n)=b1(n)+b2(n)+b3(n)+b4(n)。失配成形拌碼器代碼產生器306-42可設置為多路傳輸B(n)至兩個 模4積體電路以抑制潛在的空閒音(見美國專利6,348,884)。失配成形拌碼器代碼產生器306-42係設置為提供拌碼器代碼SC(位元值sc1及sc2)至第4a圖、第4b圖及第7圖中圖示之拌碼器電路206-6。
第8b圖更詳細地圖示失配成形高頻振動產生器306-41。失配成形高頻振動產生器306-41係設置為自b_i(例如，i=5時之b5)及隨機位元值PRNi(例如，i=5時之PRN5)產生位元值x_i(例如，i=5時之x5)。當UPDATE(見第7圖及第8a圖)轉變為指示A/D轉換操作係完整的且有效位元值b_i(例如，i=5時，b5=y5)係提供為對失配成形高頻振動產生器306-41之輸入時，x_i之下一個位元值係藉由正反器(flip-flop；FF)電路306-44提供。二元訊號BALANCE控制數位多工器電路306-43，以使得FF 306-44之輸入訊號在BALANCE=0時為b_i且在BALANCED=1時為PRN_i。第二FF 306-45亦藉由UPDATE計時。FF 306-45係設置為在位元值x_i及位元值b_i相同時保持儲存在FF 306-45中之邏輯狀態，且在位元值x_i及位元值b_i不同時轉換邏輯狀態。
考慮失配成形高頻振動產生器306-41之初始狀態，對於該初始狀態，在UPDATE事件下BALANCE=1。多工器306-43之輸入PRN_i係耦合至FF 306-44，以使得將隨機值PRN_i儲存在FF 306-44中且作為下一個位元值x_i施加。邏輯一(BALANCE=1)係儲存在FF 306-45中。若A/D轉換操作提供b_i=x_i，則BALANCE=1且當將下一個隨機值PRN_i儲存在FF 306-44中用於下一個A/D轉換操作時，所述 情況在下一個UPDATE事件處重複。在某一時刻，A/D轉換操作可提供與x_i不相同的位元值b_i，在此種情況下UPDATE事件使得將BALANCE=0儲存在FF 306-45中且將位元值b_i儲存在FF 306-44中且作為x_i提供。正反器電路306-44及正反器電路306-45係設置為保持該等正反器電路之邏輯狀態直至UPDATE事件發生，對於該UPDATE事件，位元值b_i及位元值x_i係再次不同(使得在UPDATE事件處BALANCE=1，初始狀態)。
因此，失配成形高頻振動產生器306-41可具有 兩種操作模式。在第一操作模式中(BALANCE=0)，數位高頻振動代碼DX之位元值x_i係設定為等於在先前A/D轉換操作中導出之數位代碼DY之位元值。在第二操作模式中(BALANCE=1)，位元值x_i係在實質隨機基礎上設定。失配成形高頻振動產生器306-41係設置為當x_i及b_i不同時在第一操作模式與第二操作模式之間切換。
失配成形高頻振動產生器306-41係設置為確保 位元值差序列b_i(n)-x_i(n)之執行和(整體的)始終在自負一至正一的範圍內(對於所選擇之時間原點n=0)，且失配成形高頻振動產生器306-41可因此特性化為控制位元值差序列b_i(n)-x_i(n)(在0Hz處)之頻譜成分的電路。失配成形高頻振動產生器306-41係設置為在b_i(n)-x_i(n)之執行和為零(以BALANCE=1為特徵之預定條件)時提供實質上隨機位元值，且隨著b_i延遲另外提供x_i(以BALANCE=0為特徵之另一預定條件)。因此，藉由失配成形高頻振動產生器 306-41提供之位元值差序列可實質上隨機化且在選擇之訊號頻帶內具有相對較低的頻譜功率密度。
在另一簡化實施例中，失配成形高頻振動產生器 306-41可由單個正反器代替，該單個正反器藉由延遲b_i之先前值提供x_i。換言之，另一失配成形高頻振動產生器可等效於僅在第一操作模式(BALANCE=0)中操作之失配成形高頻振動產生器306-41。位元值差序列可表示為b_i(n)-x_i(n)=b_i(n)-b_i(n-1)，且因此頻譜成分可藉由差操作而抑制在訊號頻帶內。對於一些應用，失配成形高頻振動產生器306-41可提供位元值差序列之更有效隨機化。
第9圖圖示失配成形高頻振動產生器306-40之 方塊圖。方塊圖顯示：可將失配成形高頻振動產生器306-40顯式地設計為閉迴路控制系統。對於一組設計參數，可將失配成形高頻振動產生器306-41模型化為306-40，且電路因此為實質上等效的。輸入訊號b(n)可為單個位元值訊號(例如第8b圖中之b_i)或輸入訊號b(n)可為包含多個位元值之編碼數值(例如，b(n)可為每一代碼包含3個位元值'b5_b6_b7'之代碼序列)。同樣地，數位高頻振動序列x(n)可為單個位元值(例如，第8b圖中之x_i)之序列或數位高頻振動序列x(n)可為藉由包含若干位元值(例如，'x5_x6_x7')之代碼表示的數值序列。在藉由b(n)表示之數值與藉由x(n)表示之數值之間的差為濾波器H(z)之輸入。濾波器H(z)可具有任何階，且濾波器H(z)可具有可特性化為低通、帶通或高通之頻率響應。舉例而言，較佳實施例可提供二階濾波器 H(z)=(1+0.25/(z+1))/(z+1)。濾波器H(z)可包含用於儲存二元加權編碼狀態變量之顯式多位元暫存器，或濾波器H(z)可包含用於儲存狀態變量之較不習知表示之複數個正反器電路(例如，第8b圖中之正反器電路306-44及正反器電路306-45)。在一些實施例中，濾波器H(z)可設置為對一或多個狀態變量施加飽和限制(及其他類型之非線性)。PRN(n)為實質上隨機編碼數值之序列，該序列與來自濾波器H(z)之輸出組合(添加至來自濾波器H(z)之輸出)。數位高頻振動序列x(n)可為PRN(n)與濾波器H(z)之輸出的組合的量化表示。
第8b圖中之高頻振動產生器306-41為第9圖中之失配成形高頻振動產生器306-40之較佳實施。具體而言，H(z)可為一階低通濾波器且具有Z域轉移函數H(z)=1/(z+1)。b(n)之數值可為0或1。x(n)之數值可為0或1。PRN(n)之數值可為+0.5或-0.5。偽隨機序列PRN(n)可近似擲硬幣隨機過程。量化過程可在輸入大於0時提供位元值x(n)=1，否則提供x(n)=0。因此，失配成形高頻振動產生器電路306-41可特性化為閉迴路控制系統，該閉迴路控制系統設置為引致位元值差之極性以在基帶訊號頻帶內抑制頻譜功率密度。茲包括偽隨機序列PRN(n)以實質上隨機化位元值差序列，且因此隨機化藉由CDAC之加權因子失配引致之誤差。DOUT之計算可包括計算複數個實質上隨機位元值差之加權和，且位元值差可以訊號頻帶內之相對較低的頻譜功率密度為特徵。
第10a圖、第10b圖、第10c圖圖示與先前技術 SAR ADC之性能相比的本發明教示之兩個實施例之性能。可增加第二複數個電容器(在第2圖之ADC 200及第6圖之ADC 300中之201-2)之解析度以將量化誤差降低至極低位準(以便可更清楚地觀察失配引致誤差訊號之性質)。具體而言，第二複數個電容器可包含具有以下標稱值之電容器：C/8、C/8、C/16、C/32、C/64、C/128、C/256、C/512、C/1024、C/1024、C/2048、C/4096、C/8192、C/16384、C/32768、C/65536、C/65536、C/131072、C/262144、C/524288、C/1048576、C/1048576。眾所周知的是，分壓電容式結構可用作小電容器(例如，C/1048576)之替代。亦眾所周知的是，重複標稱值(在此為C/8、C/1024、C/65536、C/1048576)可提供超範圍以抑制潛在的遺漏代碼類型誤差。全差分ADC結構係用來提供雙極性超範圍修正。第二複數個電容器係在增加解析度(差分)CDAC中耦合至第一複數個電容器201-1(第2圖)，該增加解析度(差分)CDAC係如同ADC 200(第2圖)及ADC 300(第6圖)中之CDAC 201設置且操作。因此可增加數位控制電路206、306之解析度及開關驅動器之數量。
第10a圖圖示當將數位控制電路206設置為如同 習知SAR ADC操作時(亦即，當將高頻振動代碼DX及拌碼器代碼SC中之全部位元值設定為零時)之性能。第10b圖圖示當將數位控制電路206設置為如所述般(在DX及SC中之位元值之每一序列為實質上隨機擲硬幣序列)操作時之性能。第10c圖圖示當將數位控制電路206設置為如所述般(產生DX及SC中之位元值以引致一階失配成形)操作時之性能。
所選擇之複數個假定及實際加權因子(反映失配)對第10a圖、第10b圖、第10c圖中之每一者係一樣的。4kHz正弦輸入訊號VIN(t)係提供在低於滿標度6dB之訊號位準處。訊號值序列係在2048ksps下週期性取樣，且使用傅裡葉變換分析對應序列DOUT(n)。
第10a圖圖示對於習知SAR ADC之觀察到的DOUT(n)之頻譜功率密度。諧波畸變係藉由加權因子之失配而引致。諧波畸變之總功率可近似為低於滿標度78dB。
第10b圖圖示對於併入增加解析度CDAC之ADC 200之觀察到的DOUT(n)之頻譜功率密度。失配引致誤差係實質上隨機化且經觀察具有實質上均勻的頻譜功率密度(類似於白色雜訊訊號)。觀察到的失配引致誤差之總功率量可近似為在奈奎斯特頻率範圍(0Hz至1024kHz)內低於滿標度73dB。數位濾波器可設置為藉由8kHz至128kHz之因子限制雜訊頻寬且提供具有增加準確度之數位訊號。具體而言，包含在0Hz至128kHz之頻率範圍內之失配引致誤差之總功率量可近似為低於滿標度82dB。若雜訊頻寬係代之以降低16倍或32倍，則可降低失配引致誤差之帶內功率至近似低於滿標度85dB或88dB。
數位濾波器可設置為降低藉由習知SAR ADC提供之DOUT(n)之雜訊頻寬。然而，實質的諧波畸變可存在於訊號頻帶內。舉例而言，當數位濾波器係設置為降低頻寬32倍時，第10a圖中圖示之諧波畸變之功率可降低小於1dB。因此，數位濾波器可設置為執行平均操作，憑此可改良之ADC 200之準確度實質上超出可藉由相同數位濾波器改良之先前技術之SAR ADC的準確度。
第10c圖圖示併入增加解析度CDAC之ADC 300(第6圖)之觀察到的DOUT(n)之頻譜功率密度。失配引致誤差係實質上隨機化且可經觀察具有在低頻下之相對較低頻譜功率密度。觀察到的失配引致誤差之總功率量可近似為在奈奎斯特頻率範圍(0Hz至1024kHz)內低於滿標度73dB。數位濾波器可設置為限制雜訊頻寬8倍、16倍或32倍且提供其中失配引致誤差之帶內功率可近似為低於滿標度91dB、100dB或109dB之數位訊號。因此，ADC 300可設置為提供比ADC 200或先前技術之SAR ADC更大的頻寬及/或更好的準確度。
第11a圖圖示本發明教示的ADC 400之第三實施例。ADC 400包含可與第6圖之ADC 300(或ADC 300之變體)相同的ADC電路300。ADC 400進一步包含開關電容器電路，該開關電容器電路包含放大器電路401、電容器402及複數個開關403、404、405。在ADC 300之A/D轉換操作結束時，開關403斷開，且開關404閉合(開關405已閉合)，憑此將放大器401設置在具有提供負回饋之電容器402的負回饋設置中。表示取樣節點204處之餘數的充電部分係藉由放大器401轉移至電容器402。在足夠長以允許餘數之實質上完全轉移之一段穩定時間之後，斷開開關405以取樣電容器402上之餘數。在取樣電容器402上之餘數之後，ADC 300經設置在取樣設置中以用對於第6圖之ADC 300所描述之方 式獲取VIN(t)之下一個值VIN。在取樣情況下，斷開取樣開關208。取樣節點204上之實質上絕緣充電部分為取樣值，該取樣值表示VIN與藉由ADC 300提供之數位高頻振動代碼DX之類比高頻振動值Vdither(DX)之組合。在取樣情況之後，依次閉合開關405、斷開開關404且閉合開關403。充電部分係因此轉移回到取樣節點204，該充電部分表示來自先前A/D轉換操作之餘數且如所述在電容器402上取樣。因此，對於A/D轉換操作，取樣節點204表示類比值，該類比值包含一部分類比訊號值、一部分類比高頻振動值及在先前A/D轉換操作中取樣之一部分餘數。ADC 300隨後經設置以導出代碼DY，且下一個餘數係藉由如所述再次設置開關403、404、405而轉移至電容器402，ADC 300經設置以組合數位代碼DX及數位代碼DY以導出VIN之編碼數值表示DOUT。
第11b圖圖示ADC 400之訊號流模型。 VIN(n)+Vdither(DX(n))可表示在取樣情況下在取樣節點204上實質上絕緣之取樣值序列。U(n)可表示於電容器402上取樣且在取樣情況之後轉移至取樣節點204之餘數。Q(n)可表示對應於藉由ADC 300導出之代碼DY(n)之取樣節點204上的充電部分。E(n)可為在代碼DY(n)係藉由ADC 300導出且隨後轉移至電容器402之後留在取樣節點204上之餘數充電部分之序列。具有轉移函數1-NTF(z)之濾波器可表示電容器402上之取樣餘數E(n)之延遲操作且在稍後一個轉換週期後添加該等取樣餘數E(n)，U(n)=E(n-1)。因此，使用Z變換，1-NTF(z)=1/z，意味著雜訊轉移函數可為NTF(z)=1-1/z。
熟習此項技術者將認識到，第11b圖中圖示之訊 號流模型為以所謂的誤差回饋(EFB)拓撲設置之德耳塔-西格馬調變器。因此，第11a圖之ADC 400可設置為根據雜訊轉移函數NTF(z)=1-1/z隨機化且成形DOUT之量化誤差。ADC 400可設置為提供量化誤差在訊號頻帶內之一階抑制。ADC 400可進一步設置為抑制在訊號頻帶內之失配引致誤差。ADC 400係經設置以組合取樣值與在先前類比轉數位轉換操作中取樣之餘數。
設想第三實施例之若干變化。在另一實施例中， 來自若干先前A/D轉換操作之餘數可表示在開關電容器電路中且該等餘數可與取樣值組合以實現更高程度的量化誤差之隨機化及/或成形。舉例而言，操作可藉由第11b圖之訊號流模型描述，且雜訊轉移函數NTF(z)可為二階差分、三階差分或四階差分、陷波濾波器或任何其他雜訊轉移函數以供德耳塔-西格馬調變器使用。
比較器電路205可包括一或多個放大器電路。在 另一實施例中，放大器電路401可藉由包括在比較器電路205內之電路系統而實施。在另一實施例中，放大器電路401可為不同(分離)電路，且比較器電路205可耦合至放大器401之輸出。在彼情況下，可移除開關403(始終斷開)，且開關404可由接線代替(始終閉合)。在另一實施例中，放大器電路401可用來在第一A/D轉換操作結束時取樣電容器402上之餘數，且在後續第二A/D轉換操作期間經設置且作為美國專利申請公開案US2011/0115661 A1之第4圖中之放大器218 再次使用。
在另一實施例中，CDAC可設置為具有超出藉由 連續近似(或以其他方式)導出之數位代碼DY之解析度的解析度。CDAC中之若干電容器可設置為在獲取時段期間施加類比高頻振動值Vdither(DX)，且在A/D轉換操作期間不必為CDAC中之若干電容器施加DY之位元值。施加至CDAC之數位高頻振動代碼DX可因此具有小於A/D轉換過程之最低有效位元步長的最低有效位元步長。數位高頻振動代碼DX中之一些位元值可為實質上隨機的，同時DX中之其他位元值可經產生以成形位元值差序列之頻譜功率密度。可在獲取時段期間為CDAC之一些輸入終端施加預定義固定值。
第12a圖圖示本發明教示的ADC 500之第四實施 例。第12b圖圖示ADC 500之時序圖，該時序圖圖示複數個開關(在第12a圖中藉由時序控制訊號SAMP、PH1、PH2及PH3標記)何時斷開及閉合。第12c圖圖示ADC 500之訊號流模型。ADC 500係類似於ADC 400，因為ADC 500係設置為實質上隨機化且成形ADC電路300之量化誤差。ADC電路300可與第6圖之ADC 300(或ADC 300之變體)相同。在A/D轉換操作之後，當時序控制訊號PH2為高(第12b圖)時，開關電容器電路511(第12a圖)係設置為自取樣節點204(第12a圖)轉移表示餘數R(n)(第12c圖)之充電部分至電容器501。電容器501及放大器502係設置為提供電壓，該電壓實質上為具有負極性之餘數R(n)之執行和(積分)。 電容器503係經切換以轉移充電部分至另一電容器504及放 大器505，該另一電容器504及放大器505設置為提供電壓，該電壓實質上表示具有負極性之R(n)之執行和(二階積分)之執行和。在A/D轉換操作開始時，放大器502、505提供電壓，該等電壓表示對於複數個先前A/D轉換操作之餘數R(n)之歷史(濾波形式)。因此，餘數R(n)係在CDAC 201之輸出204處取樣且作為開關電容器濾波器511之輸入提供。開關電容器濾波器511組合在節點204上取樣之值與來自第一先前ADC操作、第二先前ADC操作、第三先前ADC操作等等之餘數。
ADC 300(第12a圖)以第6圖之ADC 300所述 之方式取樣輸入電壓訊號VIN(t)。取樣節點204上之實質上絕緣充電部分為取樣值，該取樣值表示訊號值VIN與類比高頻振動值Vdither(DX)之組合。在獲取時段期間，電容器506及電容器507係耦合至預定電位(接地)。在取樣情況之後，在A/D轉換操作開始時，電容器506、507係切換至放大器502、505之輸出以添加R(n)之濾波形式T(n)至取樣節點204上之取樣值。因此，對於A/D轉換操作，取樣節點204表示類比值，該類比值包含一部分類比訊號值、一部分類比高頻振動值及在先前A/D轉換操作中取樣之複數個餘數的部分。 極性反相電路508、509可藉由在ADC 500及開關電容器電路511之全差分實施中之對每一放大器502、505互換正輸出終端及負輸出終端而實施(藉由熟習此項技術者所熟知)。因此，如第12c圖所示，濾波器H(z)接收取樣餘數訊號R(n)且提供R(n)之濾波形式T(n)。T(n)係添加至取樣值 VIN(n)+Vdither(DX(n))且作為輸入提供至ADC。轉移函數H(z)之脈衝響應可將T(n)特性化為自先前A/D轉換操作之餘數的加權和。
ADC 300係設置為導出代碼DY，對於該代碼 DY，取樣節點204上之餘數係在對應於解析度(量化)之預定範圍內。因此，如第12c圖所示，DY(n)可為VIN(n)+Vdither(DX(n))+T(n)之量化表示。應注意，當開關510係藉由時序控制訊號PH2閉合時，電容器506、507係切換回到預定電位(接地)。因此，轉移至電容器501之餘數R(n)為取樣值VIN+Vdither(DX)相對於導出代碼DY之餘數。濾波形式T(n)係在A/D轉換操作期間僅暫時轉移至取樣節點204(在取樣節點204上表示)以導出數位代碼DY；該濾波形式T(n)隨後經移除且實質上未包括在轉移至電容器501之餘數R(n)內。在另一實施例中，其他構件可用來提供自T(n)至DY(n)之訊號路徑。舉例而言，可移除電容器506、507(第12a圖)，且電路508、509可由提供電流之跨導台代替，該等跨導台設置為引致比較器電路205之偏移。當對於自先前A/D轉換操作之餘數的加權和(濾波形式)設置電路以引致類比訊號值之編碼數值表示DOUT之量化誤差中之偏差時，提供德耳塔-西格馬電路，用於隨機化且成形量化誤差。
將理解的是，第12c圖中圖示之個別訊號路徑未 必對應於ADC 500之不同實體電路節點。熟習此項技術者將認識到，第12c圖中圖示之訊號流模型為德耳塔-西格馬調變器的訊號流模型，且可選擇開關電容器濾波器511之轉移函 數H(z)以獲得期望雜訊轉移函數用於實質上隨機化及成形量化誤差。舉例而言，H(z)可為設置有用於共振之本地回饋路徑之許多積分器之級聯以在所選擇訊號頻帶內提供大量增益。
本發明教示的第五實施例可具有類似於第2圖之 ADC 200的結構。數位控制電路206(第3圖)可經修改以實施A/D轉換操作，其中拌碼器代碼SC之全部值係在於CDAC 201上取樣之單一值之A/D轉換操作期間使用。具體而言，第一連續近似操作可為SC='00'提供第一數位代碼DY_00。第二連續近似操作可為SC='01'提供第二數位代碼DY_01。第三連續近似操作可為SC='10'提供第三數位代碼DY_10。第四連續近似操作可為SC='11'提供第四數位代碼DY_11。編碼數值表示DOUT可為DOUT_00(如本文所述對於DX而計算，且DY=DY_00)、DOUT_01(如本文所述對於DX而計算，且DY=DY_01)、DOUT_10(如本文所述對於DX而計算，且DY=DY_10)，及DOUT_11(如本文所述對於DX而計算，且DY=DY_11)之平均值。供此第五實施例使用之CDAC可較佳地併入超範圍，以便一旦決定代碼DY_00就可以相對較少的連續近似步驟導出數位代碼DY_01、DY_10及DY_11。 在DY_00、DY_01、DY_10及/或DY_11之間的差可反映加權因子w(T1)、w(T2)、w(T3)及w(T4)之失配，且CDAC可經設置以併入可容納此等差而不改變第一複數個位元值(例如，b1、b2、b3、b4、b5、b6、b7、b8)之超範圍。第五實施例之態樣為，藉由拌碼器電路206-6拌碼之位元值b1、b2、b3、b4實質上係全部藉由一共用加權因子 w(T1234)=w(T1)/4+w(T2)/4+w(T3)/4+w(T4)/4而表示。因此，加權因子w(T1)、w(T2)、w(T3)、w(T4)之失配係藉由平均操作而抑制，該平均操作係在單個A/D轉換操作內部(與藉由數位濾波器實施之平均操作不同，此處之平均操作可被視為在若干A/D轉換操作上之平均)。
在本發明教示之其他實施例中，在單個A/D轉換 操作內部的複數個加權因子之平均操作(類似於所述第五實施例)可與第6圖之ADC 300、第11a圖之ADC 400及/或第12a圖之ADC 500組合。
本發明教示已描述併入連續近似數位控制電路 的若干實施例。熟習此項技術者將認識到，本發明教示不取決於如何導出數位代碼且連續近似A/D轉換操作僅作為實例而提供。本發明教示之其他實施例可使用其他電路及/或方法以提供表示在CDAC上取樣之值的數位代碼。舉例而言，美國專利申請公開案US 2011/0115661 A1描述用於以相對較少的步驟導出數位代碼之電路及方法(例如，可以4個步驟16位元代碼導出)。美國專利申請公開案US 2011/0115661 A1進一步描述可如何使用CDAC為放大器電路提供負回饋且多位元比較器電路(快閃ADC)可設置為在CDAC之節點處而非在取樣節點處評估餘數。本發明教示可有利地與美國專利申請公開案US 2011/0115661 A1(及許多其他類型的類比轉數位轉換器)之教示組合。
二元溫度計編碼器電路或另一專用編碼器電路 可讓來自SAR(或其他)數位控制電路之數位代碼採用失配 成形編碼器之特定類型之拌碼器電路所要求之格式。當拌碼器206-6係與ADC 200中之零階失配成形編碼器一樣而操作時(亦即，藉由實質上隨機拌碼器代碼SC控制)，第4a圖及第4b圖(及其他已知拌碼器電路)之拌碼器206-6之輸入不必以溫度計編碼格式編碼。舉例而言，數位狀態機206-1(第3圖)可設置為跳過本文描述之步驟以決定位元值b2，且代之以設定位元值b2等於位元值b1(因此縮短轉換時間)。
可提供各種類型之拌碼器電路以實施失配成形 編碼器。眾所周知的實例包括旋轉式拌碼器(美國專利5,221,926)、蝶式拌碼器(美國專利5,404,142)、樹形拌碼器(美國專利5,684,482)等。拌碼器電路可藉由選擇排列之拌碼器代碼控制，該排列係藉由響應於一或多個隨機位元值及/或作為拌碼器電路之輸入而提供之位元值的拌碼器電路來支援。一些拌碼器電路比其他拌碼器電路支援更多的排列，且拌碼器代碼之解析度可在一類型之拌碼器電路與另一類型之拌碼器電路上不同。N個終端之排列可藉由序列描述(排序之複數個輸入終端係再排序為排序之複數個輸出終端的序列)。若數位代碼係在複數個步驟中順序地決定，且第一位元值及第二位元值係在任何一步驟中決定，則關於第一位元值是在第二位元值之前決定還是在第二位元值之後決定應該沒有差別。拌碼器電路可為兩個或兩個以上之位元值提供兩個或兩個以上之排列。一些拌碼器電路(例如樹型拌碼器電路)可包括編碼功能(例如，二元加權至單位加權代碼)，且可不具有相同數量之輸入終端及輸出終端。對於此等拌碼 器電路之排列/序列可在將複合功能分離為單獨的編碼功能及單獨的拌碼功能之後而決定/界定。
拌碼器電路不必為設置在數位狀態機與CDAC 之間的電路方塊。比較器電路可包含拌碼器電路且提供CDAC之輸出的拌碼多位元指示。拌碼多位元指示可施加至CDAC而無需進一步拌碼。舉例而言，快閃ADC可為在將拌碼器電路設置為提供拌碼之複數個參考電位(而不是習知固定的複數個參考電位，例如，藉由電阻式參考階梯提供)時提供拌碼多位元指示的比較器電路。
本發明教示之一些實施例不要求拌碼器電路。舉 例而言，ADC 300之變體可設置為以具有僅一種電容器(C/4)而不是第一複數個電容器201-1之CDAC而操作。VIN(t)可在該一種電容器(C/4)上取樣且CDAC中之全部其他電容器可用來施加數位高頻振動代碼DX。僅存在單個位元值之一種排列(全部排列係藉由替代拌碼器電路206-6之接線而實現)。因此，本發明教示之實施例可設置為在無拌碼器電路之情況下操作。
本發明教示之一些實施例可使用一或多個單獨 結構以在取樣情況下取樣一或多個訊號值。取樣之訊號值可隨後(亦即，在取樣情況之後)轉移至CDAC用於A/D轉換操作。在電容器上取樣之訊號值可藉由將電容器之終端連接至CDAC之取樣節點而轉移至CDAC。在一些實施例中，可將差分類比電壓訊號值在取樣情況下施加至電容式結構之第一輸入終端及第二輸入終端，且第一輸入終端及第二輸入終 端可在類比轉數位轉換操作期間短路(且不必施加參考電壓電位)。
本發明教示之一些實施例可設置為以在設計時 間決定之假定加權因子而操作。本發明教示之其他實施例可組合施加至CDAC電路之代碼的位元值與表示一或多個假定加權因子之估計值之代碼的位元值。
在一些實施例中，失配引致誤差可相對較小且可 實質上藉由諸如熱雜訊之其他缺陷而遮蔽。因此，本發明教示之一些實施例可設置為如同奈奎斯特速率類比轉數位轉換器(不涉及藉由數位濾波器之任何平均)而操作。
設想本操作教示之大量變異。本文描述之實施例 僅為示例性實施例之說明。電路系統之適當選擇可取決於特定應用及其他因子，諸如可用類型之半導體、電容器、電阻、可靠性電壓限制、矽面積、成本及額外因子及通常在積體電路之設計中涉及之考慮。舉例而言，數位控制電路可作為CMOS技術中之狀態機而實施，或使用適合於實施此等電路之任何其他熟知電路技術、方法及/或製程技術而實施。各種實施例可併入開關，該等開關係作為CMOS傳輸閘開關、自舉開關、單元件開關及/或任何其他適合的切換元件而實施。 舉例而言，開關之操作應包括一類稱為「開關式運算放大器」的電路，其中開關是控制放大器之輸出阻抗的隱式方面。根據本發明教示而實施之ADC系統可併入複數個半導體元件類型(包括全部風格之MOS、BJT、IGBT、IGFET、JFET、FINFET、有機電晶體、納碳管元件、電子機械開關等)，該複數個半 導體元件類型中之一些可經選擇以經受高電壓輸入訊號VIN(t)，且該複數個半導體元件類型中之一些可經選擇用於快速穩定低壓電路節點。因此，ADC系統可使用製程技術來實施，該製程技術提供除對稱MOS元件之外的不對稱元件(BCD等)，且製程技術可併入氧化物及具有複數個尺寸及電氣性質之其他實體結構。熟習此項技術者將認識到，本發明教示之ADC系統200、300、400及500(在第2圖、第6圖、第11a圖、第12a圖中描繪)及任何其他單端實施例可經修改為本發明教示之類似的全差分示例性實施例。因此，根據本發明教示之ADC系統可介面化具有任意共模電壓位準之差分訊號。其他實施例可介面化關於參考電壓電位界定之單端訊號(單極性或雙極性)，該等單端訊號在與取樣輸入電壓訊號(偽差分操作)相同的時間下可實質上取樣或可不取樣。根據本發明教示之ADC系統之全定標範圍可實質上為參考電壓範圍。或者，根據本發明教示之ADC系統可併入類比定標技術及/或數位定標技術以提供比參考電壓範圍寬或比參考電壓範圍窄的一或多個可選全定標範圍。輸入訊號可藉由有源電路及/或無源電路提供，該等有源電路及/或無源電路可經設計為最佳化各種性能參數，諸如穩定時間、雜訊頻寬、畸變、功率消耗等。當電容器係設置為根據輸入訊號而充電同時有源電路系統處於斷電(或其他降低功率)設置中時，根據本發明教示之ADC系統可在獲取時段期間消耗極少功率(包括實質上零功率)。可在A/D轉換過程之一或多個步驟期間施加共模偏移、充電泵及其他技術以進行關於期望操作點之電 路系統操作(例如，以實質上使充電部分絕緣及/或以避免絕緣PN接合之實質正向偏壓，或以提供期望頻率響應、增益函數等)。比較器電路可提供極性之指示、電位之指示(例如，快閃ADC)，或可用來導出或細化表示取樣值之代碼的一些其他類型之指示。舉例而言，藉由餘數控制之振盪器(例如，VCO)可提供作為可在一段時間內發生之相移的指示。可將冗餘及超範圍併入本發明教示之各種實施例中。冗餘及超範圍的程度可經選擇以滿足特定目標，諸如轉換速率、等待時間、解析度、環境參數、電路複雜性等。
各種類型之偽隨機數字(PRN)產生器係為熟習此 項技術者所熟知。舉例而言，可將PRN產生器實施為提供一或多個位元值序列之LFSR電路及/或CASR電路，該一或多個位元值序列可在經過一段時間(瞬間、分鐘或數千年)之後重複。改良之偽隨機性質可藉由組合多個不同的PRN結構而實現。舉例而言，來自LFSR電路之第一長度之位元值序列可藉由互斥或操作與來自CASR電路之第二長度序列組合。 進一步改良之隨機性質可藉由組合PRN位元值序列與藉由量化實體雜訊過程(例如，熱雜訊)獲得之位元值序列而獲得。 非習知結構可用來產生位元值序列，該等位元值序列可歸類為實質上隨機。舉例而言，失配成形高頻振動產生器306-4(第8a圖)中之PRN5可藉由對複數個位元值(例如，x6互斥或x7)施加非線性操作而提供，該複數個位元值較佳地包括自實體隨機過程獲得之位元值(例如，來自藉由熱雜訊實質上限制之A/D轉換操作的最低有效位元)。
可以設想與本發明之教示結合使用任何已知方 法以克服或抑制類比轉數位轉換器電路(或子電路，例如參考電壓電路)之缺陷。本發明之教示可作為較大ADC系統中之子系統而併入(例如，該子系統可與其他類型之ADC組合，該等ADC包括管線式ADC、SAR ADC、德耳塔-西格馬ADC等)。本發明之教示可在具有較高程度之功能複雜性之電氣系統及/或機電系統中實施，諸如工業控制系統、醫學應用(例如，X射線及MRI機器)、消費者應用(例如，遊戲機及電視機)等。根據本發明教示的ADC系統可提供多個通道以介面化若干不同的類比訊號，例如，經由多工前端電路及/或取樣保持電路之陣列介面化若干不同的類比訊號。失配成形高頻振動產生器(例如，第8b圖中之306-41)可以每一通道為基礎操作，以使得對於每一輸入通道實施暫存器(例如，第8b圖中之正反器電路306-44、306-45)且僅在來自特定輸入通道之樣本被A/D轉換時更新該等暫存器。根據本發明教示實施之ADC系統可在單個半導體基板上實施，或作為封裝中之多個半導體或作為裝配於印刷電路板上之若干元件(或另外以其他方式)實施。根據本發明教示實施之ADC可併入引起在各種設置之間的轉變之時序電路，及/或該ADC可接收藉由外部源提供之時序訊號。類比訊號值之數位代碼及數值表示可以各種格式編碼，且類比訊號值之數位代碼及數值表示可以串行格式、並行格式或認為適合於或有利於應用之一些其他格式與外部系統通信。此等數位代碼可經由提供電流隔離之介面而通信以限制干擾、增強安全性或導出一些其他益 處。
因此，儘管已圖示且描述本發明教示之特定實施例，但很明顯，熟習此項技術者可在不脫離本發明之教示的情況下在本發明之教示之更廣泛態樣中進行改變及潤飾，且因此，隨附申請專利範圍意欲在該隨附申請專利範圍之範疇內涵蓋在本發明之教示的正確精神及範疇內之所有此等改變及潤飾。
200‧‧‧ADC
201‧‧‧CDAC
201-1‧‧‧電容器
201-2‧‧‧電容器
202‧‧‧控制電路
203-1‧‧‧輸入終端
203-2‧‧‧輸入終端
204‧‧‧取樣節點
205‧‧‧比較器電路
206‧‧‧數位控制電路
207‧‧‧參考電壓電路
208‧‧‧取樣開關
209‧‧‧輸入開關
210‧‧‧開關

Claims (112)

  1. 一種類比轉數位轉換器系統，包含：一取樣數位轉類比轉換器，設置為取樣一類比訊號值及一類比高頻振動值之一組合；一控制電路，包含一失配成形編碼器，該控制電路經設置以在一類比轉數位轉換操作期間順序地施加複數個數位代碼至該取樣數位轉類比轉換器，以導出表示該類比訊號值及該類比高頻振動值之該組合的一數位代碼。
  2. 如請求項1所述之類比轉數位轉換器系統，包括電路系統，該電路系統經設置以在該類比轉數位轉換操作期間執行至少一個連續近似步驟。
  3. 如請求項1所述之類比轉數位轉換器系統，其中該失配成形編碼器經設置以抑制在一訊號頻帶內藉由該取樣數位轉類比轉換器之複數個加權因子之失配引致的一誤差。
  4. 如請求項1所述之類比轉數位轉換器系統，其中該失配成形編碼器經設置以實質上隨機化藉由該取樣數位轉類比轉換器之一第一複數個加權因子之失配引致之一誤差。
  5. 如請求項4所述之類比轉數位轉換器系統，進一步包含一高頻振動產生器電路，該高頻振動產生器電路經設置以提供該類比高頻振動值；該高頻振動產生器電路經設置以實質上隨機化藉由該取樣數位轉類比轉換器之一第二複數個加權因子之失配引致的一誤差。
  6. 如請求項1所述之類比轉數位轉換器系統，其中該類比訊號值之一編碼數值表示係部分地藉由計算複數個實質上隨機的位元值差之一加權和而導出。
  7. 如請求項6所述之類比轉數位轉換器系統，其中用於計算該加權和之一係數係在製造該類比轉數位轉換器系統之後導出。
  8. 如請求項6所述之類比轉數位轉換器系統，其中在該複數個實質上隨機的位元值差中之一實質上隨機的位元值差的特點在於：在一訊號頻帶內之一相對較低的頻譜功率密度。
  9. 如請求項1所述之類比轉數位轉換器系統，進一步包含一高頻振動產生器電路，該高頻振動產生器電路經設置以在一取樣情況下施加一數位高頻振動代碼至該取樣數位轉類比轉換器。
  10. 如請求項9所述之類比轉數位轉換器系統，其中該控制電路經設置以組合該數位高頻振動代碼與表示該類比訊號值及該類比高頻振動值之該組合的該數位代碼，以導出該類比訊號值之一編碼數值表示。
  11. 如請求項9所述之類比轉數位轉換器系統，其中該數位高頻振動代碼之一位元值為一實質上隨機量。
  12. 如請求項9所述之類比轉數位轉換器系統，其中該高頻振動產生器電路經設置以對藉由該控制電路在一先前類比轉數位轉換操作中導出以表示一取樣值之一數位代碼作出回應。
  13. 如請求項9所述之類比轉數位轉換器系統，其中該高頻振動產生器電路經設置以實質上隨機化複數個位元值，該複數個位元值在表示該類比訊號值及該類比高頻振動值之該組合的該數位代碼中。
  14. 如請求項9所述之類比轉數位轉換器系統，其中在一第一操作模式中之該高頻振動產生器電路經設置以根據藉由該控制電路在一先前類比轉數位轉換操作中導出以表示一取樣值之一數位代碼之一位元值設定該數位高頻振動代碼之一位元值。
  15. 如請求項14所述之類比轉數位轉換器系統，其中該高頻振動產生器電路經設置以在該第一操作模式與一第二操作模式之間切換；在該第二操作模式中之該高頻振動產生器電路經設置以在一實質隨機基礎上設定該數位高頻振動代碼之該位元值。
  16. 如請求項1所述之類比轉數位轉換器系統，其中該控制電路經設置以提供該類比訊號值及該類比高頻振動值之該組合相對於施加至該取樣數位轉類比轉換器之一數位代碼的一餘數的一指示。
  17. 如請求項1所述之類比轉數位轉換器系統，進一步包含一數位濾波器，該數位濾波器經設置以限制一雜訊頻寬。
  18. 如請求項1所述之類比轉數位轉換器系統，包括電路系統，該電路系統經設置以施加一平均操作。
  19. 如請求項1所述之類比轉數位轉換器系統，包括電路系統，該電路系統經設置以實質上隨機化且抑制在一訊號頻帶內之一量化誤差之一頻譜功率密度。
  20. 如請求項1所述之類比轉數位轉換器系統，進一步包含一開關電容器濾波器，該開關電容器濾波器經設置以接收一餘數值。
  21. 一種類比轉數位轉換器系統，包含：一取樣數位轉類比轉換器，設置為提供一第一類比值之一取樣表示，該第一類比值包含一類比訊號值之一部分及一類比高頻振動值之一部分；一高頻振動產生器電路，設置為在一取樣情況下施加一數位高頻振動代碼至該取樣數位轉類比轉換器；以及一控制電路，設置為導出一第一數位代碼以表示該第一類比值；該控制電路進一步設置為組合該第一數位代碼與該數位高頻振動代碼以導出該類比訊號值之一編碼數值表示；其中該高頻振動產生器電路經設置以對在一先前類比轉數位轉換操作期間導出以表示一類比值之一先前數位代碼作出回應。
  22. 如請求項21所述之類比轉數位轉換器系統，其中該高頻振動產生器電路經設置以實質上等效於一閉迴路控制系統。
  23. 如請求項22所述之類比轉數位轉換器系統，其中該閉迴路控制系統之一階係大於一。
  24. 如請求項22所述之類比轉數位轉換器系統，其中該閉迴路控制系統經設置以抑制在一訊號頻帶內之一誤差之一頻譜功率密度。
  25. 如請求項21所述之類比轉數位轉換器系統，其中該高頻振動產生器電路經設置以實質上隨機化藉由該取樣數位轉類比轉換器之加權因子之失配引致的一誤差。
  26. 如請求項21所述之類比轉數位轉換器系統，其中該高頻振動產生器電路經設置以引致一位元值差之一極性。
  27. 如請求項21所述之類比轉數位轉換器系統，其中該高頻振動產生器電路經設置以對一實質上隨機量作出回應。
  28. 如請求項21所述之類比轉數位轉換器系統，進一步包含一數位濾波器，該數位濾波器經設置以限制一雜訊頻寬。
  29. 如請求項21所述之類比轉數位轉換器系統，其中該控制電路經設置以儲存表示在製造該類比轉數位轉換器系統之後估計之該取樣數位轉類比轉換器之加權因子的代碼。
  30. 如請求項21所述之類比轉數位轉換器系統，其中用於導出該類比訊號值之該編碼數值表示的一計算包括計算複數個實質上隨機的位元值差之一加權和。
  31. 如請求項30所述之類比轉數位轉換器系統，其中在該複數個實質上隨機的位元值差中之一實質上隨機的位元值差的特點在於：在一訊號頻帶內之一相對較低的頻譜功率密度。
  32. 如請求項21所述之類比轉數位轉換器系統，其中該控制電路經設置以執行至少一個連續近似步驟以導出該第一數位代碼。
  33. 如請求項21所述之類比轉數位轉換器系統，其中該控制電路經設置以對該第一類比值相對於施加至該取樣數位轉類比轉換器之一數位代碼之一餘數作出回應。
  34. 如請求項21所述之類比轉數位轉換器系統，包括電路系統，該電路系統經設置以取樣一餘數。
  35. 如請求項21所述之類比轉數位轉換器系統，其中該第一類比值進一步包含在一第一先前類比轉數位轉換操作中取樣之一第一餘數之一部分。
  36. 如請求項35所述之類比轉數位轉換器系統，其中該第一類比值進一步包含在與該第一先前類比轉數位轉換操作不同之一第二先前類比轉數位轉換操作中取樣之一第二餘數之一部分。
  37. 如請求項21所述之類比轉數位轉換器系統，包括電路系統，該電路系統經設置以實質上隨機化且抑制在一訊號頻帶內之一量化誤差。
  38. 如請求項37所述之類比轉數位轉換器系統，其中該控制電路經設置以執行至少一個連續近似步驟以導出該第一數位代碼。
  39. 如請求項21所述之類比轉數位轉換器系統，其中該控制電路進一步包含一拌碼器電路。
  40. 如請求項39所述之類比轉數位轉換器系統，其中該控制電路經設置以在將該拌碼器電路設置為施加一第一排列時，導出表示該第一類比值之該第一數位代碼；該控制電路進一步經設置以在將該拌碼器電路設置為施加與該第一排列不同之一第二排列時，導出表示該第一類比值之一第二數位代碼；及該控制電路進一步經設置以組合該第一數位代碼、該第二數位代碼及該數位高頻振動代碼以導出該類比訊號值之該編碼數值表示。
  41. 一種於一取樣階段及一轉換階段中運行之類比轉數位轉換器，包含： 一取樣數位轉類比轉換器，具有一第一複數個輸入終端及一第二複數個輸入終端；一控制電路，包含一失配成形編碼器；在該取樣階段中，該控制電路經設置以將一類比輸入訊號耦合至該第一複數個輸入終端中之至少一個終端且將一數位高頻振動代碼施加至該第二複數個輸入終端；在該轉換階段中，該控制電路經設置以將複數個數位代碼順序地施加至該取樣數位轉類比轉換器，以導出該類比輸入訊號在一取樣情況下的一值的一編碼數值表示。
  42. 如請求項41所述之類比轉數位轉換器，進一步包含一數位高頻振動產生器電路，該數位高頻振動產生器電路經設置以回應於在一先前轉換階段中導出以表示一取樣類比值之一數位代碼提供該數位高頻振動代碼。
  43. 如請求項41所述之類比轉數位轉換器，進一步包含一高頻振動產生器電路，該高頻振動產生器電路經設置以隨機化一失配引致誤差訊號。
  44. 如請求項41所述之類比轉數位轉換器，其中該失配成形編碼器包含一旋轉式拌碼器電路。
  45. 如請求項41所述之類比轉數位轉換器，包括電路系統，該電路系統經設置以在該轉換階段執行至少一個連續近似步驟。
  46. 如請求項41所述之類比轉數位轉換器，包括電路系統，該電路系統經設置以抑制在一訊號頻帶內之一量化誤差。
  47. 一種類比轉數位轉換器系統，包含：一取樣數位轉類比轉換器，設置為取樣一類比值且提供該取樣類比值相對於一數位代碼之一餘數之一表示；複數個暫存器，設置為儲存代碼，該等代碼表示經量測以說明在一製造過程中之變化的該取樣數位轉類比轉換器之加權因子；一控制電路，包含一失配成形編碼器；該控制電路經設置以在一類比轉數位轉換操作期間導出且施加一第一數位代碼至該取樣數位轉類比轉換器；以及一數位電路，設置為組合該第一數位代碼之位元值與儲存在該複數個暫存器中之代碼，以導出表示一類比訊號值之一數位輸出代碼。
  48. 如請求項47所述之類比轉數位轉換器系統，其中一數位高頻振動代碼係在一取樣情況下施加至該取樣數位轉類 比轉換器，以包括在該取樣類比值中之一類比高頻振動值。
  49. 如請求項48所述之類比轉數位轉換器系統，其中該數位電路經設置以組合該第一數位代碼之位元值與該數位高頻振動代碼之位元值及與儲存在該複數個暫存器中之代碼，以導出表示包括於該取樣類比值中之該類比訊號值的該數位輸出代碼。
  50. 如請求項48所述之類比轉數位轉換器系統，包含一數位高頻振動產生器電路，用於提供該數位高頻振動代碼；該數位高頻振動產生器電路經設置以接收包含於該第一數位代碼中之複數個位元值。
  51. 如請求項50所述之類比轉數位轉換器系統，其中該數位高頻振動產生器電路經設置以控制一位元值差序列之一頻譜成分。
  52. 如請求項50所述之類比轉數位轉換器系統，其中該數位高頻振動產生器電路包含複數個暫存器，該複數個暫存器經設置以回應於選自複數個輸入源之一輸入源之一選擇而更新。
  53. 如請求項47所述之類比轉數位轉換器系統，進一步包含一類比濾波器電路，該類比濾波器電路經設置以接收該取樣類比值相對於該第一數位代碼之一餘數的一表示。
  54. 如請求項47所述之類比轉數位轉換器系統，包括電路系統，該電路系統經設置以隨機化一量化誤差訊號。
  55. 如請求項47所述之類比轉數位轉換器系統，其中該控制電路包含耦合至該取樣數位轉類比轉換器之一多位元快閃類比轉數位轉換器。
  56. 如請求項55所述之類比轉數位轉換器系統，其中該控制電路經設置以執行至少一個連續近似步驟以導出該第一數位代碼。
  57. 如請求項47所述之類比轉數位轉換器系統，進一步包含一數位濾波器，該數位濾波器經設置以限制一雜訊頻寬。
  58. 一種類比轉數位轉換器系統，包含：一電容式數位轉類比轉換器，設置為取樣一類比訊號值及一類比高頻振動值之一組合；一控制電路，包含用於拌碼施加至該電容式數位轉類比轉換器之數位代碼之位元值的一拌碼器電路；該控制電路設置為在一類比轉數位轉換操作期間順序地施加複數個數位代 碼至該電容式數位轉類比轉換器，以導出該類比訊號值之一編碼數值表示。
  59. 如請求項58所述之類比轉數位轉換器系統，其中該拌碼器電路經設置用於動態元件匹配。
  60. 如請求項58所述之類比轉數位轉換器系統，其中該拌碼器電路經設置以作為用於一失配成形編碼器之一拌碼器運行。
  61. 如請求項58所述之類比轉數位轉換器系統，其中該拌碼器電路經設置以抑制在一訊號頻帶內藉由該電容式數位轉類比轉換器之複數個輸入終端之加權因子的失配引致之一誤差。
  62. 如請求項58所述之類比轉數位轉換器系統，其中該拌碼器電路經設置以實質上隨機化藉由該電容式數位轉類比轉換器之一第一複數個輸入終端之加權因子的失配引致之一誤差訊號。
  63. 如請求項62所述之類比轉數位轉換器系統，進一步包含一高頻振動產生器電路，該高頻振動產生器電路設置為提供該類比高頻振動值；該高頻振動產生器電路設置為 實質上隨機化藉由該電容式數位轉類比轉換器之一第二複數個輸入終端之加權因子的失配引致之一誤差訊號。
  64. 如請求項58所述之類比轉數位轉換器系統，其中該類比訊號值之該編碼數值表示之一計算包括計算複數個實質上隨機的位元值差之一加權和。
  65. 如請求項64所述之類比轉數位轉換器系統，其中在該複數個實質上隨機的位元值差中之一實質上隨機的位元值差的特點在於：在一訊號頻帶內之一相對較低的頻譜功率密度。
  66. 如請求項58所述之類比轉數位轉換器系統，進一步包含一高頻振動產生器電路，該高頻振動產生器電路經設置以在一取樣情況下施加一數位高頻振動代碼至該電容式數位轉類比轉換器。
  67. 如請求項66所述之類比轉數位轉換器系統，其中該控制電路經設置以組合該數位高頻振動代碼與經導出以表示該類比訊號值及該類比高頻振動值之該組合的一數位代碼，以導出該類比訊號值之該編碼數值表示。
  68. 如請求項66所述之類比轉數位轉換器系統，其中該數位高頻振動代碼之一位元值為一實質上隨機量。
  69. 如請求項66所述之類比轉數位轉換器系統，其中該高頻振動產生器電路經設置以實質上隨機化且引致複數個位元值在藉由該控制電路導出以表示該類比訊號值及該類比高頻振動值之該組合的一數位代碼中之隨機性質。
  70. 如請求項66所述之類比轉數位轉換器系統，其中該高頻振動產生器電路經設置以對藉由該控制電路在一先前類比轉數位轉換操作中導出以表示一取樣值之一數位代碼作出回應。
  71. 如請求項66所述之類比轉數位轉換器系統，其中在一第一操作模式中之該高頻振動產生器電路經設置以對藉由該控制電路在一先前類比轉數位轉換操作中導出以表示一取樣值之一數位代碼之一位元值作出回應而設定該數位高頻振動代碼之一位元值。
  72. 如請求項71所述之類比轉數位轉換器系統，其中該高頻振動產生器電路經設置以在該第一操作模式與一第二操作模式之間切換，在該第二操作模式中之該高頻振動產生器電路經設置以在一實質隨機基礎上設定該數位高頻振動代碼之該位元值。
  73. 如請求項58所述之類比轉數位轉換器系統，包括電路系統，該電路系統經設置以為在製造該類比轉數位轉換器系統之後估計之該電容式數位轉類比轉換器之加權因子儲存數位代碼。
  74. 如請求項58所述之類比轉數位轉換器系統，包括電路系統，該電路系統設置為在該類比轉數位轉換操作期間執行至少一個連續近似步驟。
  75. 如請求項58所述之類比轉數位轉換器系統，其中該控制電路經設置以提供該類比訊號值及該類比高頻振動值之該組合相對於施加至該電容式數位轉類比轉換器之一數位代碼的一餘數的一指示。
  76. 如請求項58所述之類比轉數位轉換器系統，其中該拌碼器電路經設置以在該類比轉數位轉換操作期間施加至少兩個不同排列。
  77. 如請求項58所述之類比轉數位轉換器系統，其中該控制電路經設置以在將該拌碼器電路設置為施加一第一排列時，導出表示該類比訊號值及該類比高頻振動值之該組合的一第一數位代碼；該控制電路進一步經設置以在將該拌碼器電路設置為施加與該第一排列不同之一第二排列時，導出表示該類比訊號值及該類比高頻振動值之該 組合的一第二數位代碼；該控制電路進一步經設置以組合該第一數位代碼、該第二數位代碼及一數位高頻振動代碼以導出該類比訊號值之該編碼數值表示。
  78. 如請求項58所述之類比轉數位轉換器系統，進一步包含一數位濾波器，該數位濾波器設置為限制一雜訊頻寬。
  79. 如請求項58所述之類比轉數位轉換器系統，包括電路系統，該電路系統設置為施加一平均操作。
  80. 如請求項58所述之類比轉數位轉換器系統，其中該控制電路經設置以實質上隨機化且抑制在一訊號頻帶內之一量化誤差之一頻譜功率密度。
  81. 如請求項58所述之類比轉數位轉換器系統，進一步包含一開關電容器濾波器，該開關電容器濾波器設置為接收包含一量化誤差之一餘數訊號。
  82. 如請求項81所述之類比轉數位轉換器系統，其中該開關電容器濾波器經設置以隨機化且抑制在一訊號頻帶內之該量化誤差。
  83. 一種類比轉數位轉換器系統，包含： 一電容式數位轉類比轉換器，設置為實質上使包含一類比訊號值之一部分及一類比高頻振動值之一部分的一第一類比值絕緣；一高頻振動產生器電路，設置為在一獲取時段期間施加一數位高頻振動代碼至該電容式數位轉類比轉換器；一控制電路，設置為導出一第一數位代碼以表示該第一類比值；該控制電路進一步設置為組合該第一數位代碼與該數位高頻振動代碼以導出該類比訊號值之一編碼數值表示；其中該高頻振動產生器電路經設置以對在一先前類比轉數位轉換操作期間導出以表示一類比值之一先前數位代碼作出回應。
  84. 如請求項83所述之類比轉數位轉換器系統，其中該高頻振動產生器電路經設置以實質上等效於一閉迴路控制系統。
  85. 如請求項84所述之類比轉數位轉換器系統，其中該閉迴路控制系統之一階係大於一。
  86. 如請求項84所述之類比轉數位轉換器系統，其中該閉迴路控制系統經設置以抑制在一訊號頻帶內之一誤差訊號之一頻譜功率密度。
  87. 如請求項83所述之類比轉數位轉換器系統，其中該高頻振動產生器電路經設置以實質上隨機化藉由該電容式數位轉類比轉換器之加權因子之失配引致的一誤差。
  88. 如請求項83所述之類比轉數位轉換器系統，其中該高頻振動產生器電路經設置以引致一位元值差之一極性。
  89. 如請求項83所述之類比轉數位轉換器系統，其中該高頻振動產生器電路經設置以對一實質上隨機量作出回應。
  90. 如請求項83所述之類比轉數位轉換器系統，進一步包含一數位濾波器，該數位濾波器設置為限制一雜訊頻寬。
  91. 如請求項83所述之類比轉數位轉換器系統，其中該控制電路經設置以為在製造該類比轉數位轉換器系統之後估計之該電容式數位轉類比轉換器之加權因子儲存數位代碼。
  92. 如請求項83所述之類比轉數位轉換器系統，其中用於導出該類比訊號值之該編碼數值表示的一計算包括計算複數個實質上隨機的位元值差之一加權和。
  93. 如請求項92所述之類比轉數位轉換器系統，其中在該複數個實質上隨機的位元值差中之一實質上隨機的位元值 差的特點在於：在一訊號頻帶內之一相對較低的頻譜功率密度。
  94. 如請求項83所述之類比轉數位轉換器系統，其中該控制電路進一步包含一失配成形編碼器電路。
  95. 如請求項83所述之類比轉數位轉換器系統，其中該控制電路經設置以執行至少一個連續近似步驟以導出該第一數位代碼。
  96. 如請求項83所述之類比轉數位轉換器系統，其中該控制電路經設置以對該第一類比值相對於施加至該電容式數位轉類比轉換器之一數位代碼之一餘數作出回應。
  97. 如請求項83所述之類比轉數位轉換器系統，其中該控制電路經設置以取樣該第一類比值相對於該第一數位代碼之一餘數。
  98. 如請求項83所述之類比轉數位轉換器系統，其中該第一類比值進一步包含在一第一先前類比轉數位轉換操作中取樣之一第一餘數之一部分。
  99. 如請求項98所述之類比轉數位轉換器系統，其中該第一類比值進一步包含在與該第一先前類比轉數位轉換操作 不同之一第二先前類比轉數位轉換操作中取樣之一第二餘數之一部分。
  100. 如請求項83所述之類比轉數位轉換器系統，其中該控制電路經設置以實質上隨機化且抑制在一訊號頻帶內之一量化誤差。
  101. 如請求項100所述之類比轉數位轉換器系統，其中該控制電路經設置以執行至少一個連續近似步驟以導出該第一數位代碼。
  102. 如請求項100所述之類比轉數位轉換器系統，其中該控制電路經設置以提供該第一類比值相對於施加至該電容式數位轉類比轉換器之一數位代碼的一餘數的一指示。
  103. 一種用於使用具有複數個輸入終端之一取樣數位轉類比轉換器導出一類比訊號值之一編碼數值表示的方法，該方法包含以下步驟：使該取樣數位轉類比轉換器之一取樣節點上之一第一充電部分絕緣，同時施加一第一數位高頻振動代碼至該複數個輸入終端中之至少一個輸入終端；施加一第一數位代碼至該取樣數位轉類比轉換器，對於該取樣數位轉類比轉換器，該取樣節點之一電位係在一預定範圍內； 回應於該第一數位代碼產生一第二數位高頻振動代碼；組合該第一數位高頻振動代碼及該第一數位代碼以導出該類比訊號值之該編碼數值表示。
  104. 如請求項103所述之方法，其中施加該第一數位代碼之步驟包含以下步驟：選擇一序列用於藉由連續近似導出該第一數位代碼。
  105. 如請求項103所述之方法，進一步包含以下步驟：拌碼該等代碼中之至少一者的位元值。
  106. 如請求項103所述之方法，其中產生該第二數位高頻振動代碼之步驟包含以下步驟：濾波一數值序列。
  107. 如請求項103所述之方法，其中產生該第二數位高頻振動代碼之步驟包含以下步驟：產生一實質上隨機位元值。
  108. 如請求項103所述之方法，其中產生該第二數位高頻振動代碼之步驟包含以下步驟：當滿足一第一預定條件時產生一實質上隨機位元值。
  109. 如請求項108所述之方法，其中產生該第二數位高頻振動代碼之步驟包含以下步驟：當滿足一第二預定條件時自該第一數位代碼產生一位元值。
  110. 如請求項103所述之方法，進一步包含以下步驟：輸入一餘數值至一類比濾波器。
  111. 如請求項103所述之方法，其中產生該第二數位高頻振動代碼之步驟包含以下步驟：隨機化且成形一失配引致誤差。
  112. 如請求項103所述之方法，進一步包含以下步驟：隨機化且成形一量化誤差。
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