DE60220839T2 - Multibit delta-sigma analog-digital-wandler mit rauschformung - Google Patents

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Description

  • Die vorliegende Erfindung bezieht sich auf einen Quantisierer für die Verwendung mit einem Delta-Sigma-Analog-Digital-Wandler gemäß dem Oberbegriff des Anspruchs 1.
  • Ein solcher Quantisierer ist aus der US 3,544,993 bekannt.
  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung:
  • Im Allgemeinen bezieht sich die vorliegende Erfindung auf Analog-Digital-Wandler. Insbesondere bezieht sich die vorliegende Erfindung auf Analog-Digital-Wandler, die einen Delta-Sigma-Modulator haben.
  • Erläuterungen zum Stand der Technik:
  • Derzeit werden "überabgetastete" ('oversampled') Analog-Digital-Wandler (analog-to-digital converters, ADC) vom Typ Delta-Sigma-Modulator für Applikationen (wie z.B. Audio) verwendet, die eine genaue Wandlung von analogen Signalen in digitale Signale bei hoher Geschwindigkeit benötigen. Sigma-Delta-Modulator-(ADC)-Wandler weisen einen Delta-Sigma-Wandler und einen Digitalfilter auf, der dessen Ausgangssignal verarbeitet. Die Delta-Sigma-Modulatoren ermöglichen die Verwendung von Komponenten mit geringer Auflösung, die mit einer höheren Abtastrate laufen, um einen hochauflösenden ADC-Wandler bei einer geringeren Abtastrate bereitzustellen. Die Delta-Sigma-Modulatoren ermöglichen geringere Kosten und höhere Genauigkeit als das, was sonst ohne einen Delta-Sigma-Modulator erreichbar wäre.
  • Es besteht ein fortwährender Bedarf, die Abtastraten (Betriebsfrequenz) in Richtung höherer Frequenzen für digitale Empfänger, Radarempfänger und andere Applikationen zu verbessern, die eine ADC-Wandlung mit hoher Geschwindigkeit benötigen.
  • Ein Digital-Analog-Wandler (digital-to-analog converter, DAC) wird üblicherweise innerhalb des Delta-Sigma-Modulators als ein Rückkopplungselement implementiert, dessen Genauigkeit die Genauigkeit des Delta-Sigma-Modulators begrenzt. Die Genauigkeit des DAC-Wandlers ist wiederum durch die Fähigkeit der Entwickler begrenzt, die Elemente des DAC beim Herstellungsprozess aufeinander abzustimmen. Um mit diesem Problem umzugehen, werden oft Techniken des Error-Shaping (Fehlerformung bzw. Fehleranpassung) im Stand der Technik verwendet, um die DAC-Fehlereffekte bezogen auf das Durchlassband des Modulators zu minimieren.
  • Frühere Implementierungen des Error-Shaping oder der zufälligen Ausgestaltung/Anordnung von Fehlern (error randomization) für den Rückkopplungs-DAC in einem zeitkontinuierlichen (continuous-time) Delta-Sigma-Modulator haben einen Schaltkreis zum Schalten oder zum Multiplexen zwischen dem ADC und dem DAC notwendig gemacht. Die Verzögerung durch diesen Schaltkreis addiert sich gewissermaßen zu der minimal erlaubten Zeit für eine halbe Periode des Abtasttaktgebers (sampling clock) und reduziert daher die maximale Abtastfrequenz und die erreichbare Signalbandbreite für ein vorgegebenes Verhältnis beim Überabtasten (oversampling ratio).
  • Außerdem können der zusätzliche Schaltkreis zwischen dem ADC und dem DAC zeitliche Schwankungen (timing jitter) oder andere zeitbezogene Fehler einbringen, die das Grundrauschen des Delta-Sigma-Modulators erhöhen würden und dadurch seinen dynamischen Bereich reduzieren.
  • Daher besteht auf diesem technischen Gebiet der Bedarf für ein System oder eine Technik zum Erhöhen der Geschwindigkeit von Delta-Sigma-ADC-Wandlern, bei denen die damit verbundenen Probleme beseitigt werden.
  • Die eingangs genannte US 3,544,993 offenbart einen bipolaren Analog-Digital-Codierer, der zwei Komparatoren verwendet. Einer der Komparatoren ist mit einem analogen Eingangssignal verbunden, während der andere Komparator mit dem invertierten analogen Signal verbunden ist. Zu jeder Zeit wird genau einer der Komparatoren verwendet, und zwar in Abhängigkeit von dem Vorzeichen des nachfolgenden Abtastwerts, der codiert werden soll. Beide Komparatoren erhalten ihren Schwellwert von demselben Digital-Analog-Wandler (DAC).
  • In dem Dokument von Baird et al., "Linearity Enhancement of Multibit ΔΣ A/D and D/A converters using data weighted averaging", IEEE Transactions an Circuits and Systems II, Analog and Digital Signal Processing, 42 (1995) Dezember, Nr. 12, New York, US, XP 553740 ist ein Algorithmus zum Anpassen bei dynamischen Elementen gezeigt, insbesondere ein Algorithmus zur Durchschnittsbildung unter Verwendung gewichteter Daten. Durch die Verwendung dieses Algorithmus werden die Verzerrungsspektren von DAC-Linearitätsfehlern durch eine Rauschverarbeitung (noise shaping) erster Ordnung geformt, wodurch sich eine Verbesserung des dynamischen Bereichs ergibt, wenn die DAC-Fehler dominieren.
  • Schließlich wird noch auf die US 4,251,803 hingewiesen, auch wenn diese keine Delta-Sigma-Analog-Digital-Wandler (ADCs) betrifft. In diesem Dokument wird eine dynamische Kompensationsschaltung für die Nulleinstellung (zero Offset) für ADCs offenbart. Eine Steuerlogik wandelt ein analoges Signal in ein digitales Ausgangssignal mit einer bestimmten Anzahl von Bits. Das digitale Signal wird an einen DAC geleitet, wo das Signal in ein analoges Signal zurückgewandelt wird und einem Komparator zugeführt wird. Der Komparator vergleicht das tatsächliche analoge Signal mit dem Signal, das von analog nach digital und zurückgewandelt wurde, so dass Unterschiede zwischen dem tatsächlichen und dem konvertierten Signal erkannt werden. In Abhängigkeit von dem Ergebnis, das sich aus dem Vergleich ergibt, wird ein höherer oder ein niedrigerer Pegel erzeugt, bis der Komparator gleiche Signale erhält. Zu diesem Zeitpunkt wird das Signal in einem Ausgangsregister gespeichert.
  • Es ist eine Aufgabe der vorliegenden Erfindung, einen Quantisierer bereitzustellen, der mit einem Delta-Sigma-Analog-Digital-Wandler verwendet werden kann und der die Geschwindigkeit eines solchen Wandlers erhöht und dabei vorzugsweise gleichzeitig das Rauschen reduziert, das vom Quantisierer erzeugt wird.
  • Diese Aufgabe wird durch den eingangs genannten Quantisierer gelöst, der des Weiteren die Merkmale aufweist, die im Kennzeichen des Anspruchs 1 beschrieben sind.
  • ZUSAMMENFASSENDE DARSTELLUNG
  • Die vorliegende Erfindung deckt den Bedarf auf diesem technischen Gebiet für das Konzept eines schnellen, linearen, wenig rauschenden Rückkopplungs-DAC mit mehreren Bits für einen zeitkontinuierlichen Delta-Sigma-Modulator mit hoher Geschwindigkeit für einen überabgetasteten Analog-Digital-Wandler (ADC). Die Erfindung beinhaltet einen Quantisierer, der für eine Verwendung mit einem Delta-SigmaAnalog-Digital-Wandler angepasst ist. Der Quantisierer weist eine Vielzahl von Komparatoren auf, die dafür angepasst sind, ein Eingangssignal mit einer Gruppe von Schwellwerten zu vergleichen und ein digitales Ausgangssignal als Antwort darauf bereitzustellen. (Den Komparatoren werden jeweils entsprechende geeignete Schwellwerte zur Verfügung gestellt.) Gemäß den Lehren der vorliegenden Erfindung wird eine Vorrichtung zum Ändern der Schwellwerte bereitgestellt, um die Wandlungsfehler (conversion errors) zu minimieren. Auch wenn die Vorrichtung zum Ändern der Schwellwerte mit Leitern aus Widerständen (resistive ladders) und/oder Kapazitäten (capacitive ladders) implementiert werden kann, werden gemäß der beispielhaften Ausgestaltung Analog-Digital-Wandler verwendet. Die DACs werden von einer Logik zum Error-Shaping angesteuert.
  • Der erfindungsgemäße Quantisierer ermöglicht einen verbesserten Aufbau eines Delta-Sigma-Analog-Digital-Wandlers. Der verbesserte ADC-Wandler weist eine Vorrichtung zum Verbinden eines Rückkopplungssignals mit einem Signal auf, das repräsentativ für ein Eingangssignal ist, um ein Zwischensignal zu erzeugen. Eine zweite Vorrichtung wird bereitgestellt, um das Zwischensignal zu quantisieren und ein Ausgangssignal bereitzustellen. Wie oben beschrieben, weist der Quantisierer eine Vielzahl von Komparatoren auf, die dafür ausgelegt sind, das Zwischensignal mit einer Gruppe von Schwellwerten zu vergleichen und digitale Ausgangssignale als Antwort darauf bereitzustellen. Der Quantisierer weist des Weiteren eine gleiche Anzahl von Digital-Analog-Wandlern auf, um den Komparatoren Schwellwerte zur Verfügung zu stellen. Die DACs werden von Schaltungen zum Error-Shaping als Antwort auf die Ausgänge der Komparatoren angesteuert. Die Ausgänge der Komparatoren werden zurück zum Kombinierer geführt.
  • Die Erfindung kombiniert einen ADC und einen DAC. Der DAC rekonstruiert das analoge Äquivalent des digitalen Ausgangssignals des ADC. Bei einer bevorzugten Ausführungsform ist der ADC ein Flash-Wandler, der aus einem Komparator je Schwellwert besteht. Der DAC arbeitet derart, dass er die Ausgänge von einer Gruppe von nominal identischen Einheitselementen aufsummiert. Der DAC hat die gleiche Anzahl von Elementen, wie sich Komparatoren in dem Flash-ADC befinden, und jeder Komparator steuert ein Element des DAC an. Es ist ein Merkmal, dass die Schwellwerte der Komparatoren in dem ADC individuell dynamisch angepasst werden können, so dass die Zuordnung zwischen einem Element des DAC und einem bestimmten Schwellwert des ADC von Abtastwert zu Abtastwert unter der Steuerung der Logikschaltung variiert werden kann.
  • Diese Anordnung ermöglicht es, die Zuordnung zwischen den DAC-Elementen und den ADC-Schwellwerten neu zuzuordnen, ohne irgendeine zusätzliche Verzögerung in dem Signalpfad zwischen dem ADC und dem DAC zu bewirken. Bei einem zeitkontinuierlichen Delta-Sigma-Modulator kann so eine zufällige Anordnung oder ein Shaping der Anpassungsfehler bei den DAC-Elementen erreicht werden, ohne einen Nachteil bei der Abtastrate zu erleiden und ohne eine übermäßige Verzögerung in der Rückkoppelschleife hinzuzufügen, die den Modulator destabilisieren könnte oder seine Funktion auf andere Weise verschlechtern könnte.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockdiagramm mit den wichtigsten Elementen eines Delta-Sigma-Analog-Digital-Wandlers, bei dem die Lehren der vorliegenden Erfindung realisiert sind.
  • 2 ist ein Blockdiagramm eines Delta-Sigma-Modulators, der gemäß den herkömmlichen Lehren aufgebaut ist.
  • 3 ist ein Blockdiagramm eines Delta-Sigma-Modulators, der gemäß den Lehren der vorliegenden Erfindung aufgebaut ist.
  • 4 ist ein schematisches Diagramm des Quantisierers des Delta-Sigma-Modulators gemäß der 3.
  • BESCHREIBUNG DER ERFINDUNG
  • Erläuternde Ausführungsformen und beispielhafte Anwendungen werden nun unter Bezug auf die beigefügten Zeichnungen beschrieben, um die vorteilhaften Lehren der vorliegenden Erfindung zu offenbaren.
  • Auch wenn die vorliegende Erfindung hier im Hinblick auf die erläuternden Ausgestaltungen für bestimmte Anwendungen beschrieben ist, sollte es klar sein, dass die Erfindung nicht darauf beschränkt ist. Diejenigen, die über übliche Fähigkeiten auf diesem technischen Gebiet verfügen und Zugang zu den hier bereitgestellten Lehren haben, werden zusätzliche Modifikationen, Anwendungen und Ausgestaltungen, die im Bereich der Erfindung liegen, und weitere Gebiete erkennen, bei denen die vorliegende Erfindung von erheblicher Nützlichkeit ist.
  • 1 ist ein Blockdiagramm mit den wichtigsten Elementen eines Delta-Sigma-Analog-Digital-Wandlers, bei dem die Lehren der vorliegenden Erfindung reali siert sind. Der ADC 10 weist einen Delta-Sigma-Modulator 20 und einen Digitalfilter und Decimator 30 auf. (Der Digitalfilter und Decimator 30 können gemäß einem herkömmlichen Konzept und Aufbau sein.) Der ADC digitalisiert ein analoges Eingangssignal, welches aus Komponenten innerhalb einer vorgegebenen Bandbreite besteht, das durch abgetastete Daten mit der Ausgangsabtastfrequenz fout dargestellt werden kann. Die Abtastrate des Modulators, fs, ist höher als die Ausgangsrate bei dem Verhältnis der Überabtastung (oversampling ratio, OSR). Der Ausgang des Modulators 20 bei der hohen Rate fs hat eine geringe Auflösung (eine geringe Anzahl an Bits), aber hat die Eigenschaft, dass der Quantisierungsfehler, der sich aus der niedrigen Auflösung ergibt, im Hinblick auf die Frequenz geformt ist, um seine Amplitude innerhalb der gewünschten analogen Eingangs-Bandbreite zu minimieren. Der nachfolgende Digitalfilter und Decimator leitet nur das Frequenzband weiter, das das Eingangssignal aufweist, so dass der größte Teil des Quantisierungsfehlers blockiert wird und die Abtastrate auf fout reduziert wird. Das Ergebnis ist ein hochauflösender (hohe Anzahl von Bits und ein geringer Quantisierungsfehler) Datenstrom mit der Rate fout, der das analoge Eingangssignal richtig wiedergibt.
  • 2 ist ein Blockdiagramm einer einfachen Ausführungsform eines Delta-Sigma-Modulators 20', der gemäß den herkömmlichen Lehren gebaut wurde. Der herkömmliche Delta-Sigma-Modulator 20' fügt eine Verzögerung in den entscheidenden Rückkopplungspfad für einen zeitkontinuierlichen Modulator mit hoher Geschwindigkeit ein und weist eine gemeinsame Transkonduktanz 22' auf, die eine Eingangsspannung in einen Ausgangsstrom wandelt. Der Strom wird durch einen Summierer 24' mit einem Rückkopplungssignal kombiniert, der von einem Rückkopplungs-DAC 26' bereitgestellt wird. Der Ausgang des Summierers wird auf den Integrator 28' gegeben. Das integrierte Signal wird auf einen Quantisierer 30' gegeben, der typischerweise mit einer Vielzahl von Komparatoren mit festen Schwellwerten implementiert ist. Die Ausgänge der Komparatoren stellen ein digitales Ausgangssignal des Quantisierers bereit. Das Ausgangssignal des Quantisierers wird über eine Schaltung 31' zum Error-Shaping auf den Rückkopplungs-DAC 26' zurückgekoppelt. Die Schaltung zum Error-Shaping ist als Logik zum Auswählen eines DAC-Elements implementiert. Die Logik zum Auswählen eines DAC-Elements speist ein Signal in den Rückkopplungs-DAC ein, das in der Lage ist, den Wandlungsfehler bzw. den Rückkopplungsfehler zu minimieren. Die DAC-Rückkopplungsfehler sind äquivalent zu den Fehlern am Eingang und können als solche einen limitierenden Faktor in der Gesamtleistungsfähigkeit des ADC sein. Außerdem begrenzt die Verzögerung durch Quantisierer und DAC die erreichbare stabile Verstärkung in der Rückkopplungsschleife und damit den Grad, auf den das Quantisierungsrauschen unterdrückt werden kann, was wiederum einer der limitierenden Faktoren der ADC-Leistungsfähigkeit sein kann. Dies gilt insbesondere für komplexere Modulatoren. Die Gesamtgenauigkeit des Delta-Sigma-Modulators hängt von der Zuordnung zwischen dem analogen Signal von dem Rückkopplungs-DAC und dem digitalen Ausgangssignal des Modulators ab.
  • Der Aufbau der Wahl für höchste Geschwindigkeiten ist ein Array aus N Komparatoren für den Quantisierer 30' und einen DAC 26' mit N gleichgewichteten geschalteten Stromquellen (switched current sources), wobei jeder Komparator direkt einen der DAC-Stromschalter ansteuert. Die Ausgänge der DAC-Stromschalter steuern direkt in den Stromsummierknoten 24'. Die Größe des Ausgangssignals des DAC 26' ist die Ladungsmenge, die gleich dem Produkt aus der Größe des DAC-Elementstroms und der Länge eines einzelnen Abtastwerts des DAC-Ausgangssignals ist.
  • Wie oben erwähnt ist es unglücklicherweise so, dass solche Implementierungen von Techniken zum Error-Shaping gemäß dem Stand der Technik für den Rückkopplungs-DAC bei einem zeitkontinuierlichen Delta-Sigma-Modulator eine erhebliche Verzögerung zwischen dem ADC 28', 30' und dem DAC 26' gebracht haben. Die Verzögerung durch diese Schaltung addiert sich gewissermaßen zu der minimal erlaubten Zeit für eine halbe Periode des Abtastratengebers und reduziert dadurch die maximale Abtastfrequenz und die erreichbare Signalbandbreite für ein vorgegebenes Verhältnis der Überabtastung.
  • Eine weitere Fehlerquelle bezüglich des DAC ist die fehlende Abstimmung zwischen den nominal identischen Einheitsstromquellen. Verschiedene Algorithmen zum Error-Shaping existieren im Stand der Technik, um die Reihenfolge festzulegen, in der die DAC-Elemente bei einem überabgetasteten DAC verwendet werden, so dass die Effekte der Fehler aufgrund der fehlenden Abstimmung zwischen den einzelnen Elementen sich über einige Bereiche von Frequenzen im Wesentlichen auslöschen. Daher ist es vor der Abtastzeit nicht bekannt, wie viele Elemente des DAC eingeschaltet werden; der Algorithmus weist eine Priorität für die Verwendung eines bestimmten Elements zu. Die Elemente mit den höchsten Prioritäten, die verwendet werden sollen, werden den Komparatoren zugewiesen, die als erste einschalten, das heißt, solche mit den kleinsten Werten der Schwellwertspannung. Herkömmlicherweise werden die Komparatoreingänge durch ein Netzwerk mit einer Leiter von Widerständen geführt, die eine feste Beziehung von Schwellwertspannungen unter den Komparatoren festlegt. Die Zuweisung von DAC-Elementen mit hoher Priorität zu Komparatorelementen mit einem niedrigen Schwellwert wird dann über eine Schaltmatrix erreicht, oder einer äquivalenten Verteilerschaltung, die sich zwischen den Quantisiererausgängen und den DAC-Elementschaltern befindet.
  • Demnach besteht auf diesem technischen Gebiet weiterhin der Bedarf nach einem System oder einer Technik zum Erhöhen der Geschwindigkeit von Delta-Sigma-ADC-Wandlern, wobei die damit verbundenen Probleme behoben werden.
  • 3 ist ein Blockdiagramm eines Delta-Sigma-Modulators 20, der gemäß den Lehren der vorliegenden Erfindung aufgebaut wurde. Der Modulator 20 ist ähnlich zu dem Modulator 20 gemäß der 2, jedoch mit den folgenden Ausnahmen:
    • 1) Der Quantisierer 30 weist ein neues und einzigartiges Konzept auf, das weiter unten noch genauer erläutert wird,
    • 2) der Rückkopplungs-DAC 26 wird direkt durch den Ausgang des Quantisierers 30 gespeist,
    • 3) das Ausgangssignal der Auswahllogik 31 für das DAC-Element wird dem Quantisierer 30 zur Verfügung gestellt, und
    • 4) die Logik zum Error-Shaping ist gemäß den Lehren der gleichfalls anhängigen Patentanmeldung des hiesigen Anmelders und mit dem Titel "Bandshaped Mismatch-Error Cancellation For An Oversampled Digitalto-Analog Converter" (Bearbeitungsnummer des Anwalts PD R98091) implementiert.
  • 4 ist eine schematische Darstellung des Quantisierers 30 des Delta-Sigma-Modulators gemäß der 3. Der Quantisierer 30 weist ein Array von N unterstützenden (Versatz) DACs 32, 34 und 36 auf. Jeder unterstützende (auxiliary) DAC 32, 34 und 36 empfängt Daten bezüglich des Versatzes des Schwellwerts von der Auswahllogik 31 für das DAC-Element und stellt den Schwellwert für jeden einer Vielzahl von Komparatoren 42, 44 und 46, jeweils entsprechend, ein. Die Ausgänge der Komparatoren werden in herkömmlicher Weise zwischengespeichert (latched). Die Ausgänge der Speicher (latches) 72, 74 und 76 werden verwendet, um die Stromquellen 82, 84 und 86 in einen Ausgangsknoten zu schalten.
  • Gemäß den vorliegenden Lehren wird eine Neuzuweisung der Zuordnung zwischen den Schwellwerten der Komparatoren und den DAC-Elementschaltern dadurch erreicht, indem dynamisch die Schwellwerte der Komparatoren verschoben werden, wobei eine feste Verbindung zwischen einem bestimmten Komparatorausgang und einem DAC-Schalter beibehalten wird. Dies wird mittels des Arrays von N unterstützenden DACs 32, 34 und 36 erreicht, von denen jeder eine entsprechende Anzahl von Eingängen des Komparatorschwellwerts individuell ansteuert, wie es in der 4 gezeigt ist, so dass niedrige Schwellwerte den Komparatoren zugewiesen werden können, die den Elementen mit hoher Priorität in dem Rückkopplungs-DAC 26 verbunden sind. Diese unterstützenden DACs 32, 34 und 36 sind derart ausgewählt, dass sie erheblich weniger strenge Anforderungen an die Genauigkeit haben als der Rückkopplungs-DAC 26, da jegliche Fehler, die von diesen DACs eingebracht werden, äquivalent zu den Quantisierungsfehlern in dem Quantisierer sind und im Rahmen der Verstärkung über die gesamte Rückkopplungsschleife des Delta-Sigma-Modulators unterdrückt werden. Die unterstützenden DACs bringen keine Diskrepanz zwischen dem digitalen Ausgangssignal des Modulators und dem analogen Ausgangssignal des Feedback-DAC ein. Das bedeutet, dass es die vorliegende Erfindung erlaubt, die Zuordnung zwischen den Schwellwerten der Komparatoren und den Rückkopplungs-DAC-Elementen neu zuzuordnen und weder die Regenerationszeit des Komparators beeintrchtigt wird noch irgendeine zusätzliche Verzögerung in den Pfad durch den Quantisierer und den Rückkopplungs-DAC eingebracht wird.
  • Der grundlegende Vorteil der vorliegenden Erfindung ist das Ausschalten einer unnötigen variablen Verzögerung in dem entscheidenden Pfad zwischen dem Ausgang des Quantisierers und den DAC-Schaltern. Es ist allgemein erwünscht, dass die Verzögerungen, die dem Quantisierer und dem Rückkopplungs-DAC zugewiesen sind, durch Taktsignale gesteuert werden. Insbesondere definiert das Takten der Rückkopplungs-DAC-Schalter das allgemeine Schwanken beim ADC-Abtasten und sollte sehr präzise sein. Das minimale Inkrement bei der Verzögerung, das leicht durch das Takten gesteuert werden kann, beträgt eine halbe Periode des Abtastratengebers.
  • Der gesamte Quantisierer und Rückkopplungs-DAC, wie in der 4 gezeigt, weist N identische Signalpfade auf. In jedem Pfad ist der Komparator funktional äquivalent zu einem D-Zwischenspeicher (D latch), der das Eingangssignal (ist durchlässig) nachverfolgt, wenn dessen Taktgeber auf einem hohen Pegel ist (high) und hat eine positive Rückkopplung, wenn sein Taktgeber auf einem niedrigen Pegel ist (low), so dass sein Output in einen gesättigten oder begrenzenden logischen Zustand gesteuert wird. Sehr schnelle Komparatoren haben üblicherweise eine geringe Verstärkung beim Modus der Nachverfolgung (track mode), so dass wenn das Eingangssignal für den Komparator in der Nähe der Schwellwertspannung liegt (die Spannung am Referenzeingang des Komparators) kann das Ausgangssignal viel weniger sein als ein gesamter logischer Hub (full logic swing) zur Abtastzeit. Beim Modus der Regenerierung (regeneration mode) gibt es eine positive Rückkopplung, so dass die Ausgangsspannung ansteigen wird, bis sie bei einem vollen Hub gesättigt ist. Falls die Spannung zu Beginn, wenn der Komparator auf Regeneration geschaltet wird, nur einen kleinen Bruchteil des logischen Hubs beträgt, wird der anfängliche Aufbau exponentiell mit einer charakteristischen Zeitkonstanten sein, die 'Regenerationszeitkonstante' ('regeneration time constant') genannt wird. Damit der DAC-Schalter reproduzier bar zur richtigen Zeit betrieben wird, um genau eine Einheitsladung in den Summierknoten zu liefern, muss er von einem gesamten logischen Hub (full logic swing) angesteuert werden. Wenn das Ausgangssignal des Komparators noch nicht eingeschwungen ist, wenn es auf den DAC-Schalter geführt wird, wird etwas weniger als ein ganzer Puls an den Summierknoten geleitet. Der Fehler erscheint dann als ein Rauschausdruck im Ausgangssignal des DAC. In Abhängigkeit von dem erforderlichen Grundrauschen ist es üblicherweise notwendig, dem Komparator das Fünf- oder Zehnfache der Regenerationszeitkonstanten zu geben, um einzuschwingen, so dass das Auftreten von verkürzten Pulsen hinreichend ist, um ignoriert werden zu können.
  • Mit dem Speicherschema gemäß der 4 befindet sich der Speicher unmittelbar hinter dem Komparator 62, 64, 66 im Modus der Nachverfolgung, während sich der Komparator 42, 44, 46 regeneriert, so dass sein Ausgang dem Kornparatorausgang einem exponentiellen Aufbau und Sättigung folgen wird. Eine halbe Taktperiode nach der Abtastzeit wird der zweite Zwischenspeicher nach dem Komparator 72, 74, 76 von Halten (hold) auf Nachverfolgen (track) umgeschaltet und sein Ausgang wird dann dem Ausgang des ersten Zwischenspeichers folgen. Wenn der Komparator und der erste Zwischenspeicher auf einen ganzen, gesättigten logischen Hub innerhalb der halben Periode des Taktgebers eingeschwungen sind, dann wird der Ausgang des zweiten Zwischenspeichers in einer reproduzierbaren Art und Weise geschaltet und damit geeignet zum Ansteuern des DAC-Schalters sein. Die zeitliche Rahmenbedingung für die maximale Abtastrate ist dann als die eine halbe Periode des Abtastratengebers zu sehen und muss die Laufzeitverzögerung des Zwischenspeichers plus die entsprechende Anzahl von Komparator-Zeitkonstanten einschließen, um ein angemessen niedriges Grundrauschen sicherzustellen.
  • Wenn eine Schaltmatrix oder eine äquivalente Schaltung zwischen den Komparatoren und den DAC-Schaltern verwendet wird, um die Verbindungen zwischen den Komparatoren und den DAC-Elementen neu zuzuordnen, wird dies eine weitere Verzögerung einbringen. Es wird des Weiteren wahrscheinlich eine Variation in der Verzögerung einbringen, die von der jeweiligen gewählten neuen Zuordnung ab hängt. Um zu verhindern, dass diese Schaltung weitere Fehler aufgrund von zeitlichen Variationen einbringt, sollte sie von den DAC-Schaltern mittels zumindest zweier Zwischenspeicher isoliert werden. Wenn sie zwischen den Komparatorausgang und den ersten Zwischenspeicher nach dem Komparator angeordnet wird, addiert sich ihre Verzögerung direkt zu der minimalen akzeptablen halben Periode des Abtastratengebers. Dies begrenzt die maximal nutzbare Abtastrate und daher das erzielbare Verhältnis zum Überabtasten für den Delta-Sigma-Modulator. Wenn eine weitere Anordnung von Zwischenspeichern zwischen dem Quantisierer und den DAC-Schaltern angeordnet würden, um die Schaltungsverzögerung zu berücksichtigen, ohne die Regenerationszeit negativ zu beeinflussen, würde die zusätzliche Gesamtverzögerung die Antwort der Rückkopplungsschleife erheblich verschlechtern.
  • Es ist auch wert darauf hinzuweisen, dass es für Algorithmen zur Fehlerauslöschung erforderlich ist, dass die Fehler wiederholbar sind. Bei einem festen Pfad von jedem Komparator zu einem DAC-Schalter sollte es keine Variation bei kleineren bei Taktungsfehlern geben, die von verschiedenen Einstellungen von Verteilerschaltungen zwischen dem Quantisierer und dem DAC stammen. Daraus folgt, dass die Technik des Änderns der Komparator-Schwellwerte eine genauere Auslöschung bereitstellen kann, als man dies in der Praxis mit einer Verteilerschaltung zwischen dem Quantisierer und dem DAC erreichen kann.
  • Die vorliegenden Lehren lassen sich natürlich auch für den Fall anwenden, wo die DAC-Fehler dem Zufall unterworfen werden, um fehlerhafte Antworten zu minimieren, ohne dabei auf die Verwendung eines Algorithmus zur Fehlerauslöschung (error-canceling) zurückzugreifen.
  • Eine Rahmenbedingung, die bei dieser Erfindung für deren Implementierung erfüllt sein sollte, ist, dass die Priorität bei der DAC-Elementverwendung nicht von dem Quantisiererausgangssignal des aktuellen Abtastwerts abhängen darf, sondern nur von der DAC-Elementverwendung bei vorherigen Abtastwerten. Die Implementierung eines Algorithmus zum Error-Shaping muss derart sein, dass die Prioritäten für einen bestimmten Abtastwert bestimmt werden können und in geeignete Ansteu ersignale für die unterstützenden DACs decodiert werden können, so dass eine ausreichende Zeitspanne verbleibt, um diesen DACs vor der Abtastzeit ein Einschwingen zu ermöglichen. Für einige Algorithmen, wie die in dem oben referenzierten Patent (Bearbeitungsnummer des Anwalts PD R98091), "Bandshaped mismatch error cancellation" ist dies sicher gegeben. Dieser Ansatz ist jedoch nicht auf solche Algorithmen anwendbar, wie sie beispielsweise von Adams und Kwan im US-Patent 5,404,142 "Data-Directed Scrambler for Multi-Bit Noise-Shaping D/A Converters" beschrieben sind, wo Daten von dem aktuellen Abtastwert verwendet werden, um zu bestimmen, welche DAC-Elemente verwendet werden sollen.
  • Das unveränderte Ausgangssignal (raw Output) des Quantisierers ist eine Anzahl von Datenleitungen, die gleich der Anzahl von Komparatoren in dem Quantisierer ist. Es ist üblicherweise günstig, dies in ein kompakteres Format zu wandeln, wie beispielsweise in die Form einer Binärzahl. Die gebräuchlichsten Ansätze zum Durchführen dieser Umwandlung von dem Ausgang eines parallelen, oder Flash-Quantisierers beruhen auf einer vorgegebenen Anordnung der Quantisierer-Schwellwerte, was in diesem Fall nicht gegeben ist. Ein einfaches Verfahren, das verwendet werden kann, ist es, die Quantisierer-Ausgänge mit einem Additionsbaum zu summieren. Idealerweise sollten die Eingänge des Addierers von den Zwischenspeichern genommen werden, die die Rückkopplungs-DAC-Schalter ansteuern. Dies hat den Vorteil, dass die Diskrepanzen zwischen dem digitalen Ausgangssignal und dem digitalen Ausgangssignal des Rückkopplungs-DAC minimiert werden, die aus einer Metastabilität des Komparators resultieren könnten. Es ist völlig ungeeignet, die Fehler in dem Quantisierer-Output zu sammeln ("bubble"), wo die effektiven Komparatorschwellwerte an falscher Position erscheinen, so dass der Ausgang als eine Funktion von der Position in dem Array nicht plötzlich von einem "an" für alle (all "on") auf ein "aus" für alle (all "Off") abrupt wechselt.
  • In einigen Fällen kann es günstig sein, einen verteilten Aufbau für die unterstützenden DACs, die die Komparator-Schwellwerte einstellen, zu implementieren, wobei, z.B., eine kleine Gruppe von fein abgestimmten DACs gemeinsam für eine Gruppe von Komparatoren da sind, von denen jede einen grob abgestimmten DAC mit einer geringeren Auflösung hat, als dies der Fall wäre, wenn es lediglich einen DAC je Komparatoreingang gäbe.
  • Damit wurde die vorliegende Erfindung hier im Hinblick auf eine besondere Ausgestaltung für eine besondere Anwendung beschrieben. Diejenigen mit gewöhnlichen Kenntnissen auf diesem technischen Gebiet und Zugang zu den vorliegenden Lehren werden zusätzliche Modifikationen, Anwendungen und Ausgestaltungen erkennen. Beispielsweise kann bei den unterstützenden DACs zum Einstellen der variablen Komparator-Schwellwerte jede Art von geeigneter Schaltung verwendet werden, einschließlich von Leitern aus Widerständen, Leitern aus Kapazitäten oder andere geeignete Anordnungen.

Claims (4)

  1. Quantisierer (30) für die Verwendung mit einem Delta-Sigma-Analog-Digital-Wandler, mit: – einem ersten und einem zweiten Komparator (42, 44), wobei der erste Komparator (42) dafür ausgebildet ist, ein analoges Eingangssignal mit einem Schwellwert zu vergleichen und ein digitales Ausgangssignal als Antwort darauf auszugeben; und – einem ersten Digital-Analog-Wandler (32) zum Bereitzustellen eines ersten Schwellwerts für den ersten Komparator (42); gekennzeichnet durch – eine Ausbildung des zweiten Komparators (44) derart, dass er das analoge Eingangssignal mit einem Schwellwert vergleicht und ein digitales Ausgangssignal als Antwort darauf ausgibt; – einen zweiten Digital-Analog-Wandler (34) zum Bereitzustellen eines zweiten Schwellwerts für den zweiten Komparator (44); und – eine Schaltung (31) zum individuellen Ändern des ersten und des zweiten Schwellwerts.
  2. Quantisierer (30) nach Anspruch 1, wobei die Schaltung (31) ein logischer Schaltkreis ist, der dafür ausgebildet ist, dem ersten und dem zweiten Digital-Analog-Wandler (32, 34) ein digitales Eingangssignal bereitzustellen.
  3. Quantisierer (30) nach Anspruch 2, wobei der logische Schaltkreis ein Error-Shaping-Schaltkreis ist.
  4. Quantisierer (30) nach Anspruch 2, wobei der logische Schaltkreis ein Schaltkreis zum Auswählen eines Digital-Analog-Wandlerelements ist.
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