DE68915700T2

DE68915700T2 - Verfahren zur Kaskadierung von mehreren Sigma-Delta-Modulatoren und ein Sigma-Delta-Modulatorsystem.

Info

Publication number: DE68915700T2
Application number: DE68915700T
Authority: DE
Inventors: Teppo Karema; Tapani Ritoniemi; Hannu Tenhunen
Original assignee: Nokia Oyj
Current assignee: Nokia Oyj
Priority date: 1988-11-09
Filing date: 1989-11-07
Publication date: 1994-09-15
Anticipated expiration: 2009-11-08
Also published as: FI80548C; US5061928A; DE368610T1; ES2064459T3; EP0368610A2; CA2002359C; EP0368610A3; CA2002359A1; FI80548B; DE68915700D1; EP0368610B1; FI885156A0

Description

Die Erfindung betrifft ein Verfahren zum Kaskadieren zweier oder mehrerer Sigma-Delta-Modulatoren, durch Aufgeben eines Fehlersignales, das den Quantisierungsfehler eines vorangehenden Modulators zu einem nachfolgenden Modulator in der Kaskade darstellt, welches quantisiert werdern soll, wobei das quantisierte Fehlersignal danach differenziert und vom quantisierten Ausgangssignal des vorangehenden Modulators subtrahiert wird. Die Erfindung befaßt sich auch mit einem Sigma-Delta-Modulatorsystem, das gemäß der Erfindung auf eine solche Weise verwirklicht wird, wie es in dem einleitenden Teil von Anspruch 4 definiert ist.
Wie es z.B. in "A Use of Double Integration in Sigma-Delta- Modulation (Verwendung von Doppel-Integration bei der Sigma- Delta-Modulation)", IEEE Trans. on Comm., COM-33, S. 249 - 258, März 1985, beschrieben ist, umfaßt der Sigma-Delta-Modulator wenigstens eine Integrationsstufe oder einen Filter, gefolgt von einer Quantisierungsstufe (Komparator), und einer Rückkopplung von dem Ausgang des Komparators zu dem Eingang der Integrationsstufe. Abhängig von der Anzahl der Integrationsstufen, können Sigma-Delta-Modulatoren in Sigma-Delta- Modulatoren zweiter Ordnung, dritter Ordnung oder vierter Ordnung aufgeteilt werden. Derartige Sigma-Delta-Modulatoren (SDM) höherer Ordnung sind in jüngster Zeit für Audio- und ISDN-Anwendungen zunehmend interessant geworden. Dies ist durch die Tatsache bedingt, daß das Einführen von Modulatoren hoher Ordnung die Anzahl der Integrationen, die durchgeführt werden sollen, erhöht, was zu einer Abnahme des Rauschwertes in dem Passband führt, wobei das Quantisierungsrauschen zu einem höheren Frequenzwert verschoben wird. Dies wird Quantisierungsrauschen-Formen durch Integration genannt. Diese Technik liefert ein verbessertes Signal-zu-Rauschen-Verhältnis und eine verbesserte Präzision. Somit würde ein Sigma-Delta- Modulator hoher Ordnung eine interessante Anwendung bei A/D- oder D/A-Wandlern bieten.
Jedoch ist die praktische Verwirklichung eines Sigma-Delta- Modulators, der durch herkömmliche reihenverschaltete Integratoren gebildet wird, aufgrund der Oszillation problematisch, die von der Rückkopplungsschleife verursacht wird. Es wird in "A 16-bit Oversampling A-to-D Conversion Technology Using Triple-Integration Noise Shaping (16 Bit-Oversampling A-zu-D- Wandlertechnologie unter Verwendung von Dreifachintegration- Rauschformen)", IEEE Journal of Solid State Circuits, Bd. SC- 22, Nr. 6, Dezember 1987, S. 921 - 929, vorgeschlagen, daß dieses Problem mittels eines Sigma-Delta-Modulatorsystems überwunden werden könnte, das durch Kaskadieren mehrerer stabiler Sigma-Delta-Modulatoren erster Ordnung gebildet ist. Diese Technik wird hiernach als eine MASH-Technik bezeichnet werden. Der Quantisierungsfehler eines Signals, das als erstes in der Kaskade vorkam, wurde einem Sigma-Delta-Modulator aufgegeben, der als zweiter in der Kaskade lag, damit er in ein Fehlersignal quantisiert werden konnte. Das Quantisierungsfehlersignal wurde durch einen digitalen Differentiator differenziert, der auf digitale Weise die Rauschen- Übertragungsfunktion des Integrators des ersten Modulators durchführte. Danach wurde das quantisierte Fehlersignal von dem quantisierten Ausgangssignal des ersten Modulators subtrahiert, so daß nur das Quantisierungsrauschen des zweiten Modulators verblieb. Entsprechend wurde der Quantisierungsfehler des zweiten Modulators einem Modulator aufgegeben, der als dritter in der Kaskade lag. Die quantisierte Ausgabe des dritten Modulators wiederum wurde von dem quantisierten Ausgangssignal des zweiten Modulators subtrahiert, und das quantisierte Ausgangssignal wurde von dem Ausgang des ersten Modulators subtrahiert, so daß nur das Quantisierungsrauschen dritter Ordnung am Ausgangs des Systems verblieb. Auf diese Weise wurde ein stabiler Sigma-Delta-Modulator dritter Ordnung erhalten. Ein auf diese Weise hergestellter A/D-Wandler lieferte ein 16 Bit-Signal-zu-Quantisierungsrauschen-Verhältnis (S/Nq) innerhalb des Audiobandes (24 kHz).
Der Zuwachs in der Anzahl der kaskadierten Stufen erfordert eine größere Präzision bei jeder einzelnen Modulatorkomponente, wenn die Bitauflösung vergrößert werden soll. Daher bringt die Verwirklichung eines Modulatorsystems mit einer Ordnung höher als der oben beschriebenen durch Addieren eines vierten oder fünften Sigma-Delta-Modulators erster Ordnung zu der Kaskade leicht zu Problemen. Modulatoren werden im allgemeinen durch integrierte Schaltungen verwirklicht, so daß eine erhöhte Anzahl von Modulatoren mehr Chipfläche benötigt. Die Fläche des Chips sollte auch erhöht werden, da der Charakter des Modulators erster Ordnung es erfordert, daß der erste Modulator in differentieller Form aufgebaut werden muß, und eine Gleichtakt-Rechteckwelle mit einer Frequenz außerhalb des Paßbandes muß an den Eingang geschaltet werden (Dither).
Die Aufgabe der vorliegenden Erfindung, wie sie durch die Ansprüche 1 und 4 definiert ist, ist es, ein Sigma-Delta-Modulatorsystem hoher Ordnung zu schaffen, welches ein verbessertes Signal-zu-Quantisierungsrauschen-Verhältnis liefert, das trotzdem einfacher im Aufbau ist und weniger der analogen Strukturen des Modulators benötigt als vorherige Systeme.
Dies wird mittels eines Verfahrens gemäß dem einleitenden Teil von Anspruch 1 erreicht, wobei das Verfahren dadurch gekennzeichnet ist, daß das Fehlersignal vor dem nachfolgenden Modulator mit einem ersten Faktor kleiner als 1 skaliert wird und daß das differenzierte quantisierte Fehlersignal mit einem zweiten Faktor skaliert wird, der im wesentlichen gleich dem Inversen des ersten Faktors ist, bevor es von dem quantisierten Ausgangssignal des vorangehenden Modulators subtrahiert wird. Ein System mit zwei kaskadierten Sigma-Delta-Modulatoren gemäß den einleitenden Teilen der Ansprüche 1 und 4 ist in "A 13 Bit ISDN-Band Oversampled ADC Using Two-Stage Third-Order Noise Shaping (13 Bit-ISDN-Band-A/D-Wandler mit Überabtastung unter Verwendung zweistufigen Rauschen-Formens dritter Ordnung)", PROCEEDINGS OF THE IEEE 1988 CUSTOM INTEGRATED CIRCUITS CONFERENCE, 16. - 19. Mai, 1988, Seiten 21.2.1 bis 21.2.4., beschrieben.
Die Erfindung beruht auf dem Ergebnis, das an dem Ausgang des ersten Modulators der Kaskade beispielsweise der kombinierte Wert des Hauptsignales und des rückgekoppelten Quantisierungsrauschens, zu dem Hauptsignal addiert, beträchtlich den Wert des Signales am Eingang des Modulators überschreitet. Im Ergebnis ist der Pegel des Fehlersignales, das an einen Eingang in einem nachfolgenden Modulator gegeben wird, auch hoch. Bei der Rückkopplung des Modulators wird eine mit positiven oder negativen Vorzeichen behaftete interne Referenzspannung zu der Eingabe des Integrators addiert, abhängig von der Ausgabe der Quantisierungseinheit. Diese Referenzspannungen definieren die maximalen Eingabepegel des Modulators. Wenn der erste Modulator seinen gesamten dynamischen Bereich benutzt, ist der Pegel eines Fehlersignales, das auf einen nachfolgenden Modulator aufgegeben wird, so hoch, daß er wenigstens intermittierend die gegebenen Referenzwerte überschreitet, was eine Fehlfunktion des zweiten Modulators verursacht. Bei der vorliegenden Erfindung wird dies vermieden, indem der Pegel des Fehlersignals, das auf den nachfolgenden Modulator aufgegeben wird, mit einem vorbestimmten Skalierungsfaktor skaliert wird, so daß der Modulator nicht übersteuert wird, obwohl sein maximaler dynamischer Bereich verwendet werden wird. Das von dem Modulator quantisierte Fehlersignal wird dann in einem digitalen Multiplizierer mit einem zweiten Skalisierungsfaktor multipliziert, der das Inverse des ersten Koeffizienten ist, so daß der Pegel des quantisierten Fehlersignal, das von der quantisierten Ausgabe des ersten Modulators subtrahiert wird, gleich dem Pegel des tatsächlichen Quantisierungsfehlers ist. Indem das Skalieren gemäß der Erfindung verwendet wird, arbeitet jeder Modulator auf seinem optimalen dynamischen Bereich, was wesentlich das Signal-zu-Rauschen-Verhältnis des Systems verbessert.
Bei einer bevorzugten Ausführungsform der Erfindung werden Sigma-Delta-Modulatoren zweiter Ordnung, jeder mit einer Übertragungsfunktion, die im wesentlichen gleich Eins ist, kaskadiert. Diese Modulatoren sind vorzugsweise zusätzlich mit zwei Rückkopplungen versehen, was die Stabilität des Modulators verbessert. Bei Modulatoren zweiter Ordnung ist das oben genannte Skalieren noch wichtiger als bei Modulatoren erster Ordnung, da der summierte Wert des Rauschens und des Hauptsignales vor der Quantisierung etwa drei bis viermal so hoch ist, wie der Signalpegel am Eingang des Modulators. Daher wird eine ganze Zahl, bevorzugt gleich oder größer als 2, als der zweite Skalierungsfaktor gewählt, da die binäre Multiplikation dieser ganzen Zahlen einfach durchzuführen ist. Das Inverse dieser Faktoren wird als der erste Skalierungsfaktor gewählt. Besonders bevorzugt ist der erste Faktor 0,25 und der zweite ist 4.
Das Kaskadieren von zwei Sigma-Delta-Modulatoren zweiter Ordnung gemäß der Erfindung ergibt ein System, an dessen Ausgang nur Quantisierungsrauschen vierter Ordnung auftritt. Theoretisch gibt diese Lösung ein Signal-zu-Quantisierungsrauschen- Verhältnis (S/Nq) über 18 Bit bei einer Abtastfrequenz von etwa 2,8 MHz innerhalb des Audiobandes (24 kHz) und 13 Bit innerhalb des ISDN-Bandes (80 kHz). Die vorliegende Struktur jedoch ist einfacher und verwendet die Chipfläche effizienter als die oben erwähnte MASH-Struktur, da kein Dither-Signal erforderlich ist und die Präzision, die vom Zuwachs des Operationsverstärkers und den Kondensatoren gefordert ist, geringer ist.
Die Erfindung betrifft auch ein Modulatorsystem nach Anspruch 4.
Die Erfindung wird nun in größeren Einzelheiten durch Ausführungsformen mit Bezug auf die beigefügte Zeichnung beschrieben, wobei
Figur 1 ein Blockschaltbild eines Systems gemäß der Erfindung mit zwei kaskadierten Modulatoren zweiter Ordnung zeigt; und
Figur 2 ein Blockschaltbild eines alternativen Modulators zweiter Ordnung zur Verwendung bei dem System der Figur 1 zeigt.
Figur 1 weist zwei im wesentlichen identische Sigma-Delta- Modulatoren A und B zweiter Ordnung auf. Zum Erleichtern des Verständnisses der Erfindung werden entsprechende Teile bei den Modulatoren A und B mit den gleichen Bezugsziffern bezeichnet. Jeder Modulator A und B umfaßt eine Serienschaltung der folgenden Komponenten in dieser Reihenfolge: eine Summmiereinrichtung 1, eine Integrationseinrichtung 2 (oder ein Filter), eine Summiereinrichtung 7, eine Integrationseinrichtung 4 (oder ein Filter) und eine Quantisierungseinheit oder einen Komparator 6, an dessen Ausgang ein endgültiges quantisiertes Signal D1 oder D2 auftritt. Jeder Modulator A und B weist eine zweiteilige negative Rückkopplung auf. Die Rückkopplung umfaßt eine Schalteinheit 10 mit einem Eingang, an den das quantisierte Ausgangssignal D1 oder D2 gelegt wird, und einem Ausgang, der über eine Skaliereinrichtung 8 mit einem Eingang in der Summmiereinrichtung 1 verbunden ist, so daß es von dem Eingangssignal subtrahiert wird, und über eine Skaliereinrichtung 9 mit einem Eingang in der Summiereinrichtung 7, damit es von dem Ausgangssignal des ersten Integrators 2 subtrahiert werden kann. Die Schalteinheit 10 verbindet entweder eine positive Referenzspannung +REF oder eine negative Referenzspannung -REF mit ihrem Ausgang, abhängig von dem Status des quantisierten Ausgangssignals D1 und D2. Die erste Skaliereinrichtung 8 skaliert die Ausgabe der Schalteinheit 10 mit der Zahl 1, während die zweite Skaliereinrichtung 9 die Ausgabe der Schalteinheit 10 mit der Zahl 2 skaliert. Die Blöcke 3 und 5 in Figur 1 veranschaulichen die Verzögerung, die in den Integrationseinrichtungen 2 bzw. 4 enthalten sind. Da in diesem speziellen Fall beide Integratoren 2 und 4 eine Verzögerung aufweisen, wird die Übertragungsfunktion der Modulatoren A und B gleich eins sein, wenn das Verhältnis des Skalierungsfaktors der ersten Skaliereinrichtung 8 zu dem der zweiten Skaliereinrichtung 9 1:2 ist.
Figur 2 zeigt einen alternativen Sigma-Delta-Modulator zweiter Ordnung, der entweder einen oder beide Modulatoren A und B der Figur 2 ersetzen kann. In Figur 2 sind entsprechende Teile mit denselben Bezugsziffern wie in Figur 1 bezeichnet. Hauptsächlich werden nur hiernach die Unterschiede beschrieben werden. Der verzögerte erste Integrator 2 der Figur 1 ist durch einen nicht verzögerten Integrator 23 ersetzt worden. Der zweite Integrator 4 hat in diesem Fall auch den Verzögerer 5. Somit wird einer der Verzögerer 13 und 14, die in Figur 1 gezeigt sind, weggelassen. Wegen des nicht verzögerten Integrators 23 ist der Skalierungsfaktor beider Skaliereinrichtungen 9 und 10 gleich 1, so daß die Übertragungsfunktion des Modulators 1 sein würde. Ein Vorteil dieses alternativen Modulators ist der niedrigere Rauschpegel, da seine Rückkopplungsfaktoren gleich sind. Dies bedeutet, daß der gesamte verfügbare dynamische Bereich des Integrators mit weniger Kondensatorskalierung benutzt werden kann. Ein Vorteil der verzögerten Modulatorstruktur, die in Figur 1 beschrieben ist, ist, daß die Ausgangsimpedanzen der Referenzspannungsquellen +REF und -REF höher sein können als in dem Fall der Figur 2, da keine Miller-Kapazität mit der Referenzspannungsquelle an der Abtaststufe verbunden ist. Die bei der Herstellung der integrierten Schaltungen verwendeten Techniken in jedem speziellen Fall bestimmen, welche dieser Alternativen gewählt wird.
Das quantisierte Ausgangssignal D1 des Modulators A in Figur 1 kann durch die Gleichung:
D1 = X + (1-Z&supmin;¹)² Q1 (1)
dargestellt werden, wobei
X ein analoges Eingabesignal ist, das in das System eingegeben wird;
Q1 das Quantisierungsrauschen des Komparators 6 ist und
(1-Z&supmin;¹)² die Wirkung der Integration zweiter Ordnung auf das Rauschsignal Q1 beschreibt.
Ein Eingabesignal X2 in den Komparator 6 des Modulators A wird auf einen Eingang in der Summiereinrichtung 11 gelegt. Ein Ausgabesignal X2+Q1 aus der Schalteinheit 10 wird auf einen weiteren Eingang in der Summiereinheit 11 gelegt und von dem Signal X2 subtrahiert. Auf diese Weise wird ein Quantisierungsfehlersignal -Q1 gebildet, welches die Differenz zwischen dem quantisierten Signal D1 und dem unquantisierten Signal Q2 ist. Das Quantisierungsfehlersignal -Q1 wird in die Skaliereinrichtung 12 gegeben, welche das Signal mit einem Skalierungsfaktor 1/C skaliert, der kleiner als Eins ist, was somit seinen Pegel verringert, so daß er an den nachfolgenden Modulator B angepaßt ist.
Die Funktion des zweiten Modulators ist es, den Quantisierungsfehler des ersten Modulators zu quantisieren, so daß er digital von der quantisierten Ausgabe D1 subtrahiert werden kann. Der zweite Modulator B wird durch die Skaliereinrichtung 12 skaliert, da es bevorzugt ist, daß beide Modulatoren A und B mit im wesentlichen gleichen Eingabepegeln übersteuert werden.
Der zweite Modulator B bildet ein quantisiertes Ausgangssignal D2 aus dem skalierten Fehlersignal, das als die Gleichung ausgedrückt werden kann:
D2 = (1/C) (-Q1) + (1-Z&supmin;¹)² Q2 (2),
wobei
Q2 der Quantisierungsfehler des Komparators 6 des Modulators B ist; und
(1-Z&supmin;¹)² die Wirkung der Integration zweiter Ordnung auf das Fehlersignal -Q1 in dem Modulator B darstellt.
Das quantisierte Ausgangssignal D2 des Modulators B wird auf eine Differentiatoreinheit 16 gegeben, die das quantisierte Fehlersignal derselben Rauschen-Übertragungsfunktion wie die Integriereinrichtungen 2 und 4 des Modulators A unterwirft. Die Differentiatoreinheit 16 umfaßt zwei in Reihe geschaltete digitale Differentiatoren, die auf eine ansich bekannte Weise durch eine Summiereinrichtung 18 bzw. 19 und einem Verzögerer 17 bzw. 27 einer Taktperiode gebildet sind. Eine Ausgabe D3 aus der Differentiatoreinheit wird an eine digitale Skaliereinrichtung 21 gegeben, die das Signal D3 mit einem Skalierungsfaktor C skaliert, der im wesentlichen gleich dem Inversen des Skalierungsfaktors 1/C der Skaliereinrichtung ist. Der Wert des quantisierten Fehlersignals D4 am Ausgang der Skaliereinrichtung 21 entspricht somit dem tatsächlichen Wert des Quantisierungsfehlersignals -Q1, das am Eingang der Skaliereinrichtung 12 erscheint. Das Signal D4 kann durch die folgende Gleichung beschrieben werden:
D4 = -Q1 (1-Z&supmin;¹)² + C (1-Z&supmin;¹)&sup4; Q2 (3).
Danach wird das Signal D4 in der Summiereinrichtung 15 zu dem quantisierten Ausgangssignal D1 des Modulators A, das um zwei Taktperioden verzögert ist, was durch die Verzögerungsblocks 13 und 14 veranschaulicht wird, addiert. Diese Verzögerungsblocks 13 und 14 kompensieren die Verzögerer 3 und 5 der Integriereinrichtungen 2 und 4 des zweiten Modulators B.
Das endgültige Ausgangssignal Dout des Systems kann durch die folgende Gleichung dargestellt werden:
Dout = X + C (1-Z&supmin;¹)&sup4; Q2 (4).
Wie es aus Gleichung 4 deutlich wird, umfaßt das endgültige Ausgabesignal Dout nur das ursprüngliche Signal und das Rauschen vierter Ordnung.
Es sollte verstanden werden, daß, wenn das System in der Praxis angewendet wird, all die Blöcke, die in den beigefügten Zeichnungen gezeigt sind, nicht als separate Schaltungskomponenten getrennt werden können. Beispielsweise, wenn sogenannte Schaltkapazitäten verwendet werden, können die Summiereinrichtung 11, die Skaliereinrichtung 12, die Summiereinrichtung 1 und die Skaliereinrichtung 8 durch verschiedene Kapazitätswerte verwirklicht werden, die an den Eingang des Integrators 2 geschaltet werden, wie es den Fachleuten wohlbekannt ist. Die anderen Summier- und Skaliereinrichtungen an den Eingängen der Integratoren können auf dieselbe Weise verwirklicht werden. Es ist somit nicht möglich, alle Signale so getrennt wie oben deutlich voneinander zu unterscheiden.
Die Erfindung kann insbesondere in A/D-Wandlern eingesetzt werden. Dabei wird ein digitaler Filter dem Modulatorsystem nachgeschaltet.
Die Modulatoren A und B der Figur 1 können durch volldigitale Modulatoren ersetzt werden, deren Eingänge Viel-Bit-Digitalsignale sind; entsprechend können die Summiereinrichtung 11 und die Skaliereinrichtung 12 in digitaler Form verwirklicht werden, was ein System zur Verfügung stellt, das die VielBit- Eingabe in eine Ein-Bit-Ausgabe wandelt. Um genau zu sein, ist das Signal Dout nicht ein Ein-Bit-Signal, so daß eine Einrichtung, die die Ausgabe in die Ein-Bitform umwandelt, am Ausgang des Systems vorgesehen werden muß. Sonst kann man dieselben Vorgänge, wie sie im Zusammenhang mit Figur 1 offenbart sind, auf diese Art des digitalen Modulatorsystems anwenden. Sie sind insbesondere für einen D/A-Wandler geeignet, wobei sein Ausgang einen Analogfilter umfaßt.
Es sollte weiterhin verstanden werden, daß die Figuren und die Beschreibung in bezug hierzu nur dazu gedacht sind, die Arbeitsweise der vorliegenden Erfindung zu veranschaulichen. In ihren Einzelheiten können das Verfahren und das System gemäß der vorliegenden Erfindung innerhalb des Rahmens der beigefügten Ansprüche variieren.

Claims

1. Verfahren zum Kaskadieren zweier oder mehrerer Sigma- Delta-Modulatoren durch Aufgeben eines Fehlersignales, das den Quantisierungsfehler eines vorangehenden Modulators zu einem nachfolgenden Modulator in der Kaskade darstellt, welcher quantisiert werden soll, wobei das quantisierte Fehlersignal danach differenziert und von dem quantisierten Ausgangssignal des vorangehenden Modulators subtrahiert wird, dadurch gekennzeichnet, daß das Fehlersignal vor dem nachfolgenden Modulator mit einem ersten Faktor kleiner als 1 skaliert wird und daß das differenzierte quantisierte Fehlersignal mit einem zweiten Faktor skaliert wird, der im wesentlichen gleich dem Inversen des ersten Faktors ist, bevor es von dem quantisierten Ausgangssignal des vorangehenden Modulators subtrahiert wird.

2. Verfahren nach Anspruch 1, gekennzeichnet durch das Kaskadieren zweier Sigma-Delta-Modulatoren zweiter Ordnung, wobei jeder eine Übertragungsfunktion hat, die im wesentlichen gleich 1 ist, und durch das zweimalige Differenzieren des Fehlersignales, das von dem Modulator quantisiert worden ist, der als zweiter in der Kaskade angeordnet ist, bevor es von dem quantisierten Ausgangssignal des ersten Modulators subtrahiert wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der zweite Faktor eine ganze Zahl gleich oder größer als 2 ist, wobei der erste Faktor sein Inverses ist.

4. Sigma-Delta-Modulatorsystem, mit

einem ersten Sigma-Delta-Modulator (A) zum Quantisieren eines Hauptsignales (X);

einer Einrichtung (11) zum Erzeugen eines Fehlersignales (-Q1), das den Quantisierungsfehler des ersten Sigma-Delta- Modulators darstellt;

einem zweiten Sigma-Delta-Modulator (B) zum Quantisieren des Fehlersignales;

einer Einrichtung (16) zum Differenzieren des quantisierten Fehlersignales (D2) und

einer Einrichtung (15) zum Subtrahieren des differenzierten, quantisierten Fehlersignales (D4) von dem quantisierten Hauptsignal (D1), dadurch gekennzeichnet, daß das System weiter umfaßt:

eine erste Einrichtung (12) zum Skalieren des Fehlersignales (-Q1) mit einem ersten Skalierungsfaktor (1/C) kleiner als Eins vor dem zweiten Modulator (B), und

eine zweite Einrichtung (21) zum Skalieren des differenzierten, quantisierten Fehlersignales (D3) mit einem zweiten Skalierungsfaktor (C), der im wesentlichen gleich dem Inversen des ersten Faktors ist.

5. System nach Anspruch 4, dadurch gekennzeichnet, daß jeder Modulator (A, B) ein Sigma-Delta-Modulator zweiter Ordnung mit einem Ausgang ist, von dem eine erste Rückkopplung (8) an den Eingang des Modulators (A, B) und eine zweite Rückkopplung (9) zwischen Integrationsstufen (2 - 5) in dem Modulator geschaltet ist, wobei die Rückkopplungsfaktoren so gewählt sind, daß die Übertragungsfunktion jedes Modulators (A, B) im wesentlichen gleich Eins ist.

6. System nach Anspruch 5, dadurch gekennzeichnet, daß beide Integrationsstufen (2 - 5) jedes Sigma-Delta-Modulators (A, B) verzögert sind, wobei die Rückkopplungsfaktoren der ersten Rückkopplung (8) und der zweiten Rückkopplung (9) 1 bzw. 2 sind.

7. System nach Anspruch 5, dadurch gekennzeichnet, daß die erste Integrationsstufe (23) jedes Sigma-Delta-Modulators nicht verzögert und die zweite Integrationsstufe (4, 5) verzögert ist, wobei die Rückkopplungsfaktoren der Rückkopplungen (8, 9) gleich sind.

8. System nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß der zweite Skalierungsfaktor (C) eine ganze Zahl gleich oder größer als 2 ist, wobei der erste Skalierungsfaktor sein Inverses ist.

9. System nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß es vollständig digital ist.