DE102005015390B4 - Quantisierer in einem Multilevel-Sigma-Delta-Analog-Digital-Umsetzer - Google Patents

Abstract

Quantisierer (2') mit einer Mehrzahl von N Quantisierungsschwellen zur Quantisierung eines analogen Quantisierer-Eingangssignals (V_I+ – V_I–) für einen Sigma-Delta-Analog-Digital-Umsetzer, umfassend
– ein Eingangs-Netzwerk (5; 5'), welches das Quantisierer-Eingangssignal (V_I+ – V_I–) entgegennimmt und N unterschiedliche, den Quantisierungsschwellen zugeordnete Ansteuersignale (V_ij; V_i') in Abhängigkeit des Quantisierer-Eingangssignals (V_I+ – V_I–) generiert, wobei für die Ansteuersignale (V_ij; V_i') gilt, dass ein Wert des jeweiligen Ansteuersignals (V_ij; V_i'), welcher größer oder in einer alternativen Ausführungsform kleiner als ein für alle Ansteuersignale identischer Vergleichswert ist, das Überschreiten der jeweils zugeordneten Quantisierungsschwelle seitens des Quantisierer-Eingangssignals (V_I+ – V_I–) angibt,
– eine Mehrzahl von N Komparatoren (COMP-i) mit jeweils einem Komparator-Eingang, welche ausgangsseitig ein dem Quantisierer-Eingangssignal entsprechendes quantisiertes Signal generieren, und
– ein Schalt-Netzwerk (9), welches die N Ansteuersignale (V_ij; V_i') entgegennimmt und den N Komparator-Eingängen zuordnet, wobei die Zuordnung in Abhängigkeit eines Steuersignals (10) steuerbar ist.

Description

• Die Erfindung betrifft einen Quantisierer mit einer Mehrzahl von Quantisierungsschwellen für einen Sigma-Delta-Analog-Digital-Umsetzer (SD-ADC). Ferner betrifft die Erfindung einen SD-ADC, welcher einen derartigen Quantisierer umfasst.
• In 1 ist ein Blockschaltbild eines Sigma-Delta-Analog-Digital-Umsetzers (SD-ADC) dargestellt. Dieser umfasst eine rückgekoppelte Regelschleife, welche ein Schleifenfilter 1 (häufig auch als Noise-Shaping-Filter bezeichnet), einen Quantisierer 2 und einen Digital-Analog-Umsetzer 3 (DAC) beinhaltet. Bei dem in 1 dargestellten SD-ADC handelt es sich um einen sogenannten Continuous-Time-SD-ABC, d. h. das Schleifenfilter 1 des SD-ABC ist ein analoges, zeitkontinuierliches Filter, dessen Ausgangswert während der gesamten Zeitdauer gültig ist. Demgegenüber sind im Stand der Technik sogenannte Switched-Capacitor-SD-ADC bekannt, deren Schleifenfilter zur Nachbildung von resistiven Filterkomponenten geschaltete Kapazitäten umfassen, wobei das Ausgangssignal nur zu bestimmten Zeitpunkten gültig ist.
• Der SD-ADC in 1 wird an seinem Eingang mit einem umzusetzenden analogen Signal X beaufschlagt. Die Differenz aus dem analogen Eingangssignal X und dem Ausgangssignal des DAC 3 wird in das analoge Schleifenfilter 1 gespeist, welches ausgangsseitig den Quantisierer 2 ansteuert. Der Quantisierer 2 generiert ausgangsseitig ein überabgetastetes digitales Signal Y, dessen Taktrate der Taktrate des den Quantisierer 2 taktenden Signals clk entspricht. Der Quantisierer 2 stellt damit einen Anlaog-Digital-Umsetzer dar. Der Mittelwert des Signals Y entspricht dem analogen Eingangssignal X. Bei dem in 1 dargestellten SD-ABC handelt es sich um einen Multilevel-SD-ADC (auch Multibit-SD-ADC genannt). Bei einem Mul tilevel-SD-ADC weist der Quantisierer 2 als Multilevel- oder Multibit-Quantisierer eine Mehrzahl N von Quantisierungsschwellen auf. Bei der typischen Implementierung des Quantisierers 2 als Flash-Quantisierer umfasst der Quantisierer N parallel arbeitende Komparatoren, wobei jedem Komparator eine bestimmte Referenz REFj zugeordnet ist, wobei REFj < REFj + 1 gilt. Bei den Referenzen REFj handelt es sich typischerweise um Referenzspannungen. Es ist aber auch denkbar, dass Referenzströme als Referenzen verwendet werden.
• Liegt das Eingangssignal des Quantisierers 2 im Bereich größer REFj und kleiner REFj + 1, so liefern alle Komparatoren mit Referenzspannungen kleiner gleich REFj eine logische 1 an ihrem Ausgang, während die Komparatoren mit Referenzspannungen größer gleich REFj + 1 eine logische 0 an ihrem Ausgang erzeugen. Der resultierende Code des N Bit breiten Ausgangssignals Y des Quantisierers 2, welcher sich aus der Kombination der binären Komparator-Ausgangssignale ergibt, wird wegen der Analogie zu einem Flüssigkeits-Thermometer als „Thermometer-Code" bezeichnet.
• Das Ausgangssignal Y des Quantisierers 2 wird mittels des DAC 3 in ein analoges Signal gewandelt, welches mit dem analogen Eingangssignal X verglichen wird. Im eingeschwungenen Zustand der Regelschleife entsprechen das analoge Eingangssignal X und das Ausgangssignal des DAC 3 einander.
• Typischerweise ist der in 1 dargestellten Schleife ein Code-Wandler nachgeschaltet (nicht dargestellt), welcher eine Wandlung des Ausgangssignals Y des Quantisierers 2 von der Thermometer-Code-Darstellung in die Binär-Code-Darstellung durchführt. Außerdem sind ausgangsseitig des Code-Wandlers ein digitales Tiefpass-Filter sowie ein Dezimator angeordnet (nicht dargestellt), wobei das Tiefpass-Filter eine Mittelwertbildung durchführt und der Dezimator eine Reduzierung der Abtastrate vornimmt.
• Das Leistungsvermögen des Multilevel-SD-ADC wird maßgeblich durch die Linearität des internen DAC 3 bestimmt. Der DAC 3 umfasst generell N Einheitselemente, welche – falls im Quantisierer 2 keine Code-Wandlung durchgeführt wird – in Abhängigkeit des N Bit breiten Thermometer-Code-Ausgangssignals des Quantisierers 2 aktiviert oder deaktiviert werden. Bei den Einheitselementen handelt es sich typischerweise um schaltbare Einheitsstromquellen, wobei sich das Ausgangssignal des DAC 3 aus der Überlagerung der Ströme der N Einheitsstromquellen ergibt. Idealerweise sind die Einheitselemente des DAC 3 vollkommen identisch. Bei einem realen DAC unterscheiden sich die Einheitselemente jedoch geringfügig, d. h. die Ausgangsströme der Einheitsstromquellen sind im aktivierten Zustand nicht vollkommen identisch. Es tritt also ein sogenanntes „Mismatch" auf. Dies bewirkt nichtlineare Verzerrungen in Bezug auf das Ausgangssignal des DAC 3. Da das Ausgangssignal des DAC 3 in gleicher Weise wie das Eingangssignal X des SD-ADC in die Regelschleife eingeprägt wird, wird eine Nicht-Idealität des Ausgangssignals des DAC 3 in der Regelschleife nicht unterdrückt und zeigt sich in dem Signal Y als Verzerrung.
• Um die Linearität des DAC 3 zu erhöhen, ist es bekannt, einen sogenannten DEM-Block (DEM – dynamic element matching; häufig auch als Randomizer- oder Scrambler-Block bezeichnet) direkt am Eingang des DAC 3 oder innerhalb des DAC 3 vorzusehen (s. 2). Dieser bewirkt, dass bei einem bestimmten Ausgangssignal des Quantisierers 2 zu unterschiedlichen Zeiten nicht immer die gleichen, sondern unterschiedliche Einheitselemente des DAC 3 aktiviert werden, wobei die Anzahl der aktiven Einheitselemente konstant bleibt. Der Linearitätsfehler des DAC 3 wird auf diese Weise im zeitlichen Mittel reduziert. Die Verwürfelung der Zuordnung der Einheitselemente des DAC 3 kann dadurch bewirkt werden, dass der Code des Ausgangssignals Y des Quantisierers 2 dynamisch verwürfelt wird, d. h. dass die Stellen des Codesignals getauscht werden. Beispielsweise wird bei einer Verwürfelung aus einem 8 Bit breiten Thermometer-Code „11100000" ein Code "00111000" generiert. Die Verwürfelung kann anhand verschiedener DEM-Algorithmen erfolgen. Von besonderer Bedeutung sind Noise-Shaping-basierte DEM-Algorithmen, bei denen der Einfluss des „Mismatch" der DAC-Einheitselemente zunächst zufällig verteilt wird und anschließend aus dem Signalband entfernt wird.
• Zur Durchführung der Code-Verwürfelung umfasst der DEM-Block 4 eine digitale Logik, welche eine Latenzzeit aufweist, d. h. das Ausgangssignal des DEM-Blocks 4 reagiert erst mit einer gewissen Verzögerung auf eine Veränderung des Signals Y. Diese Latenzzeit wirkt im Regelkreis als Totzeit und verschlechtert die Stabilitätseigenschaften des Regelkreises.
• Aus der Druckschrift US 6,346,898 B1 ist es bekannt, dass eine mit der Code-Verwürfelung einhergehende Verschlechterung der Stabilität des Regelkreises umgangen werden kann, wenn – statt eines DEM-Blocks 4 zwischen dem Ausgang des Quantisierers 2 und dem Eingang des DAC 3 – ein DEM-Block vor den Referenz-Eingängen der Komparatoren innerhalb des Quantisierers 2' platziert wird (s. 3). Bei einem derartigen SD-ADC wird die Zuordnung der Referenzen zu den einzelnen Komparatoren des Quantisierers 2' nach einem vorgegebenen DEM-Algorithmus dynamisch verwürfelt. Dieser Ansatz wird daher auch im englischen Sprachgebrauch als „Dynamic Element Matching in a Reference Path" bezeichnet.
• In Folge der Verwürfelung der Referenzen werden bei einem bestimmten Eingangssignal des Quantisierers 2' zu unterschiedlichen Abtastzeitpunkten unterschiedliche Ausgangsbitleitungen des Signals Y aktiviert. Da jeder Komparator-Ausgang fest mit einem Einheitselement des DAC 3 verbunden ist, werden somit auch unterschiedliche Einheitselemente des DAC 3 zu unterschiedlichen Abtastzeitpunkten aktiviert. Die Wirkung des außerhalb der Regelschleife befindlichen DEM-Blocks gemäß 3 ist also analog zu der des innerhalb der Regelschleife angeordneten DEM-Blocks 4 aus 2, obschon in 3 mit der dynamischen Verwürfelung keine zusätzliche Totzeit innerhalb der Regelschleife einhergeht. Außerdem wird bei dem in 3 dargestellten Ansatz der Einfluss eines "Mismatch" innerhalb des Quantisierers 2' (beispielsweise bei der Erzeugung der Referenzen oder bezüglich der Komparatoren selbst) zufällig verteilt und aus dem Signalband entfernt.
• Aus der Druckschrift "A Monolithic Microsystem for Analog Synthesis of Trigonometric Functions and their Inverses", Gilbert, IEEE Journal of Solid-state Circuits, Vol. 17, Seiten 1179–1191, Dezember 1982, ist ein Netzwerk bekannt, welches eine aus identischen Widerständen bestehende Widerstandskette und die Knoten der Widerstandskette speisende identische Stromquellen umfasst. Bei Speisung der Widerstandskette mit einer differentiellen Eingangsspannung Ex ergibt sich ein parabelförmiger Potentialverlauf über den einzelnen Knoten der Widerstandskette. Das Maximum des parabelförmigen Potentialsverlaufs liegt für den Fall E_x = 0 am mittleren Knoten der Widerstandskette und wandert in die eine oder die andere Richtung, wenn die Spannung E_x erhöht bzw. verringert wird.
• Ferner ist aus der Druckschrift US 5,877,718 ein Flash-Quantisierer bekannt, welcher ein differentielles Eingangssignal in ein digitales Ausgangssignal umsetzt. Zu diesem Zweck umfasst der Quantisierer ein aus zwei Widerstandsketten bestehendes Eingangs-Netzwerk sowie eine Mehrzahl von durch das Eingangs-Netzwerk angesteuerten Komparatoren. In jede Widerstandskette wird eines der beiden single-ended Eingangssignale eingespeist. Jeder Komparator wird mit einem unterschiedlichen differentiellen Signal angesteuert, welches jeweils aus dem Potential eines Knotens der ersten Widerstandskette und dem Potential des entgegengesetzten Knotens der zweiten Widerstandskette gebildet wird.
• Es ist Aufgabe der Erfindung, ein Schaltungskonzept zur Verwürfelung der DAC-Einheitselemente anzugeben, welches eine Alternative zu dem in der Druckschrift US 6,346,898 B1 vorgestellten Konzept darstellt und in ähnlicher Weise auf einer Verwürfelung innerhalb des Quantisierers basiert, ohne dass wie in der Druckschrift US 6,346,898 B1 die Zuordnung der Referenzen zu den Komparatoren verwürfelt wird.
• Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche 1 und 10 gelöst.
• Gemäß Anspruch 1 wird zur Lösung der Aufgabe vorgeschlagen, einen Quantisierer mit N Komparatoren für N Quantisierungsschwellen vorzusehen, welcher ein spezielles Eingangs- Netzwerk umfasst. Das Eingangs-Netzwerk nimmt das Quantisierer-Eingangssignal entgegen und generiert N unterschiedliche Ansteuersignale in Abhängigkeit des Quantisierer-Eingangssignals. Das Eingangs-Netzwerk ist derart ausgestaltet, dass für die Ansteuersignale gilt, dass ein Wert des jeweiligen Ansteuersignals, welcher größer oder in einer alternativen Ausführungsform kleiner als ein für alle Ansteuersignale identischer Vergleichswert (beispielsweise 0 V) ist, das Überschreiten der jeweils zugeordneten Quantisierungsschwelle seitens des Quantisierer-Eingangssignals angibt. Ferner umfasst der erfindungsgemäße Quantisierer ein Schalt-Netzwerk, welches die N Ansteuersignale entgegennimmt und den Komparator-Eingängen der N Komparatoren zuordnet, wobei die Zuordnung in Abhängigkeit eines Steuersignals steuerbar ist.
• Der erfindungsgemäße Quantisierer basiert auf dem Gedanken, das Quantisierer-Eingangssignal, welches sonst bei einem gewöhnlichen Flash-Quantisierer allen Komparatoren in gleicher Weise zugeführt wird, mittels des Eingangs-Netzwerks in N Ansteuersignale umzuwandeln, wobei anhand der einzelnen Werte der Ansteuersignale bereits das Überschreiten bzw. das Unterscheiten der Quantisierungsschwellen ablesbar ist. Dazu ist lediglich jeweils ein Vergleich des jeweiligen Werts mit einem für alle Ansteuersignale identischen Vergleichswert erforderlich. Diese Aufgabe übernehmen die Komparatoren, welche jeweils das in den Komparator-Eingang gespeiste Ansteuersignal mit dem Vergleichswert vergleichen. Bei dieser Realisierungsform des Quantisierers werden also keine den Quantisierungsschwellen zugeordneten unterschiedlichen Referenzen verwendet.
• Dabei wird mittels des Schalt-Netzwerkes nicht die Zuordnung der Referenzen wie in der Druckschrift US 6,346,898 B1 verwürfelt, sondern die Zuordnung der Ansteuersignale. Die Verwürfelung ist damit statt auf die Referenzpfade auf die Signalpfade zu den Komparatoren bezogen. Die Verwürfelung der Signalpfade entspricht jedoch in ihrer Wirkung der Verwürfelung der Referenzpfade.
• Das alternative, erfindungsgemäße Schaltungskonzept weist damit die Vorteile des aus der Druckschrift US 6,346,898 B1 bekannten Schaltungskonzeptes bei vergleichbarem Schaltungsaufwand, vergleichbarer Verlustleistungsaufnahme und vergleichbarer Chipfläche auf. Die mit dem Eingangs-Netzwerk und dem Schalt-Netzwerk verbundene Signal-Verzögerung ist deutlich geringer als bei Schaltungskonzepten mit einem DEM-Block in der Rückkopplung (vgl. 2).
• Es sei angemerkt, dass das Schalt-Netzwerk für einige Ansteuersignale auch eine Durchverbindung darstellen könnte, wobei in diesem Fall nicht alle Ansteuersignale der Verwürfelung unterzogen würden.
• Außerdem wäre es zur Lösung einer abgewandelten Aufgabenstellung, ein alternatives Schaltungskonzept für einen Flash-Quantisierer anzugeben, generell denkbar, auf das Schalt-Netzwerk zu verzichten.
• Typischerweise weisen jeweils N_– der N Ansteuersignale einen Wert kleiner dem Vergleichswert und jeweils N₊ der N Ansteuersignale einen Wert größer dem Vergleichswert auf. Die Anzahl N_– als auch die Anzahl N₊ der Ansteuersignale ist von dem Quantisierer-Eingangssignal abhängig.
• Es ist von Vorteil, wenn die Ansteuersignale differentielle Signale sind. Falls der Vergleichswert O V entspricht, können jeweils die beiden Single-ended-Teilsignale der differentiellen Ansteuersignale auf einfache Art und Weise in den nichtinvertierenden und den invertierenden Eingang der Komparatoren gespeist werden, wobei der Komparator ohne Zuführung einer dem Vergleichswert entsprechenden Referenz einen Vergleich des Ansteuersignals mit dem Vergleichswert durchführt.
• Gemäß einer vorteilhaften Ausführungsform umfasst das Eingangs-Netzwerk eine Widerstandskette von N Widerständen mit identischen Widerstandswerten. In diesem Fall ergeben sich die N Ansteuersignale aus den Potentialen der Knoten der Widerstände. Typischerweise handelt es sich bei den Widerständen der Widerstandskette um identische Widerstände, so dass sich Widerstandstoleranzen für die einzelnen Ansteuersignale in gleicher Weise auswirken (Matching). Es sei angemerkt, dass die einzelnen Widerstände auch aus Teilwiderständen zusammengesetzt sein können.
• Im Fall eines differentiellen Quantisierer-Eingangssignals wird das Quantisierer-Eingangssignal vorteilhafterweise in die beiden äußeren Knoten der Widerstandskette eingespeist.
• Dabei ist es von Vorteil, wenn das Eingangs-Netzwerk N – 1 Stromquellen mit identischen Strömen umfasst. Jede Stromquelle speist in diesem Fall einen jeweils anderen Knoten zwischen zwei Widerständen der Widerstandskette. Typischerweise handelt es sich bei den Stromquellen um identische Stromquellen, so dass sich Stromtoleranzen für die einzelnen Ansteuersignale in gleicher Weise auswirken.
• Bei Speisung eines derartigen Eingangs-Netzwerkes mit einer differentiellen Quantisierer-Eingangsspannung ergibt sich ein parabelförmiger Potentialverlauf über den einzelnen Knoten der Widerstandskette. Das Maximum des parabelförmigen Potentialsverlaufs liegt für den Fall einer Quantisierer-Eingangsspannung von 0 V in der Mitte der Widerstandskette und wandert in die eine oder die andere Richtung, wenn die Quantisierer-Eingangsspannung erhöht bzw. verringert wird.
• In diesem Fall resultieren die N Ansteuersignale vorteilhafterweise jeweils aus der Potentialdifferenz der beiden Knoten eines jeweils anderen Widerstands der N Widerstände. Bei Berücksichtigung des vorstehend beschriebenen parabelförmigen Potentialverlaufs weisen N₊ benachbarte differentielle An steuersignale jeweils ein positives Vorzeichen auf, während N_– benachbarte differentielle Ansteuersignale jeweils ein negatives Vorzeichen aufweisen. Die Trennungslinie zwischen positiven und negativen Vorzeichen markiert in diesem Fall das Maximum des Potentialverlaufs, welches in Abhängigkeit der Quantisierer-Eingangsspannung wandert. Zur Quantisierung des Quantisierer-Eingangssignals muss in diesem Fall lediglich die Anzahl N₊ der differentiellen Ansteuersignale mit positiven Vorzeichen und die Anzahl N_– der differentiellen Ansteuersignale mit negativen Vorzeichen mittels der differentiell angesteuerten Komparatoren detektiert werden.
• Der erfindungsgemäße Multilevel-SD-ADC gemäß Anspruch 10 umfasst einen wie vorstehend beschriebenen erfindungsgemäßen Quantisierer. Außerdem ist eine Steuereinrichtung zur Generierung desjenigen Steuersignals vorgesehen, welches das Schalt-Netzwerk des Quantisierers steuert. Mittels des Steuersignals wird die Zuordnung der N Ansteuersignale zu den N Komparator-Eingängen dynamisch verwürfelt.
• Dabei handelt es sich bei dem Multilevel-SD-ADC vorteilhafterweise um einen Continuous-Time-SD-ADC.
• Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
• Die Erfindung wird nachfolgend anhand zweier Ausführungsbeispiele unter Bezugnahme auf die Zeichnungen näher erläutert; in diesen zeigen:
• 1 ein Blockschaltbild eines Multilevel-SD-ADC (Stand der Technik);
• 2 ein Blockschaltbild eines Multilevel-SD-ADC bei Implementierung der DEM-Funktionalität in der Rückkopplung (Stand der Technik);
• 3 ein Blockschaltbild eines Multilevel-SD-ADC bei Implementierung der DEM-Funktionalität in dem Quantisierer (Stand der Technik);
• 4 ein Schaltbild eines ersten Ausführungsbeispiels des Eingangs-Netzwerks als Teil des erfindungsgemäßen Quantisierers;
• 5 drei exemplarische Verläufe der Knotenpotentiale V_i sowie die Vorzeichenverteilung der Ansteuersignale V_ij;
• 6 ein Schaltbild eines Ausführungsbeispiels eines erfindungsgemäßen 3-Bit-Flash-Quantisierers mit N = 8 Quantisierungsschwellen basierend auf dem in 4 dargestellten Eingangs-Netzwerk; und
• 7 ein Schaltbild eines zweites Ausführungsbeispiels des Eingangs-Netzwerks.
• In Bezug auf die 1 bis 3 wird auf die Beschreibungseinleitung verwiesen.
• In 4 ist ein Schaltbild eines ersten Ausführungsbeispiels des Eingangs-Netzwerks 5 als Teil eines erfindungsgemäßen Quantisierers dargestellt. Das Eingangs-Netzwerk 5 umfasst eine Kette von N = 8 identischen Widerständen R. Ferner umfasst das Eingangs-Netzwerk N – 1 = 7 identische Stromquellen I₀, wobei jeder Knoten N_i zwischen zwei Widerständen R der Widerstandskette von jeweils einer der Stromquellen I₀ gespeist wird. Dabei wird jeweils ein positiver Strom I₀ in die Knoten der Widerstände gespeist.
• Eine differentielle Quantisierer-Eingangsspannung V_I = V_I+ – V_I– mit den Single-ended-Potentialen V_I+ und V_I– wird in die beiden äußeren Knoten N₁ bzw. N₉ der Widerstandskette gespeist.
• Für die beiden Single-ended-Potentiale V_I+ und V_I– der differentiellen Quantisierer-Eingangsspannung V_I gilt folgender Zusammenhang:

  
• Dabei beschreiben die Potentiale V₁ und V_N+1 = V₉ die Potentiale der beiden äußeren Knoten N₁ bzw. N₉ der Widerstandskette und die Größe V_CM den Gleichtakt-Anteil des Quantisierer-Eingangssignals.
• Es lässt sich leicht herleiten, dass für die Potentiale V_i der Knoten N_i der Widerstandskette folgende Beziehung gilt:

  
• In 5 sind im oberen Bereich drei exemplarische Potentialverläufe 6, 7 und 8 für N = 8 dargestellt, welche jeweils die Potentiale V_i über dem Index i der Knoten N_i wiedergeben. Für die Potentialverläufe 6, 7, 8 werden das Produkt R·I₀ zu (1 V/64) und der Gleichtakt-Anteil V_CM zu 0,5 V gewählt. Die Potentialverläufe 6, 7 und 8 sind Quantisierer-Eingangsspannungen V_I von 0 V, 240 mV bzw. –240 mV zugeordnet. Aus 5 lässt sich ablesen, dass die Potentialverläufe 6, 7 und 8 parabelförmig sind. Das Maximum des Potentialverlaufs 6 im Fall von V_I = 0 V liegt an dem Knoten N₅, d. h. in der Mitte der Widerstandskette. Für Quantisierer-Eingangsspannungen V_I von V_I > 0 V wandert das Maximum in 5 nach links, wie der Potentialverlauf 7 für V_I = 240 mV beispielhaft wiedergibt (Maximum an dem Knoten N₃). Umgekehrt wandert das Maximum für Quantisierer-Eingangsspannungen V_I von V_I < 0 V nach rechts, wie aus dem Potentialverlauf 8 ersichtlich ist (Maximum an dem Knoten N₇).
• Zur Ansteuerung der N Komparatoren des Quantisierers werden N Ansteuersignale V_ij verwendet, welche der Potentialdifferenz V_ij: = (V_i – V_j) benachbarter Knoten N_i und N_j entsprechen, mit j = i + 1. Im Fall des Potentialverlaufs 6, d. h. V_I = 0 V, sind die 4 Ansteuersignale V₁₂, V₂₃, V₃₄ und V₄₅ negativ, während die 4 Ansteuersignale V₅₆, V₆₇, V₇₈ und V₈₉ positiv sind. Diese Vorzeichenverteilung der Ansteuersignale V_ij entspricht der Anordnung der Zeichen „+" und „–" unten in 5 (erste Zeile). Im Fall des Potentialverlaufs 7 (V_I = 240 mV) sind lediglich die beiden Ansteuersignale V₁₂ und V₂₃ negativ (s. die Vorzeichenverteilung in der zweiten Zeile unten in 5), während im Fall des Potentialverlaufs 8 (V_I = –240 mV) lediglich die beiden Ansteuersignale V₇₈ und V₈₉ positiv sind (s. die Vorzeichenverteilung in der dritten Zeile unten in 5). Die Vorzeichenverteilung entspricht einem digitalen Thermometer-Code für das analoge Quantisierer-Eingangssignal V_I. Die sich ergebende Vorzeichenverteilung lässt sich mittels differentiell angesteuerten Komparatoren in dem Quantisierer detektieren. Da zur Quantisierung des Quantisierer-Eingangssignals V_I die Bestimmung der Anzahl der positiven Ansteuersignale V_ij bereits hinreichend ist, können die Ansteuersignale V_ij zur Realisierung der DEM-Funktionalität in ihrer Zuordnung zu den Komparatoren verwürfelt werden.
• Aus Glg. 2 ergeben sich folgende Quantisierungsschwellen für das Eingangssignal V_I: VI = –28·RI0 für V9 – V8 = 0 VI = –20·RI0 für V8 – V7 = 0 VI = –12·RI0 für V7 – V6 = 0 VI = –4·RI0 für V6 – V5 = 0 VI = +4·RI0 für V5 – V4 = 0 VI = +12·RI0 für V4 – V3 = 0 VI = +20·RI0 für V3 – V2 = 0 VI = +28·RI0 für V2 – V1 = 0.
• Entsprechend der vorstehenden Quantisierungsschwellen wird das Produkt R·I₀ folgendermaßen berechnet: R·I0 = C/64 (Glg. 3),wobei die Größe C die Breite des zulässigen Wertebereichs (converter range) des Quantisierer-Eingangssignals V_I beschreibt. Wird die Größe C zu 1 V gewählt, kann das Quantisierer-Eingangssignal V_I zwischen –0,5 V und +0,5 V gewählt werden, ohne dass der Quantisierer aufgrund einer Übersteuerung verzerrt.
• In 6 ist ein erfindungsgemäßer 3-Bit-Flash-Quantisierer 2' (vgl. 3; 3 beschreibt auch den erfindungsgemäßen SD-ADC) mit N = 8 Quantisierungsschwellen als Teil eines erfindungsgemäßen SD-ADC mit DEM-Funktionalität dargestellt. Dabei entsprechen mit gleichen Bezugszeichen versehene Signale und Schaltungsteile in 4 und 6 einander. Der Flash-Quantisierer 2' umfasst das bereits in 4 dargestellte Eingangs-Netzwerk 5, ein Schalt-Netzwerk (switch matrix) 9 und N = 8 Komparatoren COMP-i, wobei in 6 lediglich die Eingangsdifferenzverstärker-Stufe der Komparatoren COMP-i dargestellt ist.
• Der Flash-Quantisierer 2' nimmt eingangsseitig das Quantisierer-Eingangssignal in Form der differentiellen Spannung V_I entgegen, welches dem Ausgangssignal des Filters 1 entspricht (vgl. 3). Falls das Ausgangssignal des Filters 1 ein Single-ended-Signal ist, muss dieses Single-ended-Signal zunächst in ein differentielles Signal mittels eines Signalwandlers (typischerweise in Form eines Differenzverstärkers) umgewandelt werden. Das Eingangs-Netzwerk 5 generiert, wie bereits vorstehend im Zusammenhang mit 4 und 5 erläutert, in Abhängigkeit des Quantisierer-Eingangssignals V_I insgesamt N = 8 Ansteuersignale V_ij, welche in das Schalt-Netzwerk 9 gespeist werden. Das Schalt-Netzwerk 9 ist derart ausgestaltet, dass jedes Ansteuersignal V_ij in jeden Kompara tor COMP-i gespeist werden kann, d. h. jedes Paar benachbarter Knoten N_i und N_j ist mit jedem differentiellen Komparator-Eingang niederohmig verbindbar. Dazu umfasst das Schalt-Netzwerk 9 eine Vielzahl von Schaltern.
• Die Zuordnung der differentiellen Ansteuersignale V_ij zu den Komparatoren COMP-i, d. h. die Schalter-Stellung der Schalter in dem Schalt-Netzwerk 9, wird über ein Steuersignal 10 gesteuert. Das Steuersignal 10 selbst wird in einer Steuereinrichtung außerhalb des eigentlichen Flash-Quantisierers 2' gemäß einem beliebigen DEM-Algorithmus generiert (nicht dargestellt). Die Generierung des Steuersignals 10 kann beispielsweise in der gleichen Weise wie in der bereits vorstehend zitierten Druckschrift US 6,346,898 B1 erfolgen. Der Wert des Steuersignals wechselt typischerweise mit dem Takt clk des Quantisierers 2' (s. 3), d. h. die Zuordnung der Ansteuersignale V_ij zu den Komparatoren COMP-i wird für jeden Abtastzeitpunkt neu verwürfelt.
• Mittels der Komparatoren COMP-i wird jeweils das Vorzeichen der über das Schalt-Netzwerk 9 verwürfelten Ansteuersignale V_ij detektiert. Die Ausgangssignale der Komparatoren COMP-i bilden das digitale Ausgangssignal Y des Quantisierers 2'. Das Signal Y ist dabei ein verwürfeltes Thermometer-Code-Signal, wobei die Anzahl logischer Einsen in dem digitalen Signal Y dem Wert des analogen Quantisierer-Eingangssignals entspricht.
• Da bei einem erfindungsgemäßen SD-ADC, welcher den Flash-Quantisierer 2' gemäß 6 in der in 3 dargestellten Weise umfasst, jeder Komparator-Ausgang fest mit einem Einheitselement des DAC 3 verbunden ist, werden bei konstantem Quantisierer-Eingangssignal unterschiedliche Einheitselemente des DAC 3 zu unterschiedlichen Abtastzeitpunkten aktiviert.
• Wie bereits erwähnt, könnte auf das Schalt-Netzwerk 9 in dem Flash-Quantisierer 2' verzichtet werden, wenn keine Verwürfe lung der Ansteuersignale V_ij angestrebt wird. Der um das Schalt-Netzwerk 9 reduzierte Flash-Quantisierer 2' stellt ein alternatives Schaltungskonzept zu gewöhnlichen Flash-Quantisierern dar, welche mit unterschiedlichen Referenzen arbeiten.
• Es sei darauf hingewiesen, dass sich vorstehende Aussagen zu dem in 6 dargestellten erfindungsgemäßen Flash-Quantisierer 2' mit N = 8 Quantisierungsschwellen in analoger Weise auch auf Flash-Quantisierer mit einer beliebigen Anzahl N von Quantisierungsschwellen übertragen lassen.
• In 7 ist ein zweites Ausführungsbeispiel für ein Eingangs-Netzwerk 5' eines erfindungsgemäßen Flash-Quantisierers 2' angegeben, welches N = 6 Ansteuersignale V_i' für N = 6 Komparatoren generiert. Die Ansteuersignale V_i' werden ähnlich wie in 6 mittels eines Schalt-Netzwerks 10 verwürfelt. Das in 7 dargestellte Eingangs-Netzwerk 5' umfasst zwei Widerstandsketten mit jeweils N + 1 = 7 Widerständen R. Die Ansteuersignale V_i' werden in der in 7 dargestellten Weise jeweils als Differenz eines Knotenpotentials der ersten Widerstandskette und eines Knotenpotentials der zweiten Widerstandskette gebildet. Bei einem differentiellen Quantisierer-Eingangssignal V_I = V_I+ – V_I– von 0 V sind die Ansteuersignale V₁', V₂', V₃' positiv, während die Ansteuersignale V₄', V₅', V₆' negativ sind. Mit zunehmendem positivem Quantisierer-Eingangssignal V_I wird zunächst das Ansteuersignal V₄', dann V₅' und schließlich V₆' positiv. Mit betragsmäßig zunehmendem negativem Quantisierer-Eingangssignal V_I wird zunächst das Ansteuersignal V₁', dann V₂' und schließlich V₃' negativ. Die Vorzeichen der Ansteuersignale V_i' können in ähnlicher Weise wie in 6 mittels 6 Komparatoren zur Angabe eines quantisierten Signals detektiert werden.

Claims (10)

1. Quantisierer (2') mit einer Mehrzahl von N Quantisierungsschwellen zur Quantisierung eines analogen Quantisierer-Eingangssignals (V_I+ – V_I–) für einen Sigma-Delta-Analog-Digital-Umsetzer, umfassend – ein Eingangs-Netzwerk (5; 5'), welches das Quantisierer-Eingangssignal (V_I+ – V_I–) entgegennimmt und N unterschiedliche, den Quantisierungsschwellen zugeordnete Ansteuersignale (V_ij; V_i') in Abhängigkeit des Quantisierer-Eingangssignals (V_I+ – V_I–) generiert, wobei für die Ansteuersignale (V_ij; V_i') gilt, dass ein Wert des jeweiligen Ansteuersignals (V_ij; V_i'), welcher größer oder in einer alternativen Ausführungsform kleiner als ein für alle Ansteuersignale identischer Vergleichswert ist, das Überschreiten der jeweils zugeordneten Quantisierungsschwelle seitens des Quantisierer-Eingangssignals (V_I+ – V_I–) angibt, – eine Mehrzahl von N Komparatoren (COMP-i) mit jeweils einem Komparator-Eingang, welche ausgangsseitig ein dem Quantisierer-Eingangssignal entsprechendes quantisiertes Signal generieren, und – ein Schalt-Netzwerk (9), welches die N Ansteuersignale (V_ij; V_i') entgegennimmt und den N Komparator-Eingängen zuordnet, wobei die Zuordnung in Abhängigkeit eines Steuersignals (10) steuerbar ist.
2. Quantisierer (2') nach Anspruch 1, dadurch gekennzeichnet, dass jeweils N_– der N Ansteuersignale (V_ij; V_i') einen Wert kleiner dem Vergleichswert und jeweils N₊ der N Ansteuersignale (V_ij; V_i') einen Wert größer dem Vergleichswert aufweisen und sowohl die Anzahl N_– als auch die Anzahl N₊ der Ansteuersignale (V_ij; V_i') von dem Quantisierer-Eingangssignal (V_I+ – V_I–) abhängig sind.
3. Quantisierer (2') nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass das Quantisierer-Eingangssignal (V_I+ – V_I–) und die Ansteuersignale (V_ij; V_i') differentielle Signale sind, wobei insbesondere der Vergleichswert 0 V ist.
4. Quantisierer (2') nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Eingangs-Netzwerk (5) eine Widerstandskette von N Widerständen (R) mit identischen Widerstandswerten, insbesondere von N identischen Widerständen, umfasst, wobei sich die N Ansteuersignale (V_ij) aus den Potentialen (V_i) der Knoten (N_i) der Widerstände (R) ergeben.
5. Quantisierer (2') nach auf Anspruch 3 rückbezogenem Anspruch 4, dadurch gekennzeichnet, dass das differentielle Quantisierer-Eingangssignal (V_I+ – V_I–) von den beiden äußeren Knoten (N₁, N₉) der Widerstandskette entgegen genommen wird.
6. Quantisierer (2') nach Anspruch 5, dadurch gekennzeichnet, dass das Eingangs-Netzwerk (5) N – 1 Stromquellen (I₀) mit identischen Strömen, insbesondere N – 1 identische Stromquellen, umfasst, wobei jeder Knoten (N₂ – N₈) zwischen zwei Widerständen (R) der Widerstandskette von jeweils einer der Stromquellen (I₀) gespeist wird.
7. Quantisierer (2') nach Anspruch 6, dadurch gekennzeichnet, dass sich die N Ansteuersignale (V_ij) jeweils aus der Differenz der Potentiale (V_i) der beiden Knoten (N_i) eines jeweils anderen Widerstands der N Widerstände (R) ergeben.
8. Quantisierer (2') nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass für die Potentiale (V_i) der Knoten der N Widerstände (R) gilt:

   

   wobei die Größe V_i das Potential (V_i) des i-ten Knotens (N_i) in der Widerstandskette, die Größe R den Widerstandswert eines Widerstands (R) der Widerstandskette und die Größe I₀ den Strom einer der Stromquellen (I₀) beschreiben.
9. Quantisierer (2') nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass das Produkt aus dem Strom einer der Stromquellen (I₀) und dem Widerstandswert eines Widerstands (R) der Widerstandskette proportional zur Breite des zulässigen Spannungswertebereichs des Quantisierer-Eingangssignals (V_I+ – V_I–) ist.
10. Sigma-Delta-Analog-Digital-Umsetzer, umfassend – einen Quantisierer (2') gemäß einem der vorhergehenden Ansprüche und – eine Steuereinrichtung zur Generierung des Steuersignals (10), wobei über das Steuersignal (10) die Zuordnung der N Ansteuersignale (V_ij; V_i') zu den N Komparator-Eingängen gesteuert wird.