KR102443224B1 - 커패시터들을 포함하는 양자화기 및 양자화기의 동작 방법 - Google Patents

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Abstract

본 발명은 양자화기에 관한 것이다. 본 발명의 양자화기는 제1단 및 제2단을 갖는 커패시터, 입력 전압들을 수신하고, 입력 전압들을 합하여 커패시터의 제1단으로 출력하는 입력 계산기, 기준 전압들 및 스케일 코드를 수신하고, 스케일 코드에 따라 기준 전압들로부터 스케일 전압을 생성하여 커패시터의 제2단으로 출력하는 스케일러, 그리고 커패시터의 제1단의 출력 전압을 저장하는 래치를 포함한다.

Description

커패시터들을 포함하는 양자화기 및 양자화기의 동작 방법{QUANTIZER INCLUDING CAPACITORS AND OPERATING METHOD OF QUANTIZER}
본 발명은 전자 장치에 관한 것으로, 더 상세하게는 커패시터들을 포함하는 양자화기 및 양자화기의 동작 방법에 관한 것이다.
양자화기는 아날로그 입력 신호를 디지털 출력 신호로 변환한다. 양자화기는 다양한 분야에서 사용된다. 예를 들어, 양자화기는 델타-시그마(delta-sigma) 변조기에서 사용될 수 있다. 특히, 2차 이상의 차수를 갖는 델타-시그마 변조기에서, 양자화기는 둘 이상의 아날로그 입력 신호들을 하나의 디지털 출력 신호로 변환하도록 구성될 수 있다.
통상적인 양자화기는 증폭기와 같은 능동 소자를 사용한다. 이로 인해, 통상적인 양자화기는 넓은 면적을 차지하고, 높은 복잡도를 갖고, 그리고 정적 전류(static current)를 소모한다. 따라서, 감소된 면적, 감소된 복잡도, 그리고 감소된 정적 전류를 갖는 양자화기에 대한 요구가 지속되고 있다.
본 발명의 목적은 감소된 면적, 감소된 복잡도, 그리고 감소된 정적 전류를 갖는 양자화기 및 양자화기의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 양자화기는 제1단 및 제2단을 갖는 커패시터, 입력 전압들을 수신하고, 입력 전압들을 합하여 커패시터의 제1단으로 출력하는 입력 계산기, 기준 전압들 및 스케일 코드를 수신하고, 스케일 코드에 따라 기준 전압들로부터 스케일 전압을 생성하여 커패시터의 제2단으로 출력하는 스케일러(scaler), 그리고 커패시터의 제1단의 출력 전압을 저장하는 래치를 포함한다.
본 발명의 실시 예에 따른 양자화기는 제1단 및 제2단을 갖는 커패시터, 스케일 커패시터들을 포함하고, 덧셈 커패시터들을 포함하고, 입력 전압들을 수신하고, 그리고 덧셈 커패시터들을 이용하여 입력 전압들을 조합하여 커패시터의 제1단에 전달하는 입력 계산기, 기준 전압들을 수신하고, 스케일 커패시터들을 이용하여 기준 전압들을 조합하여 스케일 전압을 생성하고, 그리고 스케일 전압을 커패시터의 제2단에 전달하는 스케일러, 그리고 커패시터의 제2단의 출력 전압의 논리 레벨을 저장하는 래치를 포함한다.
스케일 커패시터들 및 덧셈 커패시터들을 포함하는 본 발명의 실시 예에 따른 양자화기의 동작 방법은, 스케일 코드를 초기화하는 단계, 스케일 커패시터들 및 덧셈 커패시터들의 전압들을 등화하는 단계, 덧셈 커패시터들을 이용하여 입력 전압들을 조합하여 커패시터의 제1단에 인가하고, 그리고 스케일 코드에 따라 스케일 커패시터들을 이용하여 기준 전압들을 조합하여 커패시터의 제2단에 인가하는 단계, 그리고 커패시터의 제1단의 전압을 래치하는 단계를 포함한다.
본 발명에 따르면, 커패시터들을 이용하여 양자화기가 구현된다. 따라서, 감소된 면적, 감소된 복잡도 및 감소된 정적 전류를 갖는 양자화기 및 양자화기의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 델타-시그마 변조기를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 양자화기를 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 입력 계산기를 보여준다.
도 4는 도 3의 덧셈 커패시터들 중 하나의 구현 예를 보여준다.
도 5는 본 발명의 실시 예에 따른 스케일러를 보여준다.
도 6은 본 발명의 실시 예에 따른 양자화기의 동작 방법을 보여주는 순서도이다.
도 7은 양자화기가 연속 접근에 기반하여 디지털 출력을 반복적으로 출력하는 예를 보여준다.
도 8은 제1 페이즈에서 입력 계산기가 동작하는 예를 보여준다.
도 9는 제1 페이즈에서 스케일러가 동작하는 예를 보여준다.
도 10은 제2 페이즈에서 입력 계산기가 동작하는 예를 보여준다.
도 11은 제1 시퀀스의 제1 페이즈에서 스케일러가 동작하는 예를 보여준다.
도 12는 제2 시퀀스의 제2 페이즈에서 스케일러가 동작하는 예를 보여준다.
도 13은 제1 기생 커패시터가 모델링된 입력 계산기의 예를 보여준다.
도 14는 제2 기생 커패시터가 모델링 된 스케일러의 예를 보여준다.
도 15는 래치의 예를 보여주는 회로도이다.
도 16은 본 발명의 실시 예에 따른 셋 및 리셋 래치를 보여주는 회로도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 델타-시그마(delta-sigma) 변조기(100)를 보여주는 블록도이다. 델타-시그마 변조기(100)는 아날로그 신호인 제1 입력 전압(VIN1)을 디지털 출력(DOUT)으로 변환할 수 있다. 예시적으로, 3차 델타-시그마 변조기의 예가 도 1에 도시되지만, 본 발명의 실시 예에 따른 델타-시그마 변조기(100)는 3차인 것으로 한정되지 않는다.
도 1을 참조하면, 델타-시그마 변조기(100)는 제1 입력 이득기(110), 피드백 이득기(120), 피드백 덧셈기(130), 제1 적분기(140), 제2 입력 이득기(150), 제2 적분기(160), 제3 입력 이득기(170), 제3 적분기(180), 양자화기(200), 그리고 디지털-아날로그 변환기(DAC, 190)를 포함한다.
제1 입력 이득기(110)는 제1 입력 전압(VIN1)에 제1 입력 이득(B)을 적용하여 제1 신호(S1)로 출력할 수 있다. 피드백 이득기(120)는 디지털-아날로그 변환기(190)로부터 출력되는 제6 신호(S6)에 피드백 이득(-B)을 적용하여 제2 신호로 출력할 수 있다. 예를 들어, 제1 입력 이득(B) 및 피드백 이득(-B)은 동일한 값들을 갖고 그리고 서로 다른 부호들을 가질 수 있다.
피드백 덧셈기(130)는 제1 신호(S1)와 제2 신호(S2)를 더하여 제3 신호(S3)로 출력할 수 있다. 피드백 덧셈기(130)는 디지털 출력(DOUT)이 피드백되는 제2 신호를 제1 신호와 합하는 점에 기반하여 명명된 것이며, 해당 용어는 본 발명의 기술적 사상을 한정하지 않는다.
제1 적분기(140)는 제3 신호(S3)를 적분하여 제2 입력 전압(VIN2)으로 출력할 수 있다. 제2 입력 이득기(150)는 제2 입력 전압(VIN2)에 제2 입력 이득(C1)을 적용하여 제4 신호(S4)로 출력할 수 있다. 제2 적분기(160)는 제4 신호(S4)를 적분하여 제3 입력 전압(VIN3)으로 출력할 수 있다. 제3 입력 이득기(170)는 제3 입력 전압(VIN3)에 제3 입력 이득(C2)을 적용하여 제5 신호(S5)로 출력할 수 있다.
제3 적분기(180)는 제5 신호(S5)를 적분하여 제4 입력 전압(VIN4)으로 출력할 수 있다. 제1 내지 제4 입력 전압들(VIN1~VIN4)은 양자화기(200)로 전달된다. 양자화기(200)는 제1 내지 제4 입력 전압들(VIN1~VIN4)을 조합하여 디지털 출력(DOUT)을 생성할 수 있다.
예를 들어, 양자화기(200)는 제1 내지 제4 입력 전압들(VIN1~VIN4)을 더하고, 그 결과를 양자화하여 디지털 출력(DOUT)으로 출력할 수 있다. 양자화기(200)는 입력 계산기(210) 및 아날로그 디지털 양자화기(220)를 포함한다. 입력 계산기(210)는 제1 내지 제4 입력 전압들(VIN1~VIN4), 클럭 신호(CLK) 및 공통 전압(VC)을 수신할 수 있다.
입력 계산기(210)는 클럭 신호(CLK) 및 공통 전압(VC)을 이용하여 제1 내지 제4 입력 전압들(VIN1~VIN4)을 조합하고, 조합의 결과를 조합 전압(CV)으로 출력할 수 있다. 입력 계산기(210)는 제1 내지 제3 이득기들(211, 212, 213), 그리고 덧셈기(214)를 포함한다.
제1 이득기(211)는 제2 입력 전압(VIN2)에 제1 이득(A1)을 적용할 수 있다. 제2 이득기(212)는 제3 입력 전압(VIN3)에 제2 이득(A2)을 적용할 수 있다. 제3 이득기(213)는 제4 입력 전압(VIN4)에 제3 이득(A3)을 적용할 수 있다. 덧셈기(214)는 제1 입력 전압(VIN1)을 제1 내지 제3 이득기들(211~213)의 출력들과 더할 수 있다.
덧셈기(214)는 덧셈의 결과를 조합 전압(CV)으로 출력할 수 있다. 아날로그 디지털 양자화기(220)는 조합 전압(CV), 클럭 신호(CLK), 공통 전압(VC), 그리고 기준 전압들(VRa, VRb)을 수신할 수 있다. 클럭 신호(CLK), 공통 전압(VC), 그리고 기준 전압들(VRa, VRb)을 이용하여, 아날로그 디지털 양자화기(220)는 조합 전압(CV)을 디지털 출력(DOUT)으로 양자화할 수 있다.
디지털-아날로그 변환기(190)는 디지털 출력(DOUT)을 아날로그 신호인 제6 신호(S6)로 변환할 수 있다. 디지털-아날로그 변환기(190)는 제6 신호(S6)를 피드백 이득기(120)로 출력할 수 있다.
예를 들어, 클럭 신호(CLK)는 외부의 클럭 생성 장치로부터 수신될 수 있다. 공통 전압(VC) 및 기준 전압들(VRa, VRb)은 외부의 전압 생성기로부터 수신될 수 있다. 클럭 신호(CLK), 공통 전압(VC), 또는 기준 전압들(VRa, VRb)은 델타-시그마 변조기(100)의 구성 요소들 중 클럭 신호(CLK), 공통 전압(VC), 또는 기준 전압들(VRa, VRb)를 필요로 하는 적어도 하나의 구성 요소에도 전달될 수 있다.
예를 들어, 델타-시그마 변조기(100)에서 사용되는 관점에서, 양자화기(200)는 델타-시그마 양자화기로 불릴 수 있으나, 해당 용어로 인해 본 발명의 기술적 사상이 한정되지 않는다. 예시적으로, 델타-시그마 변조기(100)의 차수에 따라, 델타-시그마 변조기(100)에 포함되는 적분기들(예를 들어, 140, 160, 180)의 수가 변경될 수 있다.
델타-시그마 변조기(100)의 적분기들(예를 들어, 140, 160, 180)의 수에 따라, 양자화기(200)로 전달되는 입력 전압들(예를 들어, VIN1~VIN4)의 수가 달라질 수 있다. 즉, 양자화기(200)의 입력 전압들(예를 들어, VIN1~VIN4)의 수는 양자화기(200)가 포함된 델타-시그마 변조기(100)의 차수에 따라 달라질 수 있다.
상술된 바와 같이, 제1, 제2, 제3 등의 용어들을 사용하여 델타-시그마 변조기(100)의 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
도 2는 본 발명의 실시 예에 따른 양자화기(200)를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 양자화기(200)는 입력 계산기(210) 및 아날로그 디지털 양자화기(220)를 포함한다. 예시적으로, 입력 계산기(210)는 제1 내지 제3 이득기들(211~213) 및 덧셈기(214)의 기능들을 수행하도록 구성될 수 있다.
입력 계산기(210)는 외부의 클럭 생성 장치로부터 클럭 신호(CLK)를 수신할 수 있다. 입력 계산기(210)는 외부의 전압 생성 장치로부터 공통 전압(VC)을 수신할 수 있다. 입력 계산기(210)는 제1 내지 제4 입력 전압들(VIN1~VIN4)을 수신할 수 있다.
입력 계산기(210)는 클럭 신호(CLK) 및 공통 전압(VC)을 이용하여(또는 기반하여) 제1 내지 제4 입력 전압들(VIN1~VIN4)을 조합할 수 있다. 입력 계산기(210)는 제1 내지 제4 입력 전압들(VIN1~VIN4)이 조합된 조합 전압(CV, 도 1 및 도 7 참조)을 아날로그 디지털 양자화기(220)의 커패시터(CD)의 제1단에 전달할 수 있다.
아날로그 디지털 양자화기(220)는 입력 계산기(210)로부터 전달되는 전압을 디지털 출력(DOUT)으로 양자화할 수 있다. 아날로그 디지털 양자화기(220)는 커패시터(CD), 스케일러(220a), 래치(220b), 셋 및 리셋 래치(220c), 그리고 코드 생성기(220d)를 포함한다.
스케일러(220a)는 외부의 클럭 생성 장치로부터 클럭 신호(CLK)를 수신할 수 있다. 스케일러(220a)는 외부의 전압 생성 장치로부터 공통 전압(VC) 및 기준 전압들(VRa, VRb)을 수신할 수 있다. 스케일러(220a)는 코드 생성기(220d)로부터 스케일 코드(SC)를 수신할 수 있다.
스케일러(220a)는 클럭 신호(CLK), 공통 전압(VC), 그리고 기준 전압들(VRa, VRb)을 이용하여(또는 기반하여) 스케일 전압(VS)을 생성할 수 있다. 예를 들어, 스케일 전압(VS)의 레벨은 스케일 코드(SC)에 의해 조절될 수 있다. 스케일러(220a)는 스케일 전압(VS)을 커패시터(CD)의 제2단에 전달할 수 있다.
입력 계산기(210)는 커패시터(들)를 통해 커패시터(CD)의 제1단에 조합 전압(CV)을 인가한다(도 3 참조). 커패시터(CD)의 제2단에 스케일 전압(VS)이 전달되므로, 커패시터(CD)의 제1단의 전압은 입력 계산기(210)가 공급하는 조합 전압(CV) 및 스케일러(220a)가 공급하는 스케일 전압(VS)의 조합으로 나타날 수 있다. 예시적으로, 조합 전압(CV) 및 스케일 전압(VS)의 조합은 출력 전압(VOUT)일 수 있다.
래치(220b)는 외부의 클럭 생성 장치로부터 클럭 신호(CLK)를 수신할 수 있다. 래치(220b)는 커패시터(CD)의 제1단의 전압을 출력 전압(VOUT)으로 수신할 수 있다. 래치(220b)는 클럭 신호(CLK)에 동기되어, 출력 전압(VOUT)의 논리 레벨을 래치(또는 저장)할 수 있다.
래치(220b)는 출력 전압(VOUT)의 논리 레벨을 제1 중간 디지털 출력(DOUTa)으로 출력할 수 있다. 래치(220b)는 출력 전압(VOUT)의 논리 레벨의 반전 레벨을 제2 중간 디지털 출력(DOUTb)으로 출력할 수 있다. 제1 및 제2 중간 디지털 출력들(DOUTa, DOUTb)은 셋 및 리셋 래치(220c)로 전달될 수 있다.
셋 및 리셋 래치(220c)는 제1 및 제2 중간 디지털 출력들(DOUTa, DOUTb)을 저장할 수 있다. 셋 및 리셋 래치(220c)는 출력 전압(VOUT)의 논리 레벨을 갖는 제1 중간 디지털 출력(DOUTa)을 디지털 출력(DOUT)으로 출력할 수 있다. 디지털 출력(DOUT)은 디지털-아날로그 변환기(190) 및 코드 생성기(220d)로 전달된다.
코드 생성기(220d)는 외부의 클럭 생성 장치로부터 클럭 신호(CLK)를 수신할 수 있다. 코드 생성기(220d)는 셋 및 리셋 래치(220c)로부터 디지털 출력(DOUT)을 수신할 수 있다. 코드 생성기(220d)는 디지털 출력(DOUT)에 따라 또는 디지털 출력(DOUT)의 히스토리에 따라 스케일 코드(SC)를 조절할 수 있다. 예를 들어, 코드 생성기(220d)는 클럭 신호(CLK)에 동기되어 스케일 코드(SC)를 조절할 수 있다.
요약하면, 입력 계산기(210)는 제1 내지 제4 입력 전압들(VIN1~VIN4)을 조합하여 커패시터(CD)의 제1단에 전달할 수 있다. 스케일러(220a)는 스케일 코드(SC)에 따라 스케일 전압(VS)을 생성하여 커패시터(CD)의 제2단에 전달할 수 있다. 출력 전압(VOUT)은 입력 계산기(210)가 전달하는 조합 전압(CV)과 스케일 전압(VS)의 차이에 의존할 수 있다.
래치(220b)는 출력 전압(VOUT)의 논리 레벨을 저장할 수 있다. 즉, 래치(220b)는 입력 계산기(210)의 조합 전압(CV)이 스케일 전압(VS)보다 큰 지 또는 작은지를 논리 레벨의 형태로 저장할 수 있다. 예를 들어, 입력 계산기(210)의 조합 전압(CV)이 스케일 전압(VS)보다 크면(또는 이상이면), 출력 전압(VOUT)은 논리 하이 레벨을 갖고 래치(220b)는 논리 하이 레벨을 저장할 수 있다.
입력 계산기(210)의 조합 전압(CV)이 스케일 전압(VS)보다 작으면(또는 이하이면), 출력 전압(VOUT)은 논리 로우 레벨을 갖고 래치(220b)는 논리 로우 레벨을 저장할 수 있다. 셋 및 리셋 래치(220c)는 래치(220b)에 의해 출력되는 제1 및 제2 중간 디지털 출력들(DOUTa, DOUTb)을 정적으로 저장할 수 있다.
셋 및 리셋 래치(220c)는 제1 중간 디지털 출력(DOUTa)을 디지털 출력(DOUT)으로 출력할 수 있다. 디지털 출력(DOUT)은 양자화된 값일 수 있다. 예를 들어, 디지털 출력(DOUT)은 양자화기(200)가 출력하도록 정해진 특정한 수의(예를 들어, 해상도) 디지털 비트들 중 하나의 디지털 비트에 해당할 수 있다. 양자화기(200)는 연속 접근(successive approximation)에 기반하여 디지털 비트들 각각을 디지털 출력(DOUT)으로 순차적으로 출력할 수 있다.
코드 생성기(220d)는 이진 검색(binary search)에 기반하여 디지털 출력(DOUT)이 생성되도록 스케일 코드(SC)를 통해 스케일 전압(VS)을 조절할 수 있다. 예를 들어, 코드 생성기(220d)는 디지털 출력(DOUT)(또는 현재 및 이전 디지털 출력들)에 따라 이진 검색의 검색 윈도가 조절되도록, 즉 스케일 전압(VS)의 레벨이 조절되도록 스케일 코드(SC)를 조절할 수 있다.
상술된 바와 같이, 양자화기(200)는 제1 내지 제4 입력 전압들(VIN1~VIN4)이 조합된 조합 전압(CV)을 연속 접근에 기반하여 순차적으로 디지털 출력들(DOUT)로 변환할 수 있다. 디지털 출력(DOUT)이 특정 회수 출력되면, 디지털 출력(DOUT)의 집합은 제1 입력 전압(VIN1)이 델타-시그마 변조기(100)에 의해 변조된 디지털 비트들을 형성할 수 있다.
도 3은 본 발명의 실시 예에 따른 입력 계산기(210)를 보여준다. 도 2 및 도 3을 참조하면, 입력 계산기(210)는 제1 내지 제4 덧셈 커패시터들(CA1~CA4), 제1 내지 제4 덧셈 스위치들(231~234), 그리고 제1 스위치(239)를 포함한다. 제1 내지 제4 덧셈 커패시터들(CA1~CA4)은 커패시터(CD)의 제1단에 각각 연결될 수 있다. 제1 내지 제4 덧셈 커패시터들(CA1~CA4)의 커패시턴스들의 합은 덧셈 커패시턴스(CA)로 나타내어질 수 있다.
제1 내지 제4 덧셈 스위치들(231~234)은 제1 내지 제4 덧셈 커패시터들(CA1~CA4)에 각각 연결될 수 있다. 제1 내지 제4 덧셈 스위치들(231~234)은 클럭 신호(CLK)에 응답하여 제1 내지 제4 입력 전압들(VIN1~VIN4) 또는 공통 전압(VC)을 제1 내지 제4 덧셈 커패시터들(CA1~CA4)에 각각 전달할 수 있다.
제1 스위치(239)는 커패시터(CD)의 제1단에 연결된다. 클럭 신호(CLK)에 응답하여, 제1 스위치(239)는 커패시터(CD)의 제1단에 공통 전압(VC)을 전달하거나 또는 공통 전압(VC)의 전달을 중지할 수 있다. 커패시터(CD)의 제1단의 전압은 출력 전압(VOUT)으로서 래치(220b)로 전달될 수 있다.
예시적으로, 제1 내지 제4 덧셈 커패시터들(CA1~CA4)은 제1 내지 제3 이득기들(211~213)의 이득들(A1~A3)과 연관될 수 있다. 예를 들어, 제1 입력 전압(VIN1)과 연관된 제1 덧셈 커패시터(CA1)는 도 1에서 제1 입력 전압(VIN1)이 이득 없이 덧셈기(214)로 전달되는 바와 같이, 단위 이득(예를 들어, 1)에 해당하는 커패시턴스를 가질 수 있다.
제2 입력 전압(VIN2)과 연관되는 제2 덧셈 스위치(232)는 도 1에서 제2 입력 전압(VIN2)과 연관된 제1 이득기(211)의 이득(A1)에 해당하는 커패시턴스를 가질 수 있다. 제3 입력 전압(VIN3)과 연관되는 제3 덧셈 스위치(233)는 도 1에서 제3 입력 전압(VIN3)과 연관된 제2 이득기(212)의 이득(A2)에 해당하는 커패시턴스를 가질 수 있다.
제4 입력 전압(VIN4)과 연관되는 제4 덧셈 스위치(234)는 도 1에서 제4 입력 전압(VIN4)과 연관된 제3 이득기(213)의 이득(A3)에 해당하는 커패시턴스를 가질 수 있다. 예를 들어, 제1 내지 제4 덧셈 커패시터들(CA1~CA4)의 커패시턴스들의 비율들은 단위 이득(예를 들어, 1), 그리고 제1 내지 제3 이득기들(211~213)의 이득들(A1~A3)의 비율에 따라 정해질 수 있다.
예시적으로, 양자화기(200)로 전달되는 입력 전압들의 수에 따라, 입력 계산기(210)의 덧셈 커패시터들(예를 들어, CA1~CA4) 및 덧셈 스위치들(예를 들어, 231~234)의 수가 결정될 수 있다. 도 3에서 제1 내지 제4 입력 전압들(VIN1~VIN4)에 대응하는 제1 내지 제4 덧셈 커패시터들(CA1~CA4)과 제1 내지 제4 덧셈 스위치들(231~234)이 도시되지만, 본 발명은 이에 한정되지 않는다.
도 4는 도 3의 덧셈 커패시터들(CA1~CA4) 중 하나(예를 들어, CA1)의 구현 예를 보여준다. 도 3 및 도 4를 참조하면, 덧셈 커패시터(CA1)는 병렬 연결된 커패시터 세트들(SET1~SETk)(k는 1보다 큰 양의 정수)을 포함할 수 있다. 커패시터 세트들(SET1~SETk) 각각은 직렬 연결된 트랜지스터(TR) 및 서브 커패시터(CAa)를 포함할 수 있다.
트랜지스터들(TR)의 게이트들은 커패시터 스토리지(CAPS)로부터 전달되는 커패시터 코드(CAC)에 따라 제어될 수 있다. 예를 들어, 커패시터 스토리지(CAPS)는 불휘발성 메모리 셀들, 전기 퓨즈, 안티 퓨즈, 메탈 옵션과 같은 다양한 기록 매체들 중 하나를 포함할 수 있다. 커패시터 스토리지(CAPS)는 양자화기(200) 또는 델타-시그마 변조기(100)의 내부 또는 외부에 배치될 수 있다.
커패시터 세트들(SET1~SETk) 중 하나가 커패시터 코드(CAC)에 의해 활성화되면, 해당 커패시터 세트의 트랜지스터(TR)가 턴-온 될 수 있다. 트랜지스터(TR)가 턴-온 되면, 해당 커패시터 세트의 서브 커패시터(CAa)가 덧셈 커패시터(CA1)에 적용될 수 있다.
커패시터 세트들(SET1~SETk) 중 하나가 커패시터 코드(CAC)에 의해 비활성화되면, 해당 커패시터 세트의 트랜지스터(TR)가 턴-오프 될 수 있다. 트랜지스터(TR)가 턴-오프 되면, 해당 커패시터 세트의 서브 커패시터(CAa)가 덧셈 커패시터(CA1)에 적용되지 않을 수 있다. 이러한 방법으로, 덧셈 커패시터들(CA1~CA4) 각각의 커패시턴스들이 단위 이득 및 제1 내지 제3 이득기들(211~213)의 이득들(A1~A3)에 대응하도록 조절될 수 있다.
예시적으로, 서브 커패시터들(CAa)은 동일한 구조, 동일한 사이즈 및 동일한 커패시턴스를 가질 수 있다. 서브 커패시터들(CAa)이 동일한 구조, 동일한 사이즈 및 동일한 커패시턴스를 가지면, 환경 잡음과 같은 잡음의 영향이 서브 커패시터들(CAa)에 동일하게 적용될 수 있다.
잡음의 영향이 서브 커패시터들(CAa)에 동일하게 적용되면, 잡음의 영향이 입력 계산기(210)의 동작에 주는 영향이 감소(또는 최소화)된다. 따라서, 입력 계산기(210)가 잡음에 강건해지고, 입력 계산기(210)의 신뢰성이 향상된다.
도 5는 본 발명의 실시 예에 따른 스케일러(220a)를 보여준다. 도 2 및 도 5를 참조하면, 스케일러(220a)는 제1 내지 제n 스케일 커패시터들(CS1~CSn)(n은 양의 정수), 공통 커패시터(CC), 제1 내지 제n 스케일 스위치들(241~24n), 그리고 제2 스위치(250)를 포함한다.
제1 내지 제n 스케일 커패시터들(CS1~CSn)은 커패시터(CD)의 제2단에 연결된다. 제1 내지 제n 스케일 스위치들(241~24n)은 제1 내지 제n 스케일 커패시터들(CS1~CSn)에 각각 연결된다. 제1 내지 제n 코드들(SC1~SCn) 그리고/또는 클럭 신호(CLK)에 응답하여, 제1 내지 제n 스케일 스위치들(241~24n) 각각은 공통 전압(VC), 그리고 기준 전압들(VRa, VRb) 중 하나를 제1 내지 제n 스케일 커패시터들(CS1~CSn) 중 대응하는 스케일 커패시터에 전달할 수 있다.
공통 커패시터(CC)는 커패시터(CD)의 제2단과 공통 전압(VC)이 공급되는 노드 사이에 연결될 수 있다. 제1 내지 제n 스케일 커패시터들(CS1~CSn), 그리고 공통 커패시터(CC)의 커패시턴스들의 합은 스케일 커패시턴스(CS)로 나타내어질 수 있다.
제1 내지 제n 코드들(SC1~SCn)은 코드 생성기(220d)로부터 출력되는 스케일 코드(SC)를 형성할 수 있다. 제2 스위치(250)는 클럭 신호(CLK)에 응답하여 커패시터(CD)의 제2단에 공통 전압(VC)을 공급하거나 또는 공통 전압(VC)의 공급을 중지할 수 있다.
예시적으로, 스케일 커패시터들(예를 들어, CS1~CSn) 및 스케일 스위치들(예를 들어, 241~24n)의 수는 양자화기(200)가 디지털 출력(DOUT)을 연속적으로 출력하여 최종적으로 획득하고자 하는 디지털 비트들의 수에 따라 결정될 수 있다. 예를 들어, 양자화기가 n-비트 연속 접근 양자화기일 때, 스케일 커패시터들(예를 들어, CS1~CSn) 및 스케일 스위치들(예를 들어, 241~24n)의 수는 2^n개일 수 있다.
예시적으로, 스케일 커패시터들(CS1~CSn) 및 공통 커패시터(CC)는 동일한 구조, 동일한 사이즈 및 동일한 커패시턴스를 가질 수 있다. 스케일 커패시터들(CS1~CSn) 및 공통 커패시터(CC)가 동일한 구조, 동일한 사이즈 및 동일한 커패시턴스를 가지면, 환경 잡음과 같은 잡음의 영향이 스케일 커패시터들(CS1~CSn) 및 공통 커패시터(CC)에 동일하게 적용될 수 있다.
잡음의 영향이 스케일 커패시터들(CS1~CSn) 및 공통 커패시터(CC)에 동일하게 적용되면, 잡음의 영향이 스케일러(220a)의 동작에 주는 영향이 감소(또는 최소화)된다. 따라서, 스케일러(220a)가 잡음에 강건해지고, 스케일러(220a)의 신뢰성이 향상된다.
예시적으로, 스케일 커패시터들(CS1~CSn) 및 공통 커패시터(CC)는 입력 계산기(210, 도 3 참조)의 서브 커패시터들(CAa, 도 4 참조)과 동일한 구조, 동일한 사이즈 및 동일한 커패시턴스를 가질 수 있다. 스케일 커패시터들(CS1~CSn) 및 공통 커패시터(CC)가 서브 커패시터들(CAa, 도 4 참조)과 동일한 구조, 동일한 사이즈 및 동일한 커패시턴스를 가지면, 환경 잡음과 같은 잡음의 영향이 스케일 커패시터들(CS1~CSn), 공통 커패시터(CC) 및 서브 커패시터들(CAa)에 동일하게 적용될 수 있다.
잡음의 영향이 스케일 커패시터들(CS1~CSn), 공통 커패시터(CC) 및 서브 커패시터들(CAa)에 동일하게 적용되면, 잡음의 영향이 입력 계산기(210) 및 스케일러(220a)의 동작에 주는 영향이 감소(또는 최소화)된다. 따라서, 입력 계산기(210) 및 스케일러(220a)가 잡음에 강건해지고, 입력 계산기(210) 및 스케일러(220a)의 신뢰성이 향상된다.
입력 계산기(210) 및 스케일러(220a)가 동일한 단일 소자(예를 들어, 커패시터)로 구현되면, 입력 계산기(210)의 동작 특성과 스케일러(220a)의 동작 특성이 유사해진다. 따라서, 입력 계산기(210) 및 스케일러(220a)의 동작 특성들의 차이에 의한 오차 또는 에러가 감소(또는 최소화)된다.
도 6은 본 발명의 실시 예에 따른 양자화기(200)의 동작 방법을 보여주는 순서도이다. 예시적으로 양자화기(200)가 디지털 출력(DOUT)을 연속적으로 출력하여 하나의 세트의 디지털 비트들을 생성하는 예가 도 5에 도시된다. 도 2 및 도 6을 참조하면, S110 단계에서, 양자화기(200)의 코드 생성기(220d)는 스케일 코드(SC)를 초기화할 수 있다.
예를 들어, 양자화기(200)는 스케일 전압이 이진 검색의 초기값을 갖도록 스케일 코드(SC)를 초기화할 수 있다. 양자화기(200)는 스케일 전압(VS)이 기준 전압들(VRa, VRb)의 중간 레벨을 갖도록 스케일 코드(SC)를 초기화할 수 있다. S120 단계에서, 양자화기(200)는 하나의 시퀀스(SEQ)의 제1 페이즈(P1)를 수행한다.
예를 들어, 하나의 시퀀스(SEQ)는 하나의 디지털 출력(DOUT)을 생성하는 절차일 수 있다. 하나의 시퀀스(SEQ)는 제1 페이즈(P1) 및 제2 페이즈(P2)를 포함할 수 있다. 제1 및 제2 페이즈들(P1, P2)은 클럭 신호(CLK)에 의해 구분될 수 있다. 시퀀스(SEQ)의 제1 페이즈(P1), 즉 S120 단계에서, 양자화기(200)는 전압들을 등화(equalize)할 수 있다.
예를 들어, 입력 계산기(210) 및 스케일러(220a)는 내부 전압들 또는 외부 전압들(예를 들어, 출력 전압(VOUT) 또는 스케일 전압(VS))을 공통 전압(VC)으로 등화할 수 있다. 제1 페이즈(P1)는 디지털 출력(DOUT)을 생성하기 위하여 입력 계산기(210) 및 스케일러(220a)를 초기화하는 단계에 해당할 수 있다.
제1 페이즈(P1) 동안, 입력 계산기(210)는 클럭 신호(CLK)에 응답하여 등화를 수행할 수 있다. 스케일러(220a)는 클럭 신호(CLK) 및 스케일 코드(SC)에 응답하여 등화를 수행할 수 있다. 래치(220b)는 비활성 상태일 수 있다. 셋 및 리셋 래치(220c)는 내부에 저장된 논리 레벨들을 정적으로 유지할 수 있다. 코드 생성기(220d)는 스케일러(220a)가 등화를 수행하도록 스케일 코드(SC)를 제어할 수 있다.
S130 단계 및 S140 단계는 하나의 시퀀스(SEQ)의 제2 페이즈(P2)에 해당한다. S130 단계에서, 스케일러(220a)는 클럭 신호(CLK) 그리고/또는 스케일 코드(SC)에 따라 스케일 전압(VS)을 생성할 수 있다. 입력 계산기(210)는 클럭 신호(CLK)에 응답하여 입력 전압들(VIN1~VIN4)을 조합할 수 있다.
입력 전압들(VIN1~VIN4)의 조합 결과는 커패시터(CD)의 제1단에 전달될 수 있다. 스케일 전압(VS)은 커패시터(CD)의 제2단에 전달될 수 있다. 입력 전압들(VIN1~VIN4) 및 스케일 전압(VS)에 의해, 커패시터(CD)의 제1단에 출력 전압(VOUT)이 생성될 수 있다.
S140 단계에서, 래치(220b)는 클럭 신호(CLK)에 응답하여 출력 전압(VOUT)의 논리 레벨을 래치(또는 저장)할 수 있다. 셋 및 리셋 래치(220c)는 래치(220b)로부터 제1 및 제2 중간 디지털 출력들(DOUTa, DOUTb)을 수신하여 래치(또는 저장)할 수 있다. 셋 및 리셋 래치(220c)는 제1 중간 디지털 출력(DOUTa)을 디지털 출력(DOUT)으로 출력할 수 있다.
S150 단계에서, 생성된 디지털 출력(DOUT)이 디지털 비트들의 마지막 비트이면, 디지털 비트들의 양자화가 완료된다. 생성된 디지털 출력(DOUT)이 디지털 비트들의 마지막 비트가 아니면, S160 단계가 수행된다. S160 단계에서, 코드 생성기(220d)는 디지털 출력(DOUT)에 따라 스케일 코드(SC)를 조절할 수 있다. 이후에, 다음 시퀀스(SEQ)의 제1 및 제2 페이즈들(P1, P2)이 수행될 수 있다.
도 7은 양자화기(200)가 연속 접근에 기반하여 디지털 출력(DOUT)을 반복적으로 출력하는 예를 보여준다. 도 7에서, 가로축은 시간(T)을 가리키고, 세로축은 전압(V)을 가리킨다. 예시적으로, 양자화기(200)가 디지털 출력(DOUT)을 두 번 출력하는 예가 도 7에 도시된다.
도 2 및 도 7을 참조하면, 제1 시퀀스(SEQ1)의 이전에 또는 제1 시퀀스(SEQ1)의 초기에, 코드 생성기(220d)는 스케일 코드(SC)를 초기화할 수 있다. 예를 들어, 코드 생성기(220d)는 스케일 전압(VS)이 기준 전압들(VRa, VRb)의 중간 레벨을 갖도록 스케일 코드(SC)를 초기화할 수 있다.
예시적으로, 기준 전압(VRa)은 양자화기(200)가 인식할 수 있는 출력 전압(VOUT)의 레벨의 하한이며, '하부 기준 전압'이라 불릴 수 있다. 기준 전압(VRb)은 양자화기(200)가 인식할 수 있는 출력 전압(VOUT)의 레벨의 상한이며, '상부 기준 전압'이라 불릴 수 있다.
코드 생성기(220d)는 스케일 전압(VS)이 하부 및 상부 기준 전압들(VRa, VRb)의 중간 레벨인 제2 비교 전압(VC2)이 되도록 스케일 코드(SC)를 제어할 수 있다. 입력 계산기(210)는 제1 내지 제4 입력 전압들(VIN1~VIN4)을 조합하여 조합 전압(CV)으로 출력할 수 있다.
조합 전압(CV)과 스케일 전압(VS)이 조합된 결과가 출력 전압(VOUT)으로 나타날 수 있다. 조합 전압(CV)이 스케일 전압(VS)인 제2 비교 전압(VC2)보다 낮으면(또는 이하이면), 래치(220b) 및 셋 및 리셋 래치(220c)는 디지털 출력(DOUT)을 로직 로우인 '0'으로 저장할 수 있다. 즉, 디지털 비트들의 최상위 비트(MSB)는 로직 로우인 '0'으로 출력될 수 있다.
조합 전압(CV)이 스케일 전압(VS)인 제2 비교 전압(VC2)보다 높으면(또는 이상이면), 래치(220b) 및 셋 및 리셋 래치(220c)는 디지털 출력(DOUT)을 로직 하이인 '1'로 저장할 수 있다. 즉, 디지털 비트들의 최상위 비트(MSB)는 로직 하이인 '1'로 출력될 수 있다.
예시적으로, 제1 시퀀스(SEQ1)에서, 조합 전압(CV)은 제2 비교 전압(VC2)보다 높다. 따라서, 따라서, 제1 시퀀스(SEQ1)에서 디지털 출력(DOUT)으로 로직 하이인 '1'이 출력될 수 있다.
제2 시퀀스(SEQ2)가 시작되기 전에 또는 제2 시퀀스(SEQ2)의 초기에, 코드 생성기(220d)는 스케일 코드(SC)를 조절(또는 갱신)할 수 있다. 예를 들어, 디지털 출력(DOUT)이 로직 로우인 '0'이면, 코드 생성기(220d)는 스케일 전압(VS)이 이전 시퀀스(예를 들어, S1)의 하부 기준 전압(예를 들어, VRa) 및 이전 시퀀스(예를 들어, S1)의 비교 전압(예를 들어, VC2) 사이의 중간 레벨을 갖도록 스케일 코드(SC)를 제어할 수 있다.
다른 예로서, 디지털 출력(DOUT)이 로직 하이인 '1'이면, 코드 생성기(220d)는 스케일 전압(VS)이 이전 시퀀스(예를 들어, S1)의 상부 기준 전압(예를 들어, VRb) 및 이전 시퀀스(예를 들어, S1)의 비교 전압(예를 들어, VC2) 사이의 중간 레벨(예를 들어, 제1 비교 전압(VC1))을 갖도록 스케일 코드(SC)를 제어할 수 있다.
제1 시퀀스(SEQ1)의 디지털 출력(DOUT)이 로직 하이인 '1' 이므로, 코드 생성기(220d)는 스케일 전압(VS)이 제1 시퀀스(SEQ1)의 상부 기준 전압(VRb) 및 제2 비교 전압(VC2) 사이의 중간 레벨(예를 들어, VC3)을 갖도록 스케일 코드(SC)를 제어할 수 있다.
조합 전압(CV)이 스케일 전압(VS)인 제3 비교 전압(VC3)보다 낮으면(또는 이하이면), 래치(220b) 및 셋 및 리셋 래치(220c)는 디지털 출력(DOUT)을 로직 로우인 '0'으로 저장할 수 있다. 즉, 디지털 비트들의 최하위 비트(LSB)는 로직 로우인 '0'으로 출력될 수 있다.
조합 전압(CV)이 스케일 전압(VS)인 제3 비교 전압(VC3)보다 높으면(또는 이상이면), 래치(220b) 및 셋 및 리셋 래치(220c)는 디지털 출력(DOUT)을 로직 하이인 '1'로 저장할 수 있다. 즉, 디지털 비트들의 최하위 비트(LSB)는 로직 하이인 '1'로 출력될 수 있다.
조합 전압(CV)이 제3 비교 전압(VC3)보다 낮으므로, 디지털 출력(DOUT)은 로직 로우인 '0'일 수 있다. 상술된 바와 같이, 디지털 비트들의 각 비트가 디지털 출력(DOUT)으로 순차적(또는 연속적)으로 출력될 수 있다. 따라서, 연속 접근(successive approximation) 양자화가 수행될 수 있다.
도 8은 제1 페이즈(P1)에서 입력 계산기(210_P1)가 동작하는 예를 보여준다. 도 9는 제1 페이즈(P1)에서 스케일러(220a_P1)가 동작하는 예를 보여준다. 예시적으로, 네 개의 스케일 커패시터들(CS1~CS4) 및 네 개의 스케일 스위치들(241~244)을 포함하는 스케일러(220a_P1)의 예가 도 9에 도시된다. 도 8 및 도 9를 참조하면, 제1 페이즈(P1)에서 클럭 신호(CLK)는 제1 레벨(예를 들어, 하이 레벨)을 가질 수 있다.
클럭 신호(CLK)에 응답하여, 즉 클럭 신호(CLK)가 하이 레벨일 때에, 제1 내지 제4 덧셈 스위치들(231~234)은 제1 내지 제4 덧셈 커패시터들(CA1~CA4)에 공통 전압(VC)을 공급할 수 있다. 제1 스위치(239)는 커패시터(CD)의 제1단에 공통 전압(VC)을 전달할 수 있다. 따라서, 제1 페이즈(P1)에서, 입력 계산기(210_P1)는 내부 노드들을 공통 전압(VC)으로 등화할 수 있다.
클럭 신호(CLK)에 응답하여, 즉 클럭 신호(CLK)가 하이 레벨일 때에, 제1 내지 제4 스케일 스위치들(241~244)은 제1 내지 제4 스케일 커패시터들(CS1~CS4)에 공통 전압(VC)을 공급할 수 있다. 예를 들어, 클럭 신호(CLK)가 하이 레벨일 때, 제1 내지 제4 스케일 스위치들(241~244)은 스케일 코드(SC)에 관계없이 제1 내지 제4 스케일 커패시터들(CS1~CS4)에 공통 전압(VC)을 공급할 수 있다.
다른 예로서, 클럭 신호(CLK)가 하이 레벨일 때, 코드 생성기(220d)는 1 내지 제4 스케일 스위치들(241~244)이 제1 내지 제4 스케일 커패시터들(CS1~CS4)에 공통 전압(VC)을 공급하도록 스케일 코드를 조절할 수 있다. 제2 스위치(250)는 클럭 신호(CLK)에 응답하여 커패시터(CD)의 제2단에 공통 전압(VC)을 전달할 수 있다. 따라서, 제1 페이즈(P1)에서, 입력 계산기(210_P1)는 내부 노드들을 공통 전압(VC)으로 등화할 수 있다.
제1 페이즈(P1)에서, 입력 계산기(210_P1)는 커패시터(CD)의 제1단에 공통 전압(VC)을 공급한다. 제1 페이즈(P1)에서, 스케일러(220a_P1)는 커패시터(CD)의 제2단에 공통 전압(VC)을 공급한다. 따라서, 제1 페이즈(P1)에서, 입력 계산기(210_P1) 및 스케일러(220a_P1)는 외부 노드들, 예를 들어, 커패시터(CD)의 양단을 공통 전압(VC)으로 등화할 수 있다.
도 10은 제2 페이즈(P2)에서 입력 계산기(210_P2)가 동작하는 예를 보여준다. 도 11은 제1 시퀀스(SEQ1)의 제2 페이즈(P2)에서 스케일러(220a_S1P2)가 동작하는 예를 보여준다. 도 10 및 도 11을 참조하면, 제2 페이즈(P2)에서 클럭 신호(CLK)는 제2 레벨(예를 들어, 로우 레벨)을 가질 수 있다.
클럭 신호(CLK)에 응답하여, 즉 클럭 신호(CLK)가 로우 레벨일 때에, 제1 내지 제4 덧셈 스위치들(231~234)은 제1 내지 제4 덧셈 커패시터들(CA1~CA4)에 제1 내지 제4 입력 전압들(VIN1~VIN4)을 각각 전달할 수 있다. 제1 스위치(239)는 커패시터(CD)의 제1단에 공통 전압(VC)의 전달을 중지할 수 있다.
따라서, 제2 페이즈(P2)에서, 입력 계산기(210_P2)는 제1 내지 제4 입력 전압들(VIN1~VIN4)을 제1 내지 제4 덧셈 커패시터들(CA1~CA4)에 대응하는 이득들을 반영하여 커패시터(CD)의 제1단에 전달할 수 있다. 제1 내지 제4 덧셈 커패시터들(CA1~CA4)은 커패시터(CD)의 제1단에 병렬 연결된다. 따라서, 제1 내지 제4 전압들(VIN1~VIN4)은 커패시터(CD)의 제1단에서 제1 내지 제4 덧셈 커패시터들(CA1~CA4)의 커패시턴스들을 반영하여 더해질 수 있다.
클럭 신호(CLK)에 응답하여, 즉 클럭 신호(CLK)가 하이 레벨일 때에, 제1 내지 제4 스케일 스위치들(241~244)은 제1 내지 제4 스케일 커패시터들(CS1~CS4)에 제1 내지 제4 기준 전압들(VR1~VR4)을 각각 전달할 수 있다. 제1 내지 제4 기준 전압들(VR1~VR4) 각각은 하부 기준 전압(VRa) 및 상부 기준 전압(VRb) 중에서 선택될 수 있다.
예를 들어, 제1 내지 제4 스케일 스위치들(241~244) 각각은 코드들(SC1~SC4) 중 대응하는 코드에 따라, 하부 기준 전압(VRa) 및 상부 기준 전압(VRb) 중 하나를 제1 내지 제4 스케일 커패시터들(CS1~CS4) 중 대응하는 스케일 커패시터에 전달할 수 있다.
예를 들어, 코드들(SC1~SC4)이 초기화된 때에, 코드들(SC1~SC4) 중 절반은 하부 기준 전압(VRa)을 선택하고, 나머지 절반은 상부 기준 전압(VRb)을 선택할 수 있다. 예시적으로, 제1 및 제2 스케일 스위치들(241, 242)이 제1 및 제2 스케일 커패시터들(CS1, CS2)에 하부 기준 전압(VRa)을 전달할 수 있다. 제3 및 제4 스케일 스위치들(243, 244)이 제3 및 제4 스케일 커패시터들(CS3, CS4)에 상부 기준 전압(VRa)을 전달할 수 있다.
공통 커패시터(CC)는 커패시터(CD)의 제2단의 전압을 공통 전압(VC) 이상으로 지지할 수 있다. 제1 내지 제4 스케일 커패시터들(CS1~CS4)은 커패시터(CD)의 제2단에 병렬 연결된다. 제1 내지 제4 스케일 커패시터들(CS1~CS4)의 커패시턴스들은 동일하다. 따라서, 커패시터(CD)의 제2단에서, 하부 및 상부 기준 전압들(VRa, VRb)이 선택된 비율에 따라 반영될 수 있다.
도 12는 제2 시퀀스(SEQ2)의 제2 페이즈(P2)에서 스케일러(220a_S2P2)가 동작하는 예를 보여준다. 도 12를 참조하면, 도 7의 제2 시퀀스(SEQ2)를 참조하여 설명된 바와 같이, 코드 생성기(220d)는 상부 기준 전압(VRb)과 제2 비교 전압(VC2) 사이의 제3 비교 전압(VC3)의 레벨로 스케일 전압(VS)을 조절할 수 있다.
예를 들어, 코드들(SC1~SC4)에 따라, 제1 내지 제4 스케일 스위치들(241~244)은 하부 기준 전압(VRa)과 상부 기준 전압(VRb)이 1:3의 비율로 선택할 수 있다. 예를 들어, 제1 스케일 스위치(241)는 제1 스케일 커패시터(CS1)에 하부 기준 전압(VRa)을 전달할 수 있다. 제2 내지 제4 스케일 스위치들(242~244)은 제2 내지 제4 스위치 커패시터들(CS2~CS4)에 상부 기준 전압(VRb)을 전달할 수 있다.
도 8 내지 도 12를 참조하여 설명된 바와 같이 입력 계산기(210) 및 스케일러(220a)가 동작하면, 출력 전압(VOUT)은 수학식 1의 형태로 계산될 수 있다.
Figure 112017124933510-pat00001
수학식 1에서, CD는 커패시터(CD)의 커패시턴스를 가리킨다. CAi는 제i 덧셈 커패시터의 커패시턴스를 가리킨다(i는 양의 정수). CSj는 제j 스케일 커패시터의 커패시턴스를 가리킨다(j는 양의 정수). VRj는 제j 스케일 스위치가 제j 스케일 커패시터에 공급하는 제j 기준 전압을 가리킨다. m은 입력 전압들의 개수를 가리킨다. n은 스케일 커패시터들(또는 스위치들)의 개수를 가리킨다.
수학식 1은 제1 내지 제4 입력 전압들(VIN1~VIN4)의 합으로부터 제1 내지 제4 기준 전압들(VR1~VR4)의 합을 감한 형태를 갖는다. 제1 내지 제4 입력 전압들(VIN1~VIN4)은 제1 내지 제4 덧셈 커패시터들(CA1~CA4)의 커패시턴스들을 계수들로 하여 더해진다. 즉, 제1 내지 제4 덧셈 커패시터들(CA1~CA4)은 단위 이득 및 제1 내지 제3 이득기들(211~213)의 이득들(A1~A3)에 대응할 수 있다.
도 3 내지 도 5를 참조하여 설명된 바와 같이, 입력 계산기(210) 및 스케일러(220a)의 커패시터들은 동일한 커패시터(예를 들어, 단위 커패시터)에 기반하여 구현될 수 있다. 단위 커패시터의 커패시턴스를 'CU'로 가정하면, 수학식 1의 모든 커패시턴스들은 'CU'의 배수로 표현될 수 있다.
따라서, 수학식 1의 모든 계수들은 정수(또는 실수)로 표현될 수 있다. 입력 계산기(210) 및 스케일러(220a)가 동일한 단위 커패시터에 기반하여 구현되면, 외부 잡음에 강건하고 높은 신뢰도를 갖는 양자화기(200) 및 델타-시그마 변조기(100)가 제공될 수 있다.
도 13은 제1 기생 커패시터(CP1)가 모델링된 입력 계산기(210')의 예를 보여준다. 도 13을 참조하면, 커패시터(CD)의 제1단에 제1 기생 커패시터(CP1)가 모델링될 수 있다. 제1 기생 커패시터(CP1)는 공통 전압(VC)이 공급되는 노드와 커패시터(CD)의 제1단 사이에 연결되는 것으로 모델링될 수 있다.
도 13을 참조하면, 제1 기생 커패시터(CP1)에 의해 덧셈 커패시턴스(CA')가 변화할 수 있다. 예를 들어, 제1 기생 커패시터(CP1)에 의해 덧셈 커패시턴스(CA')가 증가할 수 있다. 그러나 수학식 1에 기재된 바와 같이, 덧셈 커패시턴스(CA')는 괄호 밖의 계수에만 적용된다. 따라서, 출력 전압(VOUT)의 전압 레벨은 비례적으로 달라질 수 있어도 출력 전압(VOUT)의 논리 레벨은 달라지지 않는다. 따라서, 입력 계산기(210') 및 양자화기(200)에서 오동작이 발생하지 않는다.
도 14는 제2 기생 커패시터(CP2)가 모델링된 스케일러(220a')의 예를 보여준다. 도 14를 참조하면, 커패시터(CD)의 제2단에 제2 기생 커패시터(CP2)가 모델링될 수 있다. 제2 기생 커패시터(CP2)는 공통 전압(VC)이 공급되는 노드와 커패시터(CD)의 제2단 사이에 연결되는 것으로 모델링될 수 있다.
공통 커패시터(CC')의 커패시턴스는 제2 기생 커패시터(CP2)를 반영하여 조절될 수 있다. 예를 들어, 공통 커패시터(CC')의 커패시턴스는 제2 기생 커패시터(CP2)를 반영하여 감소될 수 있다. 공통 커패시터(CC')가 제2 기생 커패시터(CP2)를 반영하여 조절되면, 스케일 커패시턴스(CS')는 변화하지 않고 유지된다. "따라서, 제2 기생 커패시터(CP2)의 영향은 보상될 수 있다.
예시적으로, 공통 커패시터(CC')는 도 4를 참조하여 설명된 구조를 가질 수 있다. 공통 커패시터(CC')는 다른 커패시터들과 동일하게 단위 커패시터를 기반으로 구현될 수 있다.
도 15는 래치(220b)의 예를 보여주는 회로도이다. 도 2 및 도 15를 참조하면, 래치(220b)는 인버터(260) 및 메인 래치(270)를 포함한다. 인버터(260)는 제1 내지 제4 인버터 트랜지스터들(261~264)을 포함할 수 있다. 제1 내지 제4 인버터 트랜지스터들(261~264)은 전원 전압(VDD)이 공급되는 노드와 공통 전압(VC)이 공급되는 노드 사이에 직렬 연결될 수 있다.
제1 및 제2 인버터 트랜지스터들(261, 262)은 PMOS 트랜지스터들을 포함할 수 있다. 제3 및 제4 인버터 트랜지스터들(263, 264)은 NMOS 트랜지스터들을 포함할 수 있다. 제2 및 제3 인버터 트랜지스터들(262, 263)의 게이트들에 출력 전압(VOUT)이 전달될 수 있다.
제4 인버터 트랜지스터(264)의 게이트에 클럭 신호(CLK)가 전달될 수 있다. 제1 인버터 트랜지스터(261)의 게이트에 반전 클럭 신호(/CLK)가 전달될 수 있다. 예를 들어, 반전 클럭 신호(/CLK)는 클럭 신호(CLK)로부터 생성될 수 있다. 예를 들어, 반전 클럭 신호(/CLK)는 클럭 신호(CLK)로부터 인버터(예를 들어, 260)를 이용하여 생성될 수 있다.
클럭 신호(CLK)가 하이 레벨을 가질 때에 또는 반전 클럭 신호(/CLK)가 로우 레벨을 가질 때에, 즉 제1 페이즈(P1)에서, 제1 및 제4 인버터 트랜지스터들(261, 264)은 턴-오프 된다. 즉, 인버터(260)는 비활성 상태일 수 있다. 클럭 신호(CLK)가 로우 레벨을 가질 때에 또는 반전 클럭 신호(/CLK)가 하이 레벨을 가질 때에, 즉 제2 페이즈(P2)에서, 제1 및 제4 인버터 트랜지스터들(261, 264)은 턴-온 된다.
출력 전압(VOUT)이 로직 하이일 때에, 제3 인버터 트랜지스터(263)는 반전 출력 전압(/VOUT)으로 로직 로우를 출력할 수 있다. 출력 전압(VOUT)이 로직 로우일 때에, 제2 인버터 트랜지스터(262)는 반전 출력 전압(/VOUT)으로 로직 하이를 출력할 수 있다.
메인 래치(270)는 제1 내지 제7 메인 래치 트랜지스터들(271~277)을 포함한다. 제1 내지 제4 메인 래치 트랜지스터들(271~274)의 제1단들은 전원 전압(VDD)이 공급되는 노드에 연결될 수 있다. 제1 및 제2 메인 래치 트랜지스터들(271, 272)의 제2단들은 서로 연결될 수 있다. 제3 및 제4 메인 래치 트랜지스터들(273, 274)의 제2단들은 서로 연결될 수 있다.
제5 메인 래치 트랜지스터(275)의 제1단은 제1 및 제2 메인 래치 트랜지스터들(271, 272)의 제2단들에 연결될 수 있다. 제5 메인 래치 트랜지스터(275)의 제2단은 제7 메인 래치 트랜지스터(277)의 제1단에 연결될 수 있다. 제6 메인 래치 트랜지스터(276)의 제1단은 제3 및 제4 메인 래치 트랜지스터들(273, 274)의 제2단들에 연결될 수 있다. 제6 메인 래치 트랜지스터(276)의 제2단은 제7 메인 래치 트랜지스터(277)의 제1단에 연결될 수 있다.
제7 메인 래치 트랜지스터(277)의 제2단은 공통 전압(VC)이 공급되는 노드에 연결될 수 있다. 제7 메인 래치 트랜지스터(277)의 게이트에 반전 클럭 신호(/CLK)가 공급될 수 있다. 제1 및 제4 메인 래치 트랜지스터들(271, 274)의 게이트들에 클럭 신호(CLK)가 공급될 수 있다.
클럭 신호(CLK)가 로우 레벨일 때에, 제1, 제4, 및 제7 메인 래치 트랜지스터들(271, 274, 277)은 턴-온 될 수 있다. 즉, 메인 래치(270)는 활성화될 수 있다. 클럭 신호(CLK)가 하이 레벨일 때에, 제1, 제4, 및 제7 메인 래치 트랜지스터들(271, 274, 277)은 턴-오프 될 수 있다. 즉, 메인 래치(270)는 비활성화될 수 있다.
제2 메인 래치 트랜지스터(272)의 게이트는 제3 및 제4 메인 래치 트랜지스터들(273, 274)의 제2단들에 연결된다. 제3 메인 래치 트랜지스터(273)의 게이트는 제1 및 제2 메인 래치 트랜지스터들(271, 272)의 제2단들에 연결된다. 제5 메인 래치 트랜지스터(275)의 게이트에 출력 전압(VOUT)이 공급된다. 제6 메인 래치 트랜지스터(276)의 게이트에 반전 출력 전압(/VOUT)이 공급된다.
제3 및 제4 메인 래치 트랜지스터들(273, 274)의 제2단들은 제1 중간 디지털 출력(DOUTa)일 수 있다. 제1 및 제2 메인 래치 트랜지스터들(271, 272)의 제2단들은 제2 중간 디지털 출력(DOUTb)일 수 있다.
클럭 신호(CLK)가 로우 레벨인 제2 페이즈(P2)에서, 출력 전압(VOUT)이 하이 레벨일 때에, 제5 메인 래치 트랜지스터(275)가 턴-온 된다. 따라서, 제2 중간 디지털 출력(DOUTb)이 로우 레벨이 된다. 제2 중간 디지털 출력(DOUTb)이 로우 레벨이 되면, 제3 메인 래치 트랜지스터(273)가 턴-온 된다. 따라서, 제1 중간 디지털 출력(DOUTa)이 하이 레벨이 된다.
클럭 신호(CLK)가 로우 레벨인 제2 페이즈(P2)에서, 출력 전압(VOUT)이 로우 레벨일 때에, 제6 메인 래치 트랜지스터(276)가 턴-온 된다. 따라서, 제1 중간 디지털 출력(DOUTa)이 로우 레벨이 된다. 제1 중간 디지털 출력(DOUTa)이 로우 레벨이 되면, 제2 메인 래치 트랜지스터(272)가 턴-온 된다. 따라서, 제2 중간 디지털 출력(DOUTb)이 하이 레벨이 된다.
도 16은 본 발명의 실시 예에 따른 셋 및 리셋 래치(220c)를 보여주는 회로도이다. 도 2 및 도 16을 참조하면, 셋 및 리셋 래치(220c)는 제1 내지 제8 트랜지스터들(281~288)을 포함한다. 제1 내지 제4 트랜지스터들(281~284)의 제1단들은 전원 전압(VDD)이 공급되는 노드에 연결될 수 있다.
제1 및 제2 트랜지스터들(281, 282)의 제2단들은 서로 연결될 수 있다. 제3 및 제4 트랜지스터들(283, 284)의 제2단들은 서로 연결될 수 있다. 제5 트랜지스터(285)의 제1단은 제1 및 제2 트랜지스터들(281, 282)의 제2단들에 연결될 수 있다. 제5 트랜지스터(285)의 제2단은 제7 트랜지스터(287)의 제1단에 연결될 수 있다.
제6 트랜지스터(286)의 제1단은 제3 및 제4 트랜지스터들(283, 284)의 제2단들에 연결될 수 있다. 제6 트랜지스터(286)의 제1단에 연결될 수 있다. 제7 트랜지스터(287) 및 제8 트랜지스터들(288)의 제2단들은 공통 전압(VC)이 공급되는 노드에 연결될 수 있다.
제2 트랜지스터(282)의 게이트는 제5 트랜지스터(285)의 게이트, 그리고 제3 및 제6 트랜지스터들(283, 286) 사이의 노드에 연결될 수 있다. 제2 트랜지스터(282)의 게이트의 레벨은 디지털 출력(DOUT)일 수 있다. 제6 트랜지스터(286)의 게이트는 제3 트랜지스터(283)의 게이트, 그리고 제2 및 제5 트랜지스터들(282, 285) 사이의 노드에 연결될 수 있다.
제1 및 제7 트랜지스터들(281, 287)의 게이트들에 제1 중간 디지털 출력(DOUTa)이 전달될 수 있다. 제4 및 제8 트랜지스터들(284, 288)의 게이트들에 제2 중간 디지털 출력(DOUTb)이 전달될 수 있다. 제1 및 제2 중간 디지털 출력들(DOUTa, DOUTb)은 상보 신호들일 수 있다.
제1 중간 디지털 출력(DOUTa)이 하이 레벨이면, 제7 트랜지스터(287)가 턴-온 되고, 제4 트랜지스터(284)가 턴-온 된다. 전원 전압(VDD)은 제4 트랜지스터(284)를 통해 제5 트랜지스터(285)의 게이트로 전달된다. 따라서, 디지털 출력(DOUT)은 하이 레벨이 된다.
제1 중간 디지털 출력(DOUTa)이 로우 레벨이면, 제1 트랜지스터(281)가 턴-온 된다. 전원 전압(VDD)은 제1 트랜지스터(281)를 통해 제6 트랜지스터(286)의 게이트로 전달된다. 제2 중간 디지털 출력(DOUTb)은 제8 트랜지스터(288)를 턴-온 할 수 있다. 공통 전압(VC)은 제8 및 제6 트랜지스터들(288, 286)을 통해 제5 트랜지스터(285)의 게이트로 전달된다. 따라서, 디지털 출력(DOUT)은 로우 레벨이 된다.
상술된 바와 같이, 셋 및 리셋 래치(220c)는 클럭 신호(CLK)와 무관하게 제1 및 제2 중간 디지털 출력들(DOUTa, DOUTb), 그리고 디지털 출력(DOUT)을 유지할 수 있다. 따라서, 래치(220b)가 클럭 신호에 의해 비활성화될 때에도, 셋 및 리셋 래치(220c)는 정상적으로 디지털 출력(DOUT)을 출력할 수 있다.
도 15 및 도 16을 참조하여 설명된 바와 같이, 래치(220b) 및 셋 및 리셋 래치(220c)는 정적 전류(static current)를 소비하지 않는다. 정적 전류는 래치가 동작하지 않을 때에도 흐르는 전류일 수 있다. 통상적인 양자화기는 정적 전류를 소비하는 비교기 또는 연산 증폭기(또는 차동 증폭기)를 이용하여 구현된다.
반면 본 발명의 실시 예에 따른 래치(220b) 및 셋 및 리셋 래치(220c)는 정적 전류를 소비하지 않는다. 따라서, 전력 소비가 감소된 양자화기(200) 및 양자화기(200)를 포함하는 델타-시그마 변조기(100)가 제공된다.
또한, 도 15 및 도 16을 참조하여 설명된 래치(220b)와 셋 및 리셋 래치(220c)는 비교기, 연산 증폭기 또는 차동 증폭기와 비교하여 감소된 복잡도를 갖고 감소된 면적을 차지한다. 따라서, 본 발명에 따르면, 복잡도 및 면적이 감소된 양자화기(200) 및 양자화기(200)를 포함하는 델타-시그마 변조기(100)가 제공된다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 델타-시그마 변조기
110: 제1 입력 이득기
120: 피드백 덧셈기
130: 피드백 이득기
140: 제1 적분기
150: 제2 입력 이득기
160: 제2 적분기
170: 제3 입력 이득기
180: 제3 적분기
190: 디지털-아날로그 변환기
200: 양자화기
210: 입력 계산기
220: 아날로그 디지털 양자화기
220a: 스케일러
220b: 래치
220c: 셋 및 리셋 래치
220d: 코드 생성기

Claims (20)

  1. 제1단 및 제2단을 갖는 커패시터;
    입력 전압들을 수신하고, 상기 입력 전압들을 합하여 상기 커패시터의 상기 제1단으로 출력하는 입력 계산기;
    기준 전압들 및 스케일 코드를 수신하고, 상기 스케일 코드에 따라 상기 기준 전압들로부터 스케일 전압을 생성하여 상기 커패시터의 상기 제2단으로 출력하는 스케일러(scaler); 그리고
    상기 커패시터의 상기 제1단의 출력 전압을 저장하는 래치를 포함하는 양자화기.
  2. 제1항에 있어서,
    상기 스케일러는 클럭 신호 및 공통 전압을 더 수신하고, 상기 클럭 신호가 제1 레벨을 갖는 제1 페이즈에서 상기 커패시터의 상기 제2단에 연결된 상기 스케일러의 내부 노드의 전압 및 상기 커패시터의 상기 제2단의 전압을 상기 공통 전압으로 등화하고, 그리고 상기 클럭 신호가 제2 레벨을 갖는 제2 페이즈에서 상기 스케일 전압을 생성하여 상기 커패시터의 상기 제2단으로 출력하는 양자화기.
  3. 제2항에 있어서,
    상기 스케일러는:
    상기 커패시터의 상기 제2단과 연결되는 스케일 커패시터들;
    상기 스케일 커패시터들에 각각 연결되는 스케일 스위치들; 그리고
    상기 커패시터의 상기 제2단에 연결되는 스위치를 포함하고,
    상기 제1 페이즈에서 상기 스케일 스위치들은 상기 스케일 코드에 따라 상기 스케일 커패시터들에 각각 상기 공통 전압을 전달하고, 그리고 상기 스위치는 상기 클럭 신호에 따라 상기 커패시터의 상기 제2단에 상기 공통 전압을 전달하는 양자화기.
  4. 제3항에 있어서,
    상기 기준 전압들은 하부 기준 전압 및 상부 기준 전압을 포함하고,
    상기 제2 페이즈에서 상기 스케일 코드 중 대응하는 부분에 따라, 상기 스케일 스위치들 각각은 상기 하부 기준 전압 및 상기 상부 기준 전압 중 하나를 상기 스케일 커패시터들 중 대응하는 스케일 커패시터에 전달하는 양자화기.
  5. 제3항에 있어서,
    상기 스케일러는 상기 커패시터의 상기 제2단과 상기 공통 전압이 공급되는 노드 사이에 연결되는 공통 커패시터를 더 포함하는 양자화기.
  6. 제5항에 있어서,
    상기 공통 커패시터의 커패시턴스는 상기 스케일러의 기생 커패시턴스에 따라 결정되는 양자화기.
  7. 제3항에 있어서,
    상기 제2 페이즈에서, 상기 스위치는 상기 클럭 신호에 따라 상기 커패시터의 상기 제2단에 대한 상기 공통 전압의 전달을 중지하는 양자화기.
  8. 제1항에 있어서,
    상기 입력 계산기는 클럭 신호 및 공통 전압을 더 수신하고, 상기 클럭 신호가 제1 레벨을 갖는 제1 페이즈에서 상기 커패시터의 상기 제1단에 연결된 상기 입력 계산기의 내부 노드의 전압 및 상기 커패시터의 상기 제1단의 전압을 상기 공통 전압으로 등화하고, 그리고 상기 클럭 신호가 제2 레벨을 갖는 제2 페이즈에서 상기 입력 전압들에 이득들을 각각 적용하여 상기 커패시터의 상기 제1단으로 출력하는 양자화기.
  9. 제8항에 있어서,
    상기 입력 계산기는:
    상기 커패시터의 상기 제1단과 연결되는 덧셈 커패시터들;
    상기 덧셈 커패시터들에 각각 연결되는 덧셈 스위치들; 그리고
    상기 커패시터의 상기 제1단에 연결되는 스위치를 포함하고,
    상기 제1 페이즈에서 상기 덧셈 스위치들은 상기 클럭 신호에 따라 상기 덧셈 커패시터들에 각각 상기 공통 전압을 공급하고, 그리고 상기 스위치는 상기 클럭 신호에 따라 상기 커패시터의 상기 제1단에 상기 공통 전압을 전달하는 양자화기.
  10. 제9항에 있어서,
    상기 제2 페이즈에서 상기 클럭 신호에 따라 상기 덧셈 스위치들은 상기 입력 전압들을 상기 덧셈 커패시터들에 각각 전달하는 양자화기.
  11. 제10항에 있어서,
    상기 덧셈 커패시터들의 커패시턴스들은 상기 입력 전압들에 적용되는 이득들에 따라 결정되는 양자화기.
  12. 제8항에 있어서,
    상기 래치는 클럭 신호를 더 수신하고,
    상기 클럭 신호가 상기 제2 레벨을 갖는 상기 제2 페이즈에서, 상기 래치는 상기 커패시터의 상기 제1단의 전압의 제1 논리 레벨을 저장하고, 그리고 상기 제1 논리 레벨이 반전된 제2 논리 레벨을 저장하는 양자화기.
  13. 제12항에 있어서,
    상기 래치로부터 출력되는 상기 제1 논리 레벨 및 상기 제2 논리 레벨을 저장하고, 그리고 상기 제1 논리 레벨을 양자화된 값으로 출력하는 제2 래치를 더 포함하는 양자화기.
  14. 제13항에 있어서,
    상기 제2 래치로부터 상기 양자화된 값을 수신하고, 상기 양자화된 값에 따라 상기 스케일 코드를 조절하는 코드 생성기를 더 포함하는 양자화기.
  15. 제1단 및 제2단을 갖는 커패시터;
    덧셈 커패시터들을 포함하고, 입력 전압들을 수신하고, 그리고 상기 덧셈 커패시터들을 이용하여 상기 입력 전압들을 조합하여 상기 커패시터의 상기 제1단에 전달하는 입력 계산기
    스케일 커패시터들을 포함하고, 기준 전압들을 수신하고, 상기 스케일 커패시터들을 이용하여 상기 기준 전압들을 조합하여 스케일 전압을 생성하고, 그리고 상기 스케일 전압을 상기 커패시터의 상기 제2단에 전달하는 스케일러; 그리고
    상기 커패시터의 상기 제1단의 출력 전압의 논리 레벨을 저장하는 래치를 포함하는 양자화기.
  16. 제15항에 있어서,
    상기 입력 계산기는 델타-시그마 변조기(delta-sigma modulator)의 입력 전압, 그리고 상기 델타-시그마 변조기의 적분기들의 출력 전압들을 상기 입력 전압들로 수신하도록 구성되는 양자화기.
  17. 제15항에 있어서,
    연속 접근(successive approximation)에 기반하여 양자화가 수행되도록, 상기 래치로부터 출력되는 상기 논리 레벨에 따라 상기 스케일 커패시터들이 상기 기준 전압들을 조합하는 비율을 제어하는 스케일 코드를 생성하도록 구성되는 코드 생성기를 더 포함하는 양자화기.
  18. 제17항에 있어서,
    상기 스케일 커패시터들의 수는 상기 연속 접근에 기반하여 양자화되는 비트들의 수에 따라 결정되는 양자화기.
  19. 커패시터, 스케일 커패시터들 및 덧셈 커패시터들을 포함하는 양자화기의 동작 방법에 있어서:
    스케일 코드를 초기화하는 단계;
    상기 스케일 커패시터들 및 상기 덧셈 커패시터들의 전압들을 등화하는 단계;
    상기 덧셈 커패시터들을 이용하여 입력 전압들을 조합하여 상기 커패시터의 제1단에 인가하고, 그리고 상기 스케일 코드에 따라 상기 스케일 커패시터들을 이용하여 기준 전압들을 조합하여 상기 커패시터의 제2단에 인가하는 단계; 그리고
    상기 커패시터의 상기 제1단의 전압을 래치하는 단계를 포함하는 동작 방법.
  20. 제19항에 있어서,
    상기 래치된 값에 따라 상기 스케일 코드를 조절하는 단계를 더 포함하고,
    상기 조절된 스케일 코드에 기반하여, 상기 등화하는 단계 및 상기 인가하는 단계가 다시 수행되는 동작 방법.
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