-
Die
Erfindung betrifft eine Steuervorrichtung sowie ein entsprechendes
Verfahren, welche zur Steuerung der dynamischen Zuordnung einzelner
Referenzen zu einzelnen Komparatoren eines Quantisierers in einem
Multilevel-Sigma-Delta-Analog-Digital-Umsetzer
bestimmt sind.
-
In 1 ist ein Blockschaltbild
eines Sigma-Delta-Analog-Digital-Umsetzers
(SD-ADC) dargestellt. Dieser umfasst eine rückgekoppelte Regelschleife,
welche ein Schleifenfilter 1, einen Quantisierer 2 und
einen Digital-Analog-Umsetzer 3 (DAC) beinhaltet. Der SD-ADC
wird an seinem Eingang mit einem analogen Signal X beaufschlagt.
Die Differenz aus dem analogen Eingangssignal X und dem Ausgangssignal
des DAC 3 wird in das analoge Schleifenfilter 1 gespeist,
welches ausgangsseitig den Quantisierer 2 ansteuert. Der
Quantisierer 2 generiert ausgangsseitig ein überabgetastetes
digitales Signal Y, dessen Mittelwert dem analogen Eingangssignal
X entspricht. Bei dem in 1 dargestellten
SD-ADC handelt es sich um einen Multilevel-SD-ADC (auch Multibit-SD-ADC
genannt). Bei einem Multilevel-SD-ADC weist der Quantisierer 2 eine
Mehrzahl N von Quantisierungsschwellen auf. Das Ausgangssignal Y
des Quantisierers 2 ist – falls im Quantisierer keine
Code-Wandlung durchgeführt wird – ein N
Bit breites Signal (mit N > 1),
wobei dieses Signal im Thermometer-Code vorliegt. Das Ausgangssignal
Y des Quantisierers 2 wird mittels des DAC 3 in
ein analoges Signal gewandelt, welches mit dem analogen Eingangssignal
X verglichen wird. Im eingeschwungenen Zustand der Regelschleife
entsprechen das analoge Eingangssignal X und das Ausgangssignal
des DAC 3 einander.
-
Typischerweise
ist der in 1 dargestellten
Schleife ein Code-Wandler nachgeschaltet (nicht dargestellt), welcher
eine Wandlung des Ausgangssignals des Quantisierers von der Thermometer-Code-Darstellung
in die Binär-Code-Darstellung
durchführt.
Außerdem
sind ausgangsseitig des Code-Wandlers ein digitales Tiefpass-Filter
sowie ein Dezimator angeordnet (nicht dargestellt), wobei das Tiefpass-Filter
eine Mittelwertbildung durchführt
und der Dezimator eine Reduzierung der Abtastrate vornimmt.
-
Die
effektive Auflösung
des Multilevel-SD-ADC wird maßgeblich
durch die Linearität
des internen DAC 3 bestimmt. Der DAC 3 umfasst
generell N Einheitszellen, welche in Abhängigkeit des N Bit breiten
Thermometer-Code-Ausgangssignals des Quantisierers aktiviert oder
deaktiviert werden. Bei den Einheitszellen handelt es sich typischerweise
um schaltbare Einheitsstromquellen, wobei sich das Ausgangssignal
des DAC 3 aus der Überlagerung
der Ströme
der N Einheitsstromquellen ergibt. Idealerweise sind die Einheitszellen
des DAC 3 vollkommen identisch. Bei einem realen DAC unterscheiden
sich die Einheitszellen jedoch geringfügig, d. h. die Ausgangsströme der Einheitsstromquellen
sind im aktivierten Zustand nicht vollkommen identisch. Es tritt
also ein sogenanntes „Mismatch" auf. Dies bewirkt
nichtlineare Verzerrungen in Bezug auf das Ausgangssignal des DAC 3.
Hieraus resultieren im Spektrum des Ausgangssignals des SD-ADC Störanteile
bei diskreten Frequenzen („spurious
frequencies"), welche
im Allgemeinen nicht mehr weggefiltert werden können.
-
Um
die Linearität
des DAC 3 zu erhöhen,
ist es bekannt, einen sogenannten DEM-Block (DEM – dynamic
element matching; häufig
auch als Randomizer- oder Scrambler-Block bezeichnet) eingangsseitig
des DAC 3 vorzusehen, welcher den Thermometer-Code des Ausgangssignals
des Quantisierers 2 dynamisch verwürfelt, d. h. die Stellen des
Codesignals tauscht. Beispielsweise wird dabei aus einem 7 Bit breiten
Thermometer-Code „1110000" ein Codesignal „0011100" generiert. Damit
wer den bei einem bestimmten Ausgangssignal des Quantisierers 2 zu
unterschiedlichen Zeiten nicht immer die gleichen, sondern unterschiedliche
Einheitszellen des DAC 3 aktiviert, wobei die Anzahl der
aktiven Einheitszellen konstant bleibt. Der Linearitätsfehler
wird auf diese Weise reduziert.
-
In 2 ist ein Blockschaltbild
eines Multilevel-SD-ADC mit einem zusätzlichen DEM-Block 4 zur
Code-Verwürfelung
dargestellt. Mit gleichen Bezugszeichen versehene Signale und Schaltungskomponenten
in 1 und 2 entsprechen einander.
Der in 2 dargestellte
ADC weist N = 7 Quantisierungsschwellen auf, welche den sieben Referenzen
REF0–REF6
entsprechen, mit REFi < REFi
+ 1. Jede der Referenzen REFi ist einem Komparator 5.i zugeordnet,
welcher die entsprechende Referenz REFi über den invertierten Eingang entgegennimmt.
Typischerweise handelt es sich bei den Referenzen um Spannungsreferenzen,
welche aus den Knotenspannungen einer Widerstandskette abgeleitet
werden. Statt Spannungsreferenzen können aber auch Stromreferenzen
verwendet werden.
-
Das über ein
zusätzliches
D-Flip-Flop 6.i abgetastete Ausgangssignal Qi eines jeden
Komparators 5.i weist eine logische 1 auf, wenn das Eingangssignal
des Quantisierers größer als
die entsprechende Referenz REFi ist. Andernfalls entspricht das
Signal Qi einer logischen 0. Liegt das Eingangssignal des Quantisierers
im Bereich größer REFj
und kleiner REFj + 1, so liefern alle Komparatoren 5.1 bis 5.j eine
logische 1 an ihrem Ausgang, während
die Komparatoren 5.j + 1 bis 5.N – 1 eine
logische 0 an ihrem Ausgang erzeugen. Der resultierende Code des
N = 7 Bit breiten Ausgangssignals Y des Quantisierers, welches sich
aus der Kombination der binären
Signale Qi ergibt, wird wegen der Analogie zu einem Flüssigkeits-Thermometer
als „Thermometer-Code" bezeichnet.
-
Das
Ausgangssignal Y des Quantisierers 2 wird von dem DEM-Block 4 entgegengenommen,
wobei – wie
vorstehend bereits erläutert – in dem
DEM-Block die einzelnen Stellen des Signals Y verwürfelt werden. Zur
Durchführung
der Code-Verwürfelung
umfasst der DEM-Block 4 eine digitale Logik, welche eine
Durchlaufzeit oder Latenzzeit aufweist, d. h. das Ausgangssignal
des DEM-Block 4 reagiert erst mit einer gewissen Verzögerung auf
eine Veränderung
des Signals Y. Diese Latenzzeit wirkt im Regelkreis als Totzeit
und verschlechtert die Stabilitätseigenschaften
des Regelkreises.
-
Aus
der Druckschrift
US
6,346,898 B1 ist es bekannt, dass eine mit der Code-Verwürfelung
einhergehende Verschlechterung der Stabilität des Regelkreises umgangen
werden kann, wenn – statt
eines DEM-Blocks
4 zwischen dem Ausgang des Quantisierers
2 und
dem Eingang des DAC
3 – ein
DEM-Block
4' vor
den invertierenden Eingängen
des Quantisierers
2 platziert wird. Der resultierende SD-ADC
ist in
3 dargestellt,
wobei mit gleichen Bezugszeichen versehene Signale und Schaltungskomponenten
in
2 und
3 einander entsprechen.
Bei dem in
3 dargestellten
SD-ADC wird mittels des DEM-Blocks
4' die Zuordnung der Referenzen REFi
zu den Komparatoren
5.i dynamisch verwürfelt. Damit werden bei einem
bestimmten Eingangssignal des Quantisierers
2 zu unterschiedlichen
Zeiten unterschiedliche Bits Qi des Signals Y und damit wie in
3 auch unterschiedliche
Einheitszellen des DAC
3 aktiviert. Die Wirkung des außerhalb der
Regelschleife befindlichen DEM-Blocks
4' in
3 ist also analog zu der
des innerhalb der Regelschleife angeordneten DEM-Blocks
4 aus
2, obschon mit dem in
3 dargestellten DEM-Block
4' keine zusätzliche
Totzeit innerhalb der Regelschleife einhergeht. Der in
3 dargestellte DEM-Block
4' reduziert damit
im Gegensatz zu dem in
2 dargestellten
DEM-Block
4 nicht die Stabilität des Regelkreises.
-
In 4 ist ein Implementierungsbeispiel
für den
in 3 dargestellten DEM-Block 4' angegeben.
Mit gleichen Bezugszeichen versehene Signale und Schaltungskomponenten
in 4 und 3 entsprechen einander.
Dabei ist zu beachten, dass aus Gründen einer vereinfachten Darstellung
lediglich die Verwürfelung von
4 der insgesamt 7 Referenzen REFi dargestellt ist. Der DEM-Block 4' umfasst ein
Schalt-Netzwerk 7, über welches
jede einzelne Referenz REFi jedem Komparator 5.i zugeordnet
werden kann. Die Steuerung des Schalt-Netzwerks 7 erfolgt über eine
Steuervorrichtung 8, wobei die Steuervorrichtung 8 ein
digitales Steuersignal 9 zur Steuerung der dynamischen
Zuordnung zwischen den Referenzen REFi und den Komparatoren 5.i über das
Schalt-Netzwerk 7 zur Verfügung stellt. Das digitale Steuersignal 9 wird
dabei in der Steuervorrichtung 8 in Abhängigkeit des Ausgangssignals
Y des Quantisierers 2 gewonnen. Die Steuervorrichtung 8 erzeugt
ein Steuersignal 9 derart, dass im Mittel alle Bits Qi
gleich häufig
eine logische 1 aufweisen, so dass alle Einheitszellen des DAC 3 gleich
häufig
verwendet werden.
-
In
Bezug auf die Realisierung der Steuervorrichtung wird in der vorstehend
zitierten Druckschrift
US 6,346,898
B1 ein sehr aufwändiges
Implementierungsbeispiel angegeben, welches eine Vielzahl einzelner Schaltungsblöcke umfasst
(vgl.
3 sowie Spalte
3, Zeilen 61 und 62, der Druckschrift
US 6,346,898 B1 ). Dabei liegt der aufwändigen Realisierung
der Steuervorrichtung
7 der Gedanke zugrunde, aus der Gesamtzahl von
N Einheitszellen des DAC
3 zu jedem Zeitpunkt k genau diejenigen
m Einheitszellen (wobei m von dem Eingangssignal des Quantisierers
2 zum
Zeitpunkt k abhängt)
auszuwählen,
welche den größten Aktivierungsbedarf
(„need") aufweisen (vgl.
Spalte 2, Zeilen 23 bis 31, in der Druckschrift
US 6,346,898 B1 ). Der Aktivierungsbedarf
einer Einheitszelle des DAC
3 richtet sich nach der bisherigen
Gesamtnutzung der jeweiligen Einheitszelle des DAC
3, wobei
diejenige Einheitszelle, welche bisher am wenigsten genutzt wurde,
den größten Aktivierungsbedarf
aufweist.
-
Es
ist daher Aufgabe der Erfindung, eine Steuervorrichtung anzugeben,
welche zur Steuerung der dynamischen Zuordnung einzelner Referenzen
zu einzelnen Komparatoren eines Quantisierers in einem SD-ADC bestimmt
ist und im Vergleich zum Stand der Technik mit deutlich geringerem
Aufwand realisiert werden kann. Dabei sollte die Steuerung gewährleisten,
dass die Einheitszellen des DAC im Mittel gleich häufig aktiviert
werden. Ferner ist die Erfindung darauf gerichtet, ein entsprechendes
Verfahren zur Steuerung der dynamischen Zuordnung bereitzustellen.
Außerdem
ist die Erfindung auf die Angabe eines SD-ADC gerichtet, bei dem
die dynamische Zuordnung der einzelnen Referenzen zu den einzelnen
Komparatoren mit möglichst geringem
Schaltungsaufwand realisiert wird, wobei die Einheitszellen des
DAC im Mittel gleich häufig
aktiviert werden.
-
Die
der Erfindung zugrunde liegenden Aufgabenstellungen werden durch
die Merkmale der unabhängigen
Ansprüche
1, 6 und 9 gelöst.
-
Die
erfindungsgemäße Steuervorrichtung
gemäß Anspruch
1 ist zur Steuerung der dynamischen Zuordnung N einzelner Referenzen
zu N einzelnen Komparatoren eines Quantisierers in einem SD-ADC
bestimmt. Die Steuervorrichtung generiert ein digitales erstes Steuersignal
zur Steuerung der dynamischen Zuordnung. Die Steuervorrichtung umfasst
ein Speichermittel zum Bereitstellen des Werts des ersten Steuersignals
zum Zeitpunkt k – 1.
Beispielsweise umfasst das Speichermittel eine der Bitbreite des
ersten Steuersignals entsprechende Anzahl von D-Flipflops. Außerdem ist
in der Steuervorrichtung ein Summationsmittel vorgesehen, welches
der Summation des Ausgangssignals des Quantisierers mit dem abgespeicherten
Wert des ersten Steuersignals zum Zeitpunkt k – 1 dient. Der Wert des ersten
Steuersignals zum Zeitpunkt k hängt
von dem Ausgangssignal des Summationsmittels ab.
-
Die
Steuervorrichtung generiert also den aktuellen Wert des ersten Steuersignals
in Abhängigkeit
der Summe des vorherigen Werts des Steuersignals und dem Ausgangssignal
des Quantisierers, d. h. die Steuervorrichtung basiert auf einem
Integrator. Dabei ist es denkbar, dass das Ausgangssignal des Quan tisierers vor
der Summation zunächst
um einen oder mehrere Zeitschritte verzögert wird. Mittels der erfindungsgemäßen Steuervorrichtung
lässt sich
erreichen, dass pro Zeitschritt die Zuordnung der Referenzen zu
den einzelnen Komparatoren und damit auch die Auswahl der Einheitszellen
des DAC um den Wert des Ausgangssignals des Quantisierers rotiert.
Sind bei Berücksichtigung
eines konstanten Werts des Ausgangssignals des Quantisierers von
beispielsweise 2 (entspricht „1100000" in der Thermometer-Code-Darstellung)
zu einem Zeitpunkt k = 1 die 2 ersten von insgesamt 7 Einheitszellen
aktiviert, werden zum Zeitpunkt k = 2 die 3. und 4. Einheitszelle
und zum Zeitpunkt k = 3 die 5. und 6. Einheitszelle aktiviert. Wie
anhand des Beispiels nachvollziehbar, ermöglicht die erfindungsgemäße Steuereinrichtung,
dass die Einheitszellen des DAC im Mittel gleich häufig aktiviert
werden, so dass der Fehler des DAC im Mittel den Wert 0 ergibt.
Dazu ist eine wie im Stand der Technik beschriebene aufwändige Bedarfsberechnung
nicht notwendig.
-
Es
sei darauf hingewiesen, dass die Darstellung der Werte des Ausgangssignals
des Quantisierers vorteilhafterweise vor der Summation zunächst mittels
eines Code-Wandlers angepasst wird. Da der Wert des Ausgangssignals
des Quantisierers generell in der Thermometer-Code-Darstellung vorliegt,
umfasst die Steuervorrichtung vorteilhafterweise einen derartigen
Code-Wandler, welcher zur Wandlung der Darstellung der Werte des
Ausgangssignals des Quantisierers von einer Thermometer-Code-Darstellung
in eine Binär-Code-Darstellung
ausgelegt ist. Damit ist es möglich,
den Wert des Ausgangssignals des Quantisierers im Binär-Code mit
möglichst
geringerem Schaltungsaufwand in der Steuereinrichtung auszuwerten.
Insbesondere reduziert sich dadurch die Busbreite innerhalb der
Steuereinrichtung von N Bitleitungen für ein Thermometer-Code-Signal auf ceil(ld(N
+ 1)) Bitleitungen für
ein Binär-Code-Signal, wobei die
Funktion ceil(i) die kleinste natürliche Zahl größer als
i beschreibt. In Bezug auf den Code-Wandler ist darauf hinzuweisen,
dass der Thermometer-Code in Abhän gigkeit
der momentanen Zuordnung der Referenzen rotiert. Die Rotation des
Thermometer-Codes ist für
den Code-Wandler unbeachtlich, wenn dieser lediglich die Anzahl
der logischen Einsen in dem Thermometer-Code-Signal ermittelt.
-
Vorteilhafterweise
umfasst die Steuervorrichtung zur Angabe des ersten Steuersignals
ferner ein Mittel zur Durchführung
einer Modulo-N-Operation, welches das Ausgangssignal des Summationsmittels
entgegennimmt. Unter einer Modulo-N-Operation wird im Rahmen der
Anmeldung die Angabe des Divisionsrests bei einer Division durch
N verstanden. Liefert das Ausgangssignal des Summationsmittels beispielsweise
den Wert 7, ergibt sich bei einer Modulo-7-Operation ein wert von
0. Das Mittel zur Durchführung
der Modulo-N-Operation dient einer Begrenzung des Ausgangssignals
des Summationsmittels, wobei gewährleistet wird,
dass das Ausgangssignal des Summationsmittels stets auf einen Wertebereich
von 0 bis N – 1
abgebildet wird. Das Vorsehen einer Modulo-N-Operation ist vor dem
Hintergrund sinnvoll, dass die Anzahl der Einheitszellen in dem
DAC nicht beliebig groß ist,
sondern typischerweise auf N Einheitszellen beschränkt ist.
Sind bei Berücksichtigung
eines konstanten Werts des Ausgangssignals des Quantisierers von
beispielsweise 2 zu einem Zeitpunkt k = 1 die beiden letzten Einheitszellen
von insgesamt 7 Einheitszellen aktiviert, lässt sich mittels der Modulo-N-Operation
bewerkstelligen, dass zum Zeitpunkt k = 2 die ersten beiden Einheitszellen
aktiviert werden.
-
Vorteilhafterweise
umfasst die Steuervorrichtung zur Angabe eines zweiten Steuersignals
einen 1-aus-N-Dekoder. Das zweite Steuersignal, welches der 1-aus-N-Dekoder
ausgibt, ist ein N Bit breites Signal, wobei genau ein Bit der N
Bits in Abhängigkeit
des ersten Steuersignals entweder eine logische 1 oder bei einer
alternativen Ausgestaltung des 1-aus-N-Dekoders eine logische 0
aufweist. Die anderen Bits des zweiten Steuersignals weisen dann
eine logische 0 bzw. eine logische 1 auf. Mit dem zweiten Steuersignal
lässt sich das
Schalt- Netzwerk – wie nachstehend
noch genauer beschrieben – besonders
einfach steuern.
-
Der
erfindungsgemäße SD-ADC
gemäß Anspruch
6 umfasst einen Quantisierer mit N Komparatoren sowie einen Referenz-Generator, insbesondere
einen Spannungsgenerator, zur Generierung von N Referenzen. Ferner
ist in dem SD-ADC ein Schalt-Netzwerk zur dynamischen Zuordnung
der N einzelnen Referenzen zu den N einzelnen Komparatoren vorgesehen.
Zur Steuerung des Schalt-Netzwerks dient eine wie vorstehend beschriebene
erfindungsgemäße Steuereinrichtung.
-
Nach
einer vorteilhaften Ausgestaltung des erfindungsgemäßen SD-ADC
umfasst das Schalt-Netzwerk pro Referenz jeweils eine Schalt-Gruppe
von jeweils N Schalt-Elementen. Dabei nimmt jedes Schalt-Element
einer Schalt-Gruppe eingangsseitig jeweils dieselbe Referenz entgegen
und jedes Schalt-Element einer Schalt-Gruppe ist ausgangsseitig
mit jeweils einem unterschiedlichen Komparator verbunden.
-
In
diesem Fall weist die Steuereinrichtung vorteilhafterweise – wie vorstehend
bereits beschrieben – einen
1-zu-N-Dekoder auf, wobei das von dem 1-zu-N-Dekoder generierte
zweite Steuersignal das Schalt-Netzwerk ansteuert. Jedes Bit des
zweiten Steuersignals bestimmt in diesem Fall die Schalt-Stellung genau
eines Schalt-Elements in jeder Schalt-Gruppe. Weist beispielsweise
das zweite Steuersignal für
N = 7 den Wert „0010000" (oder alternativ „1101111") auf, wird jedes
dritte Schalt-Element in jeder Schalt-Gruppe geschlossen, während die übrigen Schalt-Elemente
offen sind.
-
Bei
dem erfindungsgemäßen SD-ADC
handelt es sich vorteilhafterweise um einen sogenannten Continuous-Time-SD-ADC,
d. h. das Schleifenfilter des SD-ADC (s. das Schleifenfilter 1 in 3)
ist ein zeitkontinuierliches Filter, dessen Ausgangswert während der
gesamten Zeitdauer gültig
ist. Demgegenüber
sind im Stand der Technik sogenannte Switched-Capacitor-SD- ADC bekannt, deren
Schleifenfilter zur Nachbildung von resistiven Filterkomponenten
geschaltete Kapazitäten
(switchedcapacitor) umfassen, wobei das Ausgangssignal nur zu bestimmten
Zeitpunkten gültig
ist.
-
Das
erfindungsgemäße Verfahren
gemäß Anspruch
9 dient der Steuerung der dynamischen Zuordnung N einzelner Referenzen
zu N einzelnen Komparatoren eines Quantisierers in einem SD-ADC.
Mittels des Verfahrens wird ein digitales erstes Steuersignal zur
Steuerung der dynamischen Zuordnung generiert. Zur Generierung des
Werts des ersten Steuersignals zum Zeitpunkt k werden in einem ersten
Schritt das Ausgangssignal des Quantisierers und der abgespeicherte
Wert des ersten Steuersignals zum Zeitpunkt k – 1 summiert. Der Wert des
ersten Steuersignals zum Zeitpunkt k ergibt sich dann in Abhängigkeit
des Summationsergebnisses. Außerdem
wird der Wert des ersten Steuersignals zum Zeitpunkt k abgespeichert,
so dass dieser Wert bei der Generierung des Werts des ersten Steuersignals
zum Zeitpunkt k + 1 berücksichtigt
werden kann.
-
Weitere
vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
-
Die
Erfindung wird nachfolgend anhand eines Ausführungsbeispiels unter Bezugnahme
auf die Zeichnungen näher
erläutert;
in diesen zeigen:
-
1 ein
Blockschaltbild eines SD-ADC (Stand der Technik);
-
2 ein
Blockschaltbild eines Multilevel-SD-ADC mit einem zusätzlichen
DEM-Block zur Code-Verwürfelung
innerhalb der Regelschleife (Stand der Technik);
-
3 ein
Blockschaltbild eines Multilevel-SD-ADC mit einem zusätzlichen
DEM-Block zur Code-Verwürfelung
außerhalb
der Regelschleife (Stand der Technik);
-
4 ein
Prinzipschaltbild für
den in 3 dargestellten DEM-Block (Stand der Technik);
-
5 ein
Prinzipschaltbild der erfindungsgemäßen Steuervorrichtung als Teil
des DEM-Blocks;
-
6 ein
konkretes Implementierungsbeispiel der erfindungsgemäßen Steuervorrichtung
als Teil des DEM-Blocks;
-
7 ein
Schaltbild des DEM-Blocks als Teil eines erfindungsgemäßen SD-ADC;
und
-
8 eine
Verwürfelung
der Referenzen REFi für
eine Folge beispielhafter Ausgangswerte des Quantisierers.
-
In
Bezug auf die 1 bis 4 zum Stand
der Technik wird auf die Beschreibungseinleitung verwiesen.
-
In 5 ist
ein Prinzipschaltbild der erfindungsgemäßen Steuervorrichtung 8' (entspricht
der Steuervorrichtung 8 in 4) als Teil
eines wie in 3 dargestellten DEM-Blocks angegeben.
Dabei werden die werte des Ausgangssignals Y des Quantisierers dazu
herangezogen, um eine Zufallsfolge zur Steuerung des DEM-Blocks
zu erzeugen. Die Steuervorrichtung 8' beinhaltet eine rückgekoppelte
Schleife aus einem Summierer 10, einem Mittel 11 zur
Durchführung
der Modulo-N-Operation
sowie einem Verzögerungsmittel
oder Speichermittel 12. In die Steuervorrichtung 8' wird eingangsseitig
das Ausgangssignal Y des Quantisierers 2 eingeprägt. Vorzugsweise
werden die werte des Ausgangssignals Y des Quantisierers 2 zunächst von
der Thermometer-Code-Darstellung in die Binär-Code-Darstellung durch einen Code-Wandler überführt (nicht
dargestellt). Der Summierer 10 summiert den Wert des Ausgangssignals
Y des Quantisierers mit dem wert des um einen Zeitschritt verzögerten Steuersignals.
Das Ausgangssignal des Summierers 10 wird in dem Mittel 11 einer
Modulo-N-Operation unterworfen, wodurch das resultierende Steuersignal 9' auf die Werte
von 0 bis N – 1
beschränkt
bleibt. Das Steuersignal 9' wird
mit dem Verzögerungsmittel 12 um
einen Zeitschritt verzögert und
auf den Eingang der Steuervorrichtung 8' zurückgekoppelt. Am Ausgang der
Steuervorrichtung 8' ist
typischerweise ein 1-aus-N-Dekoder vorgesehen (nicht dargestellt),
welcher von dem Steuersignal 9' angesteuert wird und das Steuersignal 9 (vgl. 4),
welches die Schalt-Elemente des Schalt-Netzwerks 7' direkt ansteuert,
generiert.
-
Die
in 5 dargestellte Steuervorrichtung 8' basiert also
auf einem Integrator mit Modulo-N-Wertebereichsbegrenzung. Alternativ
kann die Steuervorrichtung auch als Modulo-N-Zähler
(d. h. mit insgesamt N Zählerständen) interpretiert
werden, wobei die Veränderung
des Zählerstandes
von dem Wert des Ausgangssignals Y des Quantisierers 2 abhängt.
-
In 6 ist
ein konkretes Implementierungsbeispiel der erfindungsgemäßen Steuervorrichtung 8' für N = 7
Komparatoren dargestellt. Mit gleichen Bezugszeichen versehene Signale
und Schaltungskomponenten in 5 und 6 entsprechen
einander. Die Steuervorrichtung weist einen Code-Wandler 13 auf,
welcher die Werte des Ausgangssignals Y des Quantisierers 2 von
einer Thermometer-Code-Darstellung mit N = 7 Bits in die Binär-Code-Darstellung
mit ceil(ld(N + 1)) = 3 Bits überführt. Dabei
ist der Thermometer-Code in Abhängigkeit
der momentanen Zuordnung der Referenzen rotiert. Die Rotation des
Thermometer-Codes ist für
den Code-Wandler 13 unbeachtlich, wenn dieser lediglich
die Anzahl der logischen Einsen in dem Thermometer-Code-Signal ermittelt.
Das in der Darstellung gewandelte Ausgangssignal Y' des Quantisierers 2 wird
in dem 3-Bit-Addierer 10 mit
dem um einen Zeitschritt verzögerten
Steuersignal 9'' addiert. Der
3-Bit-Addierer 10 umfasst einen Halb-Addierer 14.1 sowie
zwei Voll-Addierer 15.1 und 15.2. Die Eingänge a, b,
ci nehmen die beiden Summanden bzw. das Übertragsbit (carry in) entgegen,
während
die Ausgänge
s und co das Summenbit bzw. das Übertragsbit
ausgeben. Ein Voll-Addierer
unterscheidet sich von einem Halb-Addierer dadurch, dass der Voll-Addierer
im Gegensatz zu dem Halb-Addierer einen Eingang zur Entgegennahme
des Übertragsbits
ci aufweist. Der Ausgang des 3-Bit-Addierers 10 ist 4 Bit
breit, wodurch Werte von 0 bis 13 (die Werte 14 und 15 treten nicht
auf) kodiert werden können,
welche bei der Addition der 3 Bit breiten Signale Y' und 9'' auftreten können. Aus dem 4 Bit breiten
Ausgangssignal des 3-Bit-Addierers 10 mit dem Wertebereich
0 bis 13 wird durch das Mittel 11 zur Durchführung der
Modulo-N-Operation ein 3 Bit breites Steuersignal 9' mit einem Wertebereich
0 bis 6 generiert, d. h. die Werte des Steuersignals 9' sind auf Modulo-7-Werte
beschränkt. Dazu
umfasst das Mittel 11 drei Halb-Addierer 14.2–14.4,
ein AND-Gatter 16 und ein OR-Gatter 17. Zur Verzögerung des
Steuersignals 9' um
einen Taktzyklus dienen drei D-Flipflops 18.1–18.3,
wobei jeder Bitleitung des Steuersignals 9' genau ein D-Flipflop 18.i zugeordnet ist.
Am Ausgang der Steuervorrichtung 8' ist ein 1-aus-N-Dekoder 19 vorgesehen,
welcher von dem Steuersignal 9' angesteuert wird und das Steuersignal 9 generiert,
welches die Schalt-Elemente des Schalt-Netzwerks 7' direkt steuert.
-
Das
Steuersignal
9, welches der 1-aus-N-Dekoder ausgibt, ist
ein N = 7 Bit breites Signal, wobei genau ein einziges Bit der insgesamt
7 Bits in Abhängigkeit
des ersten Steuersignals eine logische 1 aufweist. In Tabelle 1
ist die Zuordnung zwischen den Werten des Steuersignals
9' und den Werten
des Steuersignals
9 angegeben.
Tab.
1
-
7 zeigt
ein Schaltbild eines erfindungsgemäßen DEM-Blocks 4'' als
Teil eines erfindungsgemäßen SD-ADC,
wobei der DEM-Block 4'' die erfindungsgemäße Steuervorrichtung 8' gemäß 6 umfasst.
Dabei ist zu beachten, dass – wie
in 4 – aus
Gründen
einer vereinfachten Darstellung lediglich die Verwürfelung von
4 der insgesamt 7 Referenzen REFi dargestellt ist. Der DEM-Block 4'' umfasst das Schalt-Netzwerk 7', über welches
jede einzelne Referenz REFi jedem Komparator 5.i zugeordnet
werden kann. Die Steuerung des Schalt-Netzwerks 7' erfolgt über die
erfindungsgemäße Steuervorrichtung 8', wobei die
Steuervorrichtung 8' das
digitale Steuersignal 9 zur Steuerung des Schalt-Netzwerks 7' erzeugt.
-
Das
Schalt-Netzwerk 7' umfasst
pro Referenz REFi jeweils eine Schalt-Gruppe 20.i von N
= 7 (nur 4 dargestellt) Schalt-Elementen 21.i.j,
wobei jedes Schalt-Element 21.i.j einer Schalt-Gruppe 20.i eingangsseitig jeweils
dieselbe Referenz REFi entgegennimmt und jedes Schalt-Element 20.i.j einer
Schalt-Gruppe 20.i ausgangsseitig mit jeweils einem unterschiedlichen
Komparator 5.k verbunden ist. Jedes Bit des Steuersignals 9 bestimmt
die Schalt-Stellung genau eines Schalt-Elements 21.i.j in
jeder Schalt-Gruppe 20.i. Falls das j-te Bit des Steuersignals 9 eine
logische 1 aufweist, ist das j-te Schaltelement 21.i.j jeder
Schalt-Gruppe 20.i ge schlossen, andernfalls ist das j-te
Schaltelement 21.i.j jeder Schalt-Gruppe 20.i geöffnet. Es
wäre auch
denkbar, dass der Zusammenhang zwischen der Schalt-Stellung eines
Schaltelements 21.i.j und dem jeweiligen Bit des Steuersignals 9 genau
umgekehrt ist. In diesem Fall müsste
der 1-aus-N-Dekoder 19 so
ausgestaltet sein, dass genau ein Bit des Steuersignals 9 statt
einer logischen 1 eine logische 0 aufweist.
-
In 8 ist
die sich ergebende Verwürfelung
der Referenzen REFi für
die Folge {Y(k)} = {5; 6; 5; 3; 5; 2} beispielhafter Ausgangswerte
des Quantisierers 2 dargestellt. Hierbei sei angemerkt,
dass ein Wert Y(k) lediglich die Anzahl der logischen Einsen, jedoch
nicht ihre Verteilung beschreibt. Jede Zeile der in 8 dargestellten
Kästchen
ist dabei einem Zeitschritt k zugeordnet. Außerdem ist die i-te Spalte
jeweils dem i-ten Komparator 5.i und der von diesem angesteuerten
i-ten Einheitszelle in dem DAC 3 zugeordnet. Dabei gibt
ein schraffiertes Kästchen
an, dass der zugehörige
Komparator 5.i eine logische 1 ausgibt, wodurch die von
dem Komparator 5.i angesteuerte Einheitszelle in dem DAC 3 aktiviert
wird. Umgekehrt bedeutet ein nicht-schraffiertes Kästchen,
dass der zugehörige
Komparator 5.i eine logische 0 ausgibt und die von dem
Komparator 5.i angesteuerte Einheitszelle in dem DAC 3 deaktiviert
ist.
-
Zum
Anfangszeitpunkt k = 1 ist die i-te Referenz REFi genau dem i-ten
Komparator 5.i zugeordnet. Bei einem entsprechend großen Wert
des Quantisierer-Eingangssignals liefern die ersten 5 Komparatoren 5.0 bis 5.4 eine
logische 1 am Ausgang. Anschließend
findet eine Rotation der Zuordnung der Referenzen um den Wert des
Ausgangssignals Y(1) = 5 statt (angedeutet durch den Pfeil), so
dass der Komparator 5.5 der Referenz REF0, der Komparator 5.6 der
Referenz REF1, der Komparator 5.0 der Referenz REF2, usw.
zugeordnet sind. Der sich zum Zeitpunkt k = 2 ergebende Ausgangswert
Y(2) = 6 des Quantisierers 2 bestimmt die anschließende Rotation
der Zuordnung der Referenzen ausgehend von der bestehenden Zuordnung.
Die Zuordnung der Referenzen rotiert um Y(2) = 6 Schritte, so dass
der Komparator 5.4 der Referenz REF0, der Komparator 5.5 der
Referenz REF1, usw. zugeordnet sind. Die Verwürfelung der Referenzen REFi
für die
nachfolgenden Zeitschritte erfolgt auf analoge Weise. Eine wie in 6 dargestellte
Rotation der Zuordnung der Referenzen wird auch als „Barrel-Shifting" bezeichnet.
-
Anhand
der Verteilung der schraffierten Kästchen für die Zeitschritte k = 1, k
= 3 und k = 5 wird ersichtlich, dass trotz des gleichen Werts des
Ausgangssignals Y des Quantisierers 2 jeweils unterschiedliche
Einheitszellen in dem DAC 3 aktiviert werden.
-
Abschließend sei
darauf hingewiesen, dass vorstehende Aussagen in analoger Weise
auf Quantisierer mit einer beliebigen Anzahl N von Komparatoren 5.i bzw.
Referenzen REFi übertragbar
sind und nicht auf den Fall von N = 7 Komparatoren 5.i bzw.
Referenzen REFi beschränkt
sind.
