JP2006262488A - 制御装置、および、シグマデルタ型アナログ／デジタルコンバータにおける量子化器のリファレンスの割り当てをスクランブルするための方法 - Google Patents

Abstract

【課題】ＳＤ-ＡＤＣでの量子化器の各比較器への各リファレンスの動的割り当てを制御するために用いられ、著しく低い複雑度で実施される、制御装置を提供する。
【解決手段】制御装置（８´）は、シグマデルタ型アナログ／デジタルコンバータでの量子化器のＮ個の各比較器へのＮ個の各リファレンスの動的割り当てに用いられる。この制御装置（８´）は、デジタル制御信号（９´）を生成する。また、制御装置（８´）は、制御信号（９´）の値を時間ｋ−１において形成するための格納手段（１２）、および、量子化器の出力信号Ｙと、時間ｋ−１において第１制御信号（９´）の格納値とを加算するための加算手段（１０）を含んでいる。
【選択図】図５

Description

発明の詳細な説明

本発明は、制御装置、および、マルチレベルシグマデルタ型アナログ／デジタルコンバータにおける量子化器の各比較器への各リファレンスの動的な割り当てを制御するための方法に関するものである。

図１は、シグマデルタ型アナログ／デジタルコンバータ（ＳＤ-ＡＤＣ）のブロック図を示している。このコンバータは、ループフィルタ１と、量子化器２と、デジタル／アナログコンバータ３（ＤＡＣ）とを含む、フィードバック制御ループを含んでいる。ＳＤ-ＡＤＣの入力部にアナログ信号Ｘが供給される。アナログループフィルタ１には、アナログ入力信号ＸとＤＡＣ３の出力信号との差が供給され、このアナログループフィルタの出力によって、量子化器が駆動される。この量子化器２の出力は、平均値がアナログ入力信号Ｘに等しいオーバーサンプリングされたデジタル信号Ｙとなる。図１に示したＳＤ-ＡＤＣは、マルチレベルＳＤ-ＡＤＣ（いわゆる、マルチビットＳＤ-ＡＤＣ）である。このマルチレベルＳＤ−ＡＤＣでは、量子化器２が複数のＮ個の量子化閾値を有している。この量子化器においてコード変換が行われなければ、量子化器２の出力信号Ｙは、幅がＮビット（Ｎ＞１）である信号であり、この信号のコードは、サーモメータコードである。量子化器２の出力信号ＹはＤＡＣ３によってアナログ信号に変換され、このアナログ信号がアナログ入力信号Ｘと比較される。制御ループが定常状態であるとき、アナログ入力信号ＸとＤＡＣ３の出力信号とは、互いに一致している。

量子化器の出力信号をサーモメータコード表現から２進コード表現に変換するコード変換器（図示せず）は、通常、図１に示したループの下流に接続されている。さらに、このコード変換器の出力側には、デジタルローパスフィルタおよびデシメータ（図示せず）が配置されている。このローパルフィルタは、平均値を生成するものであり、デシメータはサンプリングレートを下げるものである。

マルチレベルＳＤ−ＡＤＣの実効的な分解能は、内部ＤＡＣ３の直線性によって支配的に決定されている。ＤＡＣ３は、通常、Ｎ個の標準セルを含んでいる。これらの標準セルは、量子化器の（幅がＮビットである）サーモメータコード出力信号に応じて活性化されるか、または、非活性化される。これらの標準セルは、通常、切り替え可能な標準電流源であり、ＤＡＣ３の出力信号は、Ｎ個の標準電流源の電流が重畳されて得られる。ＤＡＣ３の標準セルは、それぞれ完全に同じであることが理想的であるが、実際のＤＡＣでは、標準セルはそれぞれわずかに異なっている。つまり、標準電流源の出力電流は、それぞれ、活性化状態にあるときに完全に同じではない。したがって、いわゆる「不整合」が生じ、これにより、ＤＡＣ３の出力信号の非線形ひずみが大きくなる。これにより、離散的な周波数（スプリアス周波数）の場合では、ＳＤ-ＤＡＣの出力信号のスペクトルに、通常は除去できない妨害成分が生じる。

ＤＡＣ３の直線性を改善するために、いわゆるＤＥＭブロック（ＤＥＭ-dynamic element matching；ランダマイザまたはスクランブラブロックと、呼ばれることも多い）をＤＡＣ３の入力側に設けることが、知られている。このスクランブラブロックは、量子化器２の出力信号のサーモメータコードを動的にスクランブルする。つまり、コード信号の桁をスワップする。この場合、コード信号「００１１１００」が、例えば幅が７ビットであるサーモメータコード「１１１００００」から生成される。したがって、量子化器２の特定の出力信号については、ＤＡＣ３の常に同じ標準セルが異なる時間に活性化されるのではなく、異なる標準セルが、異なる時間に活性化される。稼動中の標準セルの数は一定である。このようにして、直線性誤差は低減される。

図２は、コードをスクランブルするために他のＤＥＭブロック４を備えた、マルチレベルＳＤ−ＡＤＣのブロック図を示している。図１および図２において同じ参照符号で示した信号および回路素子は、互いに同じである。図２に示したＡＤＣは、７つのリファレンスＲＥＦ０〜ＲＥＦ６（ＲＥＦｉ＜ＲＥＦｉ＋１）に対応したＮ＝７の量子化閾値を有している。リファレンスＲＥＦｉのそれぞれは、そのリファレンスＲＥＦｉを反転入力部を介して受信する比較器５．ｉに割り当てられている。これらのリファレンスは、通常、抵抗ストリングのノード電圧から生じる電圧リファレンスである。しかし、電圧リファレンスの代わりに、電流リファレンスを用いてもよい。

各比較器５．ｉの（他のＤ型のフリップフロップ６．ｉを用いて標本化された）出力信号Ｑｉは、量子化器の入力信号がそのリファレンスＲＥＦｉよりも大きければ、論理１を有している。そうでなければ、信号Ｑｉは論理０に相当する。量子化器の入力信号の範囲は、ＲＥＦｊよりも大きく、ＲＥＦｊ＋１よりも小さいならば、比較器５．１〜５．ｊの全ての出力部には論理１が供給され、一方、比較器５．ｊ＋１〜５．Ｎ−１の出力部には論理０が生成される。その結果生じた、量子化器の（幅がＮ＝７ビットであり、２値信号Ｑｉの組み合わせから生じる）出力信号Ｙのコードは、液体温度計に類似しているので、「サーモメータコード」と呼ばれている。

量子化器２の出力信号ＹはＤＥＭブロック４によって受信され、上記したように、この出力信号Ｙの各桁は、ＤＥＭブロックにおいてスクランブルされる。コードをスクランブルするために、ＤＥＭブロック４は、遅延時間またはレイテンシを有するデジタル論理ユニットを含んでいる。つまり、ＤＥＭブロック４の出力信号は、ある遅延を伴って信号Ｙの変化にのみ反応する。制御ループでは、このレイテンシがむだ時間となり、制御ループの安定特性を下げてしまう。

特許明細書ＵＳ６，３４６，８９８ Ｂ１は、（量子化器２の出力部とＤＡＣ３の入力部との間に位置するＤＥＭブロック４の代わりに）量子化器２の反転入力部の上流にＤＥＭブロック４´を配置すると、コードスクランブルによって生じた制御ループの安定性の悪化を回避できる、ということを開示している。このようなＳＤ-ＡＤＣを図３に示す。図２および図３において同じ参照符号を付した信号および回路素子は、互いに同じである。図３に示したＳＤ-ＡＤＣでは、ＤＥＭブロック４´は、比較器５．ｉへのリファレンスＲＥＦｉの割り当てを動的にスクランブルするために用いられる。つまり、量子化器２の特定の入力信号については、信号Ｙの様々なビットＱｉ、およびそれゆえに（図３に示したように）ＤＡＣ３の様々な標準セルも、異なる時間で活性化される。したがって、図３の制御ループの外側に位置するＤＥＭブロック４´が与える影響は、図３に示したＤＥＭブロック４´が制御ループ内に何らむだ時間を追加しないにもかかわらず、制御ループ内に配置された図２のＤＥＭブロック４が与える影響と同様である。したがって、図３に示したＤＥＭブロック４´は、図２に示したＤＥＭブロック４よりも、制御ループの安定性を下げない。

図４は、図３に示したＤＥＭブロック４´の実施例を示している。図４および図３において同じ参照符号を有する信号および回路素子は、互いに同じである。この場合、図を簡略化しているので、全部で７つのリファレンスＲＥＦｉのうちの４つをスクランブルすることを示していることを、考慮されたい。ＤＥＭブロック４´はスイッチングネットワーク７を含んでいる。このスイッチングネットワークは、各リファレンスＲＥＦｉを各比較器５．ｉに割り当てるために用いられる。スイッチングネットワーク７は、制御装置８を用いて制御される。この制御装置８は、デジタル制御信号９を供給する。該デジタル制御信号とは、スイッチングネットワーク７を介してリファレンスＲＥＦｉと比較器５．ｉとの間の動的割り付けを制御するためのものである。この場合、デジタル制御信号９が、制御装置８において、量子化器２の出力信号Ｙに応じて得られる。この制御装置８は、全てのビットＱｉが平均して同じ頻度で論理１を有しているように、制御信号９を生成し、その結果、ＤＡＣ３の標準セルの全てが同じ頻度で用いられる。

制御装置の実行に関して、上記の特許明細書ＵＳ ６，３４６，８９８ Ｂ１には、複数の各回路ブロック（参照：特許明細書ＵＳ６，３４６，８９８ Ｂ１の、図３および段３、６１〜６２行）を含む非常に複雑な実施例が示されている。この場合、制御装置８の実行が複雑であるのは、ＤＡＣ３の全部でＮ個の標準セルから、任意時間ｋにおける活性化に最も必要な丁度ｍ個の標準セル（ｍは、時間ｋでの量子化器２の入力信号によって決まる）を選択するという思想に起因している（参照：特許明細書ＵＳ ６，３４６，８９８ Ｂ１の段２、２３〜３１行目）。ＤＡＣ３の標準セルを活性化するには、ＤＡＣ３の各標準セルを今までにどのくらい使用してきたかによって決まる。今まで最もわずかにしか用いられなかった標準セルが活性化される可能性が最も高い。

したがって、本発明の目的は、ＳＤ-ＡＤＣでの量子化器の各比較器への各リファレンスの動的割り当てを制御するために用いられ、従来技術と比べて、著しく低い複雑度で実施される、制御装置を提示することである。ここで、当該制御器は、ＤＡＣの標準セルが平均して同じ頻度で活性化されるようにする必要がある。本発明の目的はまた、動的な割り当てを制御する方法を示すことにある。さらに、本発明の目的は、回路の複雑さを可能な限り抑えた各比較器に対して各リファレンスが動的に割り当てられた、ＤＡＣの標準セルが平均して同じ頻度で活性化される、ＳＤ-ＡＤＣを提示することにある。

上記の本発明の目的を、独立請求項１、６、および、９の特徴部分によって達成する。

請求項１にかかる本発明の制御装置は、ＳＤ-ＡＤＣでの量子化器のＮ個の各比較器へのＮ個の各リファレンスの動的割り当てを制御するために用いられる。この制御装置は、動的割り当てを制御するための第１デジタル制御信号を生成する。また、この制御装置は、時間ｋ−１において第１制御信号の値を形成するための格納手段を含んでいる。この格納手段は、例えば、第１制御信号のビット幅と同じ数のＤ型フリップフロップを含んでいる。さらに、該制御装置には、量子化器の出力信号を時間ｋ−１において第１制御信号の格納値と合計するために用いられる合計手段が備えられている。時間ｋでの第１制御信号の値は、合計手段の出力信号によって決まる。

したがって、上記の制御装置は、制御信号の以前の値の合計と、量子化器の出力信号とに応じて、第１制御信号の現在の値を生成する。つまり、この制御装置は、基本的に積分器である。ここで、上記の以前の値を合計する前に、量子化器の出力信号を、初めに、１時間ステップ以上だけ遅延してもよい。本発明の制御装置によって、各比較器へのリファレンスの割り当てと、それゆえに、ＤＡＣの標準セルの選択とが、各時間ステップごとに、量子化器の出力信号の値だけ循環するようになる。例えば（サーモメータコード表現では「１１０００００」である）２という量子化器の出力信号の定数について検討すると、全部で７個の標準セルのうちの初めの２つが時間ｋ＝１で活性化されると、第３標準セルおよび第４標準セルが時間ｋ＝２で活性化され、第５標準セルおよび第６標準セルが時間ｋ＝３で活性化される。上記例から分かるように、本発明の制御装置によって、ＤＡＣの標準セルを平均して同じ頻度で活性化でき、これにより、ＤＡＣの誤りは平均して値０になる。このため、従来技術において記載したような複雑な計算は必要ではなくなる。

量子化器の出力信号の値の表現は、有効にも、加算する前に初めにコード変換器を用いるのに適している、ということに留意されたい。量子化器の出力信号の値が通常サーモメータコード表現によって表されるので、制御装置は、量子化器の出力信号の値の表現をサーモメータコード表現から２進コード表現に変換するように設計されているコード変換器を含んでいることが有効である。したがって、量子化器の出力信号の値を、２進コードで回路の複雑さをできる限り低減して、制御デバイスにおいて評価できる。特にこれにより、サーモメータコード信号のＮビット線から２進コード信号のｃｅｉｌ（ｌｄ（Ｎ＋１））ビット線までの制御デバイス内のバス幅を、低減する。この関数ｃｅｉｌ（ｉ）は、ｉよりも大きな最小の自然数を意味する。コード変換器に関しては、サーモメータコードがリファレンスの瞬間的な割り当てに応じて循環するということに、留意されたい。コード変換器がサーモメータコード信号の論理１の数のみを決定する場合には、このサーモメータコードの循環はコード変換器に対してほとんど影響しない。

制御装置は、第１制御信号を生成するために、第１制御信号を生成するためにモジューロＮ演算を実行するための手段を含んでいることが有効である。該手段は、加算手段の出力信号を受信する。本出願では、モジューロＮ演算とは、Ｎで割ったときの剰余を生成することである。加算手段の出力信号が例えば値７になるならば、モジューロ７演算では０の値が生じる。モジューロＮ演算を実行するための手段は、加算手段の出力信号を制限するために用いられる。ここで、加算手段の出力信号の値は、常に０からＮ−１までの範囲で表される。モジューロＮ演算を導入することは、ＤＡＣの標準セルの数が任意ではなく、通常Ｎ個の標準セルに制限されるので有効である。量子化器の出力信号の定数が例えば２である場合、全部で７個の標準セルのうちの最後の２つの標準セルが時間ｋ＝１で活性化されると、モジューロＮ演算によって、時間ｋ＝２で初めの２つの標準セルが活性化される。

第２制御信号を生成するための制御装置は、１-ｏｆ-Ｎ復号器を含んでいることが有効である。１-ｏｆ-Ｎ復号器によって出力された第２制御信号は、幅がＮビットである信号であり、これらのＮビットのうちの１ビットだけが、第１制御信号（９´）に応じて、論理１であるか、または、１-ｏｆ-Ｎ復号器（１９）のそれに代わり得る他の形態では論理０である。そのとき、第２制御信号の他のビットは、論理０または論理１を有している。第２制御信号は、スイッチングネットワークを特に簡単に制御するために用いられる。これについては以下で詳述する。

請求項６の本発明のＳＤ-ＡＤＣは、Ｎ個の比較器を備えた量子化器と、Ｎ個のリファレンスを生成するためのリファレンス発生器、特に電圧発生器とを含んでいる。Ｎ個の各リファレンスをＮ個の各比較器に動的に割り当てるためのスイッチングネットワークも、ＳＤ-ＡＤＣに設けられている。（上記したような）本発明の制御デバイスは、スイッチングネットワークを制御するために用いられる。

本発明のＳＤ-ＡＤＣの有効な形態では、スイッチングネットワークは、各リファレンスに対して、Ｎ個のスイッチング素子を備えたそれぞれ１つのスイッチング群を含んでいる。この場合、１つのスイッチング群の各スイッチング素子の入力部は、それぞれ同じリファレンスを受信し、１つのスイッチング群の各スイッチング素子の出力部は、それぞれ異なる比較器に接続されている。

この場合、制御デバイスは、（上記したように）１−ｔｏ−Ｎ復号器を備えていることが有効である。この１−ｔｏ−Ｎ復号器によって生成される第２制御信号が、スイッチングネットワークを駆動する。この場合、第２制御信号の各ビットは、各スイッチング群の中の１つのスイッチング素子のスイッチング位置を決定する。例えば、Ｎ＝７である第２制御信号は、値「００１００００」（または、「１１０１１１１」）を有している。各スイッチング群の各第３スイッチング素子はＯＮ状態であり、他のスイッチング素子はＯＦＦ状態である。

本発明のＳＤ-ＡＤＣは、いわゆる連続時間ＳＤ-ＡＤＣであることが有効である。つまり、ＳＤ-ＡＤＣのループフィルタ（参照：図３のループフィルタ１）は、全ての時間間隔のあいだ正しい出力値を有する連続時間フィルタである。これに対して、いわゆるスイッチトキャパシタＳＤ-ＡＤＣが、従来技術において開示されている。このスイッチトキャパシタＳＤ-ＡＤＣのループフィルタは、抵抗フィルタ素子を模倣するためのスイッチトキャパシタを含んでいる。この出力信号は特定時間でのみ有効である。

請求項９の本発明の方法は、ＳＤ-ＡＤＣでは量子化器のＮ個の各比較器へのＮ個の各リファレンスの動的な割り当てを制御するために用いられる。この方法を用いて、動的な割り当てを制御するための第１デジタル制御信号を生成する。時間ｋで第１制御信号の値を生成するために、第１ステップでは、量子化器の出力信号と時間ｋ−１での第１制御信号の格納値とを加算する。次に、その加算結果に応じて、時間ｋでの第１制御信号の値を得る。さらに、時間ｋでの第１制御信号の値を格納する。これにより、この値に応じて、時間ｋ＋１での第１制御信号の値を生成できる。

従属請求項は、本発明の他の有効な形態を規定している。

以下では、実施形態および図面を参照しながら、本発明について詳述する。

図１は、ＳＤ-ＡＤＣのブロック図を示している（従来技術）。

図２は、制御ループ内でコードをスクランブルするために追加したＤＥＭブロックを備えるマルチレベルＳＤ−ＡＤＣを示すブロック図である（従来技術）。

図３は、制御ループ外でコードをスクランブルするために追加したＤＥＭブロックを備えるマルチレベルＳＤ−ＡＤＣを示すブロック図である（従来技術）。

図４は、図３に示したＤＥＭブロックを示す基本回路図である（従来技術）。

図５は、本発明の制御装置をＤＥＭブロックの一部として示す、基本回路図である。

図６は、本発明の制御装置をＤＥＭブロックの一部として示す、特定の実施例である。

図７は、ＤＥＭブロックを本発明のＳＤ-ＡＤＣの一部として示す、回路図である。

図８は、量子化器の典型的な出力値のシーケンスに対するリファレンスＲＥＦｉを示すスクランブリングである。

従来技術に関する図１〜図４については、冒頭の記載を参照されたい。

図５は、本発明の制御装置８´（図４の制御装置８に相当する）の基本回路図を、図３に示したようなＤＥＭブロックの一部として示している。ここでは、量子化器の出力信号Ｙの値は、ＤＥＭブロックを制御するためのランダム順序を生成するために用いられる。制御装置８´は、アナログ加算器１０を含むフィードバックループと、モジューロＮ演算を行うための手段１１と、遅延手段または格納手段１２とを含んでいる。量子化器２の出力信号Ｙは、制御装置８´の入力部に供給される。量子化器２の出力信号Ｙの値を、初めに、コード変換器（図示せず）を用いて、サーモメータコード表現から２進コード表現に変換することが好ましい。アナログ加算器１０は、量子化器の出力信号Ｙの値と、１時間ステップだけ遅延された制御信号の値とを加算する。アナログ加算器１０の出力信号を、手段１１においてモジューロＮ演算する。これにより、得られた制御信号９´は０からＮ−１の値に制限されている。制御信号９´を、遅延手段１２を用いて１時間ステップだけ遅延し、制御装置８´の入力部にフィードバックする。制御装置８´の出力部には、通常、１-ｏｆ-Ｎ復号器（図示せず）が設けられている。この１-ｏｆ-Ｎ復号器は、制御信号９´によって駆動され、スイッチングネットワーク７´のスイッチング素子を直接駆動する制御信号９（参照：図４）を生成するものである。

したがって、図５に示した制御装置８´は、基本的に、値の範囲がモジューロＮによって制限される積分器である。あるいは、この制御装置を、モジューロＮカウンタ（つまり、全部でＮ回のカウンタ読み取りを有するモジューロＮカウンタ）であると解釈してもよい。ここで、該カウンタ読み取りの変化は、量子化器２の出力信号Ｙの値によって決まる。

図６は、Ｎ＝７の比較器のための本発明の制御装置８´の特定の実施例を示している。図５および図６において同じ参照符号で示した信号および回路素子は、互いに同じである。この制御装置は、量子化器２の出力信号Ｙの値をＮ＝７ビットのサーモメータコード表現からｃｅｉｌ（ｌｄ（Ｎ＋１））＝３ビットの２進コード表現に変換する、コード変換器１３を含んでいる。サーモメータコードは、リファレンスの瞬間的な割り当てに応じて循環される。コード変換器がサーモメータコード信号において論理０の数のみを決定する場合、サーモメータコードの循環は、コード変換器１３に影響を及ぼさない。量子化器２の、表現が変換された出力信号Ｙ´が、３ビット加算器１０において、１時間ステップだけ遅延された制御信号９”に加算される。この３ビット加算器１０は、半加算器１４．１および２つの全加算器１５．１・１５．２を含んでいる。入力部ａ、ｂ、ｃｉは、それぞれ、２つの加数およびキャリービット（キャリーイン）を受信し、一方、出力部ｓおよびｃｏは、それぞれ、加算ビットおよびキャリービットを出力する。全加算器は、キャリービットｃｉを受信するための入力部を有しているという点において、半加算器とは異なっている。３ビット加算器１０の出力の幅は４ビットであり、これにより、幅が３ビットである、信号Ｙ´と上記制御信号９”とを加算すると生じる０〜１３の値（値１４および１５は生じない）がコーディングされる。この３ビット加算器１０の（幅が４ビットで、値の範囲が０〜１３である）出力信号を用いて、モジューロＮ演算を実行するための手段１１が、幅が３ビットで値の範囲が０〜６である制御信号９´を生成する。つまり、制御信号９´の値は、モジューロ７の値に制限される。このために、手段１１は、３つの半加算器１４．２〜１４．４と、ＡＮＤゲート１６と、ＯＲゲート１７とを含んでいる。この制御信号９´を１つのクロックサイクルだけ遅延するために、３つのＤ型フリップフロップ１８．１〜１８．３が用いられる。丁度１つのＤ型フリップフロップ１８．１が、制御信号９´の各ビット線に割り当てられている。制御装置８´の出力部には、１-ｏｆ-Ｎ復号器１９が設けられている。この１-ｏｆ-Ｎ復号器は、制御信号９´によって駆動され、スイッチングネットワーク７´のスイッチング素子を直接制御する制御信号９を生成する。

１-ｏｆ-Ｎ復号器によって出力された制御信号９は、幅がＮ＝７ビットである信号であり、第１制御信号に応じて、全７ビットのうちの１つだけが論理１を有している。表１は、制御信号９´の値と制御信号９の値との割り当てを示している。

図７は、本発明のＤＥＭブロック４”の回路図を本発明のＳＤ-ＡＤＣの一部として示している。このＤＥＭブロック４”は、図６に示したような本発明の制御装置８´を含んでいる。簡単に示すために、図４のように、全部で７つのリファレンスＲＥＦｉのうちの４つのスクランブリングのみを示していることに留意されたい。ＤＥＭブロック４”は、各リファレンスＲＥＦｉをそれぞれ１つの比較器５．ｉに割り当てるために用いられるスイッチングネットワーク７´を、含んでいる。スイッチングネットワーク７´は、本発明の制御装置８´によって制御されている。この制御装置８´は、スイッチングネットワーク７´を制御するためのデジタル制御信号９を生成する。

スイッチングネットワーク７´は、各リファレンスＲＥＦｉに対して、Ｎ＝７（４個のみ図示）のスイッチング素子２１．ｉ．ｊを備えたそれぞれ１つのスイッチング群２０．ｉを含んでいる。スイッチング群２０．ｉの各スイッチング素子２１．ｉ．ｊの入力部は、それぞれ、同じリファレンスＲＥＦｉを受信し、スイッチング群２０．ｉの各スイッチング素子２０．ｉ．ｊの出力部は、それぞれ異なる比較器５．ｋに接続されている。制御信号９の各ビットは、各スイッチング群２０．ｉの中の１つのスイッチング素子２１．ｉ．ｊのスイッチング位置を決定する。制御信号９のｊ番目のビットが論理１を有していれば、各スイッチング群２０．ｉのｊ番目のスイッチング素子２１．ｉ．ｊがＯＮ状態となり、そうでなければ、各スイッチング群２０．ｉのｊ番目のスイッチング素子２１．ｉ．ｊはＯＦＦ状態となる。スイッチング素子２１．ｉ．ｊのスイッチング位置と制御信号９の各ビットとの関係を完全に逆にしてもよい。この場合、１-ｏｆ-Ｎ復号器１９を、制御信号９の１つのビットだけが論理１ではなく論理０を有しているように、構成する必要がある。

図８は、結果として生じた、量子化器２の典型的な出力値のシーケンス{Ｙ（ｋ）}＝{５；６；５；３；５；２}に対するリファレンスＲＥＦｉのスクランブリングを示している。この場合、値Ｙ（ｋ）は論理０の数のみを示し、それらの分布を示していないという点に留意する必要がある。この場合、図８に示した箱の各行は、１時間ステップｋを示している。さらに、ｉ番目の列は、それぞれ、ｉ番目の比較器５．ｉに相当し、この比較器によって駆動されるＤＡＣ３のｉ番目の標準セルに相当している。斜線を引いた箱は、上記比較器５．ｉが論理１を出力し、それによって比較器５．ｉによって駆動されるＤＡＣ３の標準セルが活性化されていることを示している。逆に、斜線を引いていない箱は、上記比較器５．ｉが論理０を出力し、比較器５．ｉによって駆動されるＤＡＣ３の標準セルが活性化されていないことを意味している。

最初の時間ｋ＝１では、ｉ番目のリファレンスＲＥＦｉが丁度ｉ番目の比較器５．ｉに割り当てられる。量子化器の入力信号の値が適度に大きい場合には、初めの５個の比較器５．０〜５．４の論理値は、出力部において１である。そして、リファレンスの割り当てを、出力信号の値Ｙ（１）＝５だけ循環させる（矢印で示している）。これにより、比較器５．５にはリファレンスＲＥＦ０が割り当てられ、比較器５．６にはリファレンスＲＥＦ１が割り当てられ、比較器５．０にはリファレンスＲＥＦ２が割り当てられ、…と続く。時間ｋ＝２において生じる量子化器２の出力値Ｙ（２）＝６は、現在の割り当てから始まる、リファレンスの割り当ての次の循環を決定する。これらのリファレンスの割り当ては、Ｙ（２）＝６のステップを通して循環されることにより、比較器５．４にはリファレンスＲＥＦ０が割り当てられ、比較器５．５にはリファレンスＲＥＦ１が割り当てられ、…と続く。続く時間ステップのリファレンスＲＥＦｉも、同様にスクランブルされる。リファレンスの割り当ての（図６に示すような）循環は、「バレルシフト」とも呼ばれている。

時間ステップｋ＝１、ｋ＝３、および、ｋ＝５に対する斜線を引いた箱の分布は、量子化器２の出力信号Ｙが同じ値であるにもかかわらず、ＤＳＣ３の異なる標準セルがそれぞれ活性化されているということを表している。

最後に、上記の記載は、同様に、比較器５．ｉおよびリファレンスＲＥＦｉの全ての所望の数Ｎを有する量子化器に適用され、Ｎ＝７の比較器５．ｉおよびリファレンスＲＥＦｉの場合に限定されるものではないことに、留意されたい。

ＳＤ-ＡＤＣのブロック図を示している（従来技術）。 制御ループ内でコードをスクランブルするために追加したＤＥＭブロックを備えたマルチレベルＳＤ−ＡＤＣを示すブロック図である（従来技術）。 制御ループ外でコードをスクランブルするための他のＤＥＭブロックを備えたマルチレベルＳＤ−ＡＤＣを示すブロック図である（従来技術）。 図３に示したＤＥＭブロックを示す基本回路図である（従来技術）。 本発明の制御装置をＤＥＭブロックの一部として示す、基本回路図である。 本発明の制御装置をＤＥＭブロックの一部として示す、特定の実施例である。 ＤＥＭブロックを本発明のＳＤ-ＡＤＣの一部として示す、回路図である。 量子化器の典型的な出力値のシーケンスに対するリファレンスＲＥＦｉを示すスクランブリングである。

Claims (10)

1. シグマデルタ型アナログ／デジタルコンバータでの量子化器（２）のＮ個の各比較器（５．ｉ）へのＮ個の各リファレンス（ＲＥＦｉ）の動的割り当てを制御するために用いられる制御装置（８´）であって、
   上記制御装置（８´）が、動的割り当てを制御するための第１デジタル制御信号（９´）を生成し、
   上記第１制御信号（９´）の値を時間ｋ−１において形成するための格納手段（１２）と、
   上記第１制御信号（９´）の値を時間ｋにおいて生成するために、量子化器（２）の出力信号（Ｙ）と、時間ｋ−１において存在している第１制御信号（９´）の値とを加算するための加算手段（１０）と
   を含んでいる、制御装置（８´）。
2. 上記制御装置（８´）が、第１制御信号（９´）を生成するために、モジューロＮ演算を実行するための手段（１１）も含み、上記手段は、加算手段（１０）の出力信号を受信することを特徴とする、請求項１に記載の制御装置（８´）。
3. 上記制御装置（８´）が、量子化器（２）の出力信号（Ｙ）の値の表現をサーモメータコード表現から２進コード表現に変換するように設計されているコード変換器（１３）を含んでいることを特徴とする、請求項１または２に記載の制御装置（８´）。
4. 上記制御装置（８´）が、第２制御信号（９）を生成するために、第２制御信号（９）を出力する１-ｏｆ-Ｎ復号器（１９）を含み、上記第２制御信号（９）は、幅がＮビットである信号であり、上記Ｎビットのうちの１ビットだけが、第１制御信号（９´）に応じて、論理１であるか、または、それに代わる１-ｏｆ-Ｎ復号器（１９）で論理０であることを特徴とする、請求項１〜３のいずれか１項に記載の制御装置（８´）。
5. 上記格納手段（１２）が、第１制御信号（９´）のビット幅と同じ数のＤ型フリップフロップ（１８．ｉ）を含んでいることを特徴とする、請求項１〜４のいずれか１項に記載の制御装置（８´）。
6. Ｎ個の比較器（５．ｉ）を備えた量子化器（２）と、
   Ｎ個のリファレンスを生成するための基準発生器と、
   上記Ｎ個の各リファレンス（ＲＥＦｉ）をＮ個の各比較器（５．ｉ）に動的に割り当てるためのスイッチングネットワーク（７´）と、
   上記スイッチングネットワーク（７´）を制御するための請求項１〜５のいずれか１項に記載の制御装置（８´）とを含む、シグマデルタ型アナログ／デジタル変換器。
7. 上記スイッチングネットワーク（７´）が、各リファレンス（ＲＥＦｉ）に対して、Ｎ個のスイッチング素子（２０．ｉ．ｊ）を備えたそれぞれ１つのスイッチング群（２０．ｉ）を含み、１つのスイッチング群（２０．ｉ）の各スイッチング素子（２０．ｉ．ｊ）の入力部は、それぞれ同じリファレンス（ＲＥＦｉ）を受信し、１つのスイッチング群（２０．ｉ）の各スイッチング素子（２０．ｉ．ｊ）の出力部は、それぞれ異なる比較器（５．ｋ）に接続されていることを特徴とする、請求項６に記載のシグマデルタ型アナログ／デジタル変換器。
8. 制御装置（８´）が、請求項４にしたがって構成されており、
   上記スイッチングネットワーク（７´）は、第２制御信号（９）によって駆動され、上記第２制御信号（９）の各ビットは、各スイッチング群（２０．ｉ）の中の１つのスイッチング素子（２０．ｉ．ｊ）のスイッチング位置を決定することを特徴とする、請求項７に記載のシグマデルタ型アナログ／デジタル変換器。
9. シグマデルタ型アナログ／デジタル変換器にて量子化器（２）のＮ個の各比較器（５．ｉ）へのＮ個の各リファレンス（ＲＥＦｉ）の動的な割り当てを制御するための方法であって、動的な割り当てを制御するための第１デジタル制御信号（９´）を生成するために用いられ、時間ｋで第１制御信号（９´）の値を生成するための方法において、
   ａ）上記量子化器（２）の出力信号（Ｙ）と、時間ｋ−１において存在している第１制御信号（９´）の値とを加算するａステップと、
   ｂ）上記ａステップでの加算結果に応じて、時間ｋでの第１制御信号（９´）の値を生成するｂステップと、
   ｃ）時間ｋでの第１制御信号（９´）の値を格納手段（１２）に格納するｃステップとを含む、方法。
10. ステップの順序が、さらに、
    ステップａにおける加算結果に対してモジューロＮ演算を実行するステップ、を時間的にステップａの後に含むことを特徴とする、請求項９に記載の方法。

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