JP3819010B2 - デジタルエンコーダ、および、それに用いたデジタルアナログ変換器 - Google Patents
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Description
DEMはランダム、もしくは、ある所定のアルゴリズムを用いて、任意の時点で使用される素子を決定し、各素子における使用率を平均化することにより、ミスマッチを低減する技術である。
DEM部100は、たとえばバイナリウエイトのデジタル入力信号IN0を入力し、素子数に相当する数Mで並列に出力され、重み付けが各コードで同じデジタルコード列に変換することから、一種のデジタルエンコーダである。DEM部100のM本の各出力ノードに素子101-1,102-2,…102-Mが順次結合している。
DEMを行わない場合、たとえば入力信号IN0のレベルが一定の状態が続くと、ある領域の幾つかの素子ばかりが何度も選択または動作し、使用率に偏りが生じ、これがミスマッチの要因となる。
DEM部100は、その時々で必要なアクティブコード数を堅持しながら、素子の使用率を平均化するようにアクティブコードを出力する素子の割り当てを決定する。これによりミスマッチによる誤差が低減し、ミスマッチ低減が達成される。
DEMのミスマッチ低減手法として、単にランダマイズする方法のほか、ある範囲の使用履歴を保持し、その範囲で未使用のものから優先的にアクティブコードを割り当てる方法などがある。
一方、一次のミスマッチ低減構成は小さい面積で実装可能であるが、性能が低く、大きなミスマッチを持つ素子の場合、ノイズ抑圧性能が不十分である。
このようにDEMによるミスマッチ低減手法は、ノイズ抑圧性能と実装面積とがトレードオフの関係にある。
また本発明の解決しようとする他の課題は、このデジタルエンコーダを用いることによってアナログ出力信号の誤差と実装面積の一方または双方を従来に比べ大幅に抑制したデジタルアナログ変換器を提供することにある。
本発明では、好適に、前記スレーブDEM手段の個数が2のベキ乗に設定されている。
この場合、さらに好適に、前記入力変換手段に、前記マルチプルコードをビットシフトして前記Nの逓倍値を出力する手段を含む。
あるいは好適に、前記スレーブ処理手段の各々の入力段に、前記マルチプルコードをビットシフトして前記Nの逓倍値を出力する手段を含む。
また、このデジタルエンコーダを用いることによってアナログ出力信号の誤差と実装面積の一方または双方を従来に比べ大幅に抑制したデジタルアナログ変換器を提供するができる。
本発明では、素子をN組のグループに分け、各々のグループにおいてDEMによるミスマッチ低減手法を適用する。
より詳細には、DEMが適用されたブロック(スレーブ(Slave)処理手段)が、素子のグループ数Nと同じ数だけ設けられている。図1では、各スレーブ処理手段がスレーブDEM手段2から構成されている。
各スレーブDEM手段2は、並列出力ノードが3以上設けられ(本例では4)、各出力ノードに、対応するグループ内の素子Ea〜Edの各々が結合されている。このため、各グループの素子数も、1つのスレーブDEM手段2が有する出力ノード数と同じ、4である。
各スレーブDEM手段2は、その入力信号(パラレルコードC1の一部)をDEMの手法によって、並列出力ノードに割り当てるパレレルコードC2にエンコードする。このため、入力されるパラレルコードC1に応じてアクティブにする後段の素子数は同じ場合でも、その時々で、実際にアクティブにして使用する素子の組み合わせは動的に変化する。
マスタDEM手段1は、マルチビットの入力信号IN0を、マスタ処理手段に固有のDEMの手法によって、4つのスレーブDEM手段2に割り当てるパレレルコードC1にエンコードする。このため、入力信号IN0に応じて選択するスレーブDEM手段2の数は同じでも、その時々で、実際に選択されるスレーブDEM手段2の組み合わせは動的に変化する。
Snormal=A×M2 …(1)
Scascaded=(N+1)×A(M/N)2
=[(N+1)/N2]×AM2…(2)
また、素子グループ数Nを増やせば、それだけ二次のスレーブDEMの出力ノード数(出力に結合された素子数)が減ることから、内部の比較回路や履歴情報保持のための回路の面積が減ることになり、二次のスレーブDEMの実装面積が徐々に低下する。なお、比較回路や履歴情報保持のための回路等のDEM内部構成についは後述する。
これに対しDEM性能には最適値があり、図示例の場合、素子グループ数Nと、一つの二次のスレーブDEMが担う素子数とがバランスするN=4の付近でDEM性能が最も高くなっている。素子数MやDEMの構成を変えれば、この傾向も変化する可能性がある。また、誤差要因であるミスマッチのばらつき方によっても、図2に示すグラフの変化の度合いが変わってくる。そのため一概にはいえないが、一般的に、実装面積に対し性能を優先させる場合は、素子グループ数Nと一つのスレーブDEMが担う素子数とをバランスさせることが望ましい。
この場合、マスタDEMとして二次のミスマッチ低減構成をとった図1の場合と比較すると、DEM性能は多少低下するが実装面積をさらに削減することができる。なお、図3は変更例のほんの一例であり、本実施の形態ではスレーブ側とマスタ側の次数を任意に変更できる。
ミスマッチ低減性能より実装面積を優先させたい場合は、図3のようにマスタ側またはスレーブ側でミスマッチ低減構成をより低い次数のものに変更するとよい。その一方、実装面積の削減よりDEM性能の向上を優先させたい場合は、マスタ側またはスレーブ側で、より次数が高いミスマッチ低減構成に変更するとよい。この場合、3次以上のミスマッチ低減構成の採用も可能であり、そのとき個々のDEM構成の実装面積が格段に大きくなる可能性があることから、実装面積の増大を抑制するための工夫が必要となる。
図解したデジタルアナログ変換器は、インターポレータ9、ΔΣ変調器10、サーモメータエンコーダ11、DEM処理手段12、マッチングエラーの発生要因となる前記素子としてのN個の1ビットデジタルアナログ変換器(1-bit DAC)13-1,13-2,…,13-(N-1),13-N、加算器14、および、ローパスフィルタ15を備える。
オーバーサンプリングされたデータはΔΣ変調器の入力とされる。たとえばΔΣ変調はDSP(Digital Signal Processor)などにより実行される。図5におけるΔΣ変調器10内の量子化器32において発生する量子化ノイズは、ループフィルタ31により高域に移動するため、図6(A)に示すように信号帯域における量子化ノイズは低減される。量子化器の出力はバイナリウエイトのマルチビットのデジタル信号IN0であり、次段のサーモメータエンコーダ11に渡される。尚、図5において、33は減算器である。
図7において、マスタDEM手段20および4つのスレーブDEM手段21により、図4におけるDEM処理手段12が構成される。ただし、図1に示す本実施の形態に係るデジタルエンコーダの機能の分け方として「マスタ処理手段」と「スレーブ処理手段」があるが、この図7では、サーモメータエンコーダ11とマスタDEM手段20が「マスタ処理手段」に属し、個々のスレーブDEM手段21が「スレーブ処理手段」に属するように記述している。
剰余コードC0はマスタDEM手段20に入力され、マルチプルコードC1multipleは4つのスレーブ処理手段21に並列に入力される。
スレーブDEM手段21は、サーモメータエンコーダ11からのマルチプルコードC1multipleと、マスタDEM手段20からの1つのパラレルコードC1とをパラレルに入力する。マルチプルコードC1multipleとパラレルコードC1res.とでパラレルコードC1を構成し、各スレーブDEM手段21に入力されるパラレルコードを、以下、「INA」と表記する(図6参照)。スレーブDEM手段21は、4値のパラレルコードINAを、4値のパラレルコードC2にエンコードし、対応するグループに属する1ビット型デジタルアナログ変換部に1コードずつ出力する。
ベクタ・量子化器22は、入力パラレルコードINAを並べ替えて出力する。このとき並べ替えの規則を、制御入力に入る4つの制御パラレルコードINBを参照して決める。制御パラレルコードINBは、並べ替え後に出力される出力パラレルコードC1res.をビット反転した後、積分器で1入力信号処理時間だけ蓄積したものである。この蓄積したコードを、次の入力信号処理時に読み出して制御パラレルコードINBとして用いる。
この構成では、前回処理時の出力パラレルコードC1res.が反転され、その大きさが比較され、その結果を参照して、前回処理時に「0」が出力された出力ノードに、1ビット型デジタルアナログ変換部を動作させるアクティブコード「1」が優先的に割り当てられる。つまり、1入力信号分の履歴を参照して、前回動作しなかった1ビット型デジタルアナログ変換部を優先的に動作させ、その結果として、前回動作した1ビットDACを今回はできるだけ動作させない。
この構成では、前回と前々回の処理時の履歴情報が参照される。この2回の処理時の履歴情報をどのような比率で重み付けるかは係数アンプ25Aと25Bのゲイン比で決まる。一次のミスマッチ低減構成の制御パラレルコードINBの値は、「1」と「0」の二値しかないので、優先順位を決める精度が相対的に低くなりやすいが、二次のミスマッチ低減構成は前回と前々回の履歴情報を重み付けされた値が用いられることから、その値が多様であり、より精度よく優先順位を決めることができる。
また、この構成では係数アンプ25を通るフィードフォワードループによって発振防止が図られ、動作が安定する。
これに対し、一次のミスマッチ低減構成は、前回の反転情報を保持するだけでよいので制御パラレルコードINBの生成が、簡単なシフタ動作で実現でき実装面積は随分と小さい。
さらに、後段の1グループ内の1ビット型デジタルアナログ変換部数が小さいと、その平均の使用率が均一化しやすく、その意味でミスマッチ低減性能も良くなる。
図7において、サーモメータエンコーダ11によるサーモメータエンコーディングの機能は、各スレーブ処理手段の入力段に持たせることができる。
また、マルチプルコードC1multipleを生成するときのビットシフトの機能も各スレーブ処理手段の入力段に置いてもよい。
つまり本発明における「マスタ処理手段」、「スレーブ処理手段」、「マスタDEM手段」、「スレーブDEM手段」、「入力変換手段」の一部または全部をプログラム手順に置き換え、これらの手順をDSP等のコンピュータに実行させることが可能である。なお、本発明でDEM手段が行う処理をプログラムの処理手順に置き換える場合、実装面積という観点はなく、処理効率とミスマッチ低減性能のトレードオフの緩和が、本発明の目的であり効果となる。
Claims (18)
- マルチビットのデジタル入力信号を、所定のパラレルコードにエンコードするマスタ処理手段と、
それぞれ3以上の出力ノードを備え、前記マスタ処理手段からパラレルに出力されたコードを、所定のダイナミック素子整合アルゴリズムに基づいて、前記3以上の出力ノードの配列に対応し、かつ重み付けが各コードで同じパラレルコードにエンコードし、当該パラレルコードを3以上の出力ノードから並列に出力する複数のスレーブ処理手段と、
を有するデジタルエンコーダ。 - 前記マスタ処理手段におけるデジタル入力信号のパラレルコードへのエンコードが所定のダイナミック素子整合アルゴリズムに基づいて複数の出力ノードの配列に対応するように行なわれる請求項1に記載のデジタルエンコーダ。
- 前記マスタ処理手段は、
前記入力信号の値をスレーブ処理手段の個数であるNで割った余りを表現する剰余値を示す剰余コードと、複数のスレーブ処理手段に共通に与えられることによってNの逓倍値を示すことが可能なマルチプルコードとを算出して前記入力信号を前記剰余コードと前記マルチプルコードとに変換する入力変換手段と、
前記入力変換手段から出力される前記剰余コードを入力し、所定のダイナミック素子整合アルゴリズムに基づいて前記剰余コードを複数の出力ノードの配列に対応するパラレルコードにエンコードするマスタDEM手段とを備え、
前記スレーブ処理手段は、前記入力変換手段から出力される前記マルチプルコードと前記マスタDEM手段から出力されるパラレルコードとを入力し、所定のダイナミック素子整合アルゴリズムに基づくエンコードを行うスレーブDEM手段を備える
請求項2に記載のデジタルエンコーダ。 - 前記スレーブDEM手段の個数が2のベキ乗に設定されている
請求項3に記載のデジタルエンコーダ。 - 前記入力変換手段に、前記マルチプルコードをビットシフトして前記Nの逓倍値を出力する手段を含む
請求項4に記載のデジタルエンコーダ。 - 前記スレーブ処理手段の各々の入力段に、前記マルチプルコードをビットシフトして前記Nの逓倍値を出力する手段を含む
請求項4に記載のデジタルエンコーダ。 - 前記剰余コードと前記マルチプルコードのうち、少なくとも剰余コードについて、前記入力信号を入力してから前記スレーブDEM手段に入力されるまでの経路で、当該経路上の信号をサーモメータコードに変換するサーモメータエンコーダをさらに有する
請求項3〜6の何れかに記載のデジタルエンコーダ。 - デジタル入力信号を重み付けが各コードで同じコード列にエンコードして各コードを複数の出力ノードから並列に出力するデジタルエンコーダと、前記デジタルエンコーダから並列に出力されるコードをそれぞれ入力する複数の1ビット型デジタルアナログ変換部とを有するデジタルアナログ変換器であって、
前記デジタルエンコーダが、
前記入力信号を、所定のダイナミック素子整合アルゴリズムに基づいて複数の出力ノードの配列に対応するパラレルコードにエンコードするマスタ処理手段と、
それぞれ3以上の出力ノードを備え、前記マスタ処理手段から並列に出力されたコードを、所定のダイナミック素子整合アルゴリズムに基づいて、前記3以上の出力ノードの配列に対応し、かつ重み付けが各コードで同じパラレルコードにエンコードし、当該パラレルコードを3以上の出力ノードから前記複数の1ビット型デジタルアナログ変換部に並列に出力する複数のスレーブ処理手段と、
を有するデジタルアナログ変換器。 - 前記マスタ処理手段は、
前記入力信号の値をスレーブ処理手段の個数であるNで割った余りを表現する剰余値を示す剰余コードと、複数のスレーブ処理手段に共通に与えられることによってNの逓倍値を示すことが可能なマルチプルコードとを算出して前記入力信号を前記剰余コードと前記マルチプルコードとに変換する入力変換手段と、
前記入力変換手段から出力される前記剰余コードを入力し、所定のダイナミック素子整合アルゴリズムに基づいて前記剰余コードを複数の出力ノードの配列に対応するパラレルコードにエンコードするマスタDEM手段とを備え、
前記スレーブ処理手段は、前記入力変換手段から出力される前記マルチプルコードと前記マスタDEM手段から出力されるパラレルコートとを入力し、所定のダイナミック素子整合アルゴリズムに基づくエンコードを行うスレーブDEM手段を備える
請求項8に記載のデジタルアナログ変換器。 - 前記スレーブDEM手段の個数が2のベキ乗に設定されている
請求項9に記載のデジタルアナログ変換器。 - 前記入力変換手段に、前記マルチプルコードをビットシフトして前記Nの逓倍値を出力する手段を含む
請求項10に記載のデジタルアナログ変換器。 - 前記スレーブ処理手段の各々の入力段に、前記マルチプルコードをビットシフトして前記Nの逓倍値を出力する手段を含む
請求項10に記載のデジタルアナログ変換器。 - 前記剰余コードと前記マルチプルコードのうち、少なくとも剰余コードについて、前記入力信号を入力してから前記スレーブDEM手段に入力されるまでの経路で、当該経路上の信号をサーモメータコードに変換するサーモメータエンコーダをさらに有する
請求項9〜12の何れかに記載のデジタルアナログ変換器。 - 第1ダイナミック素子整合アルゴリズムに基づいてマルチビットのデジタル信号を第1配列に対応する第1コード列にエンコードする第1処理手段と、
第2ダイナミック素子整合アルゴリズムに基づいて前記第1コード列のコードを各コードの重み付けが同じでありかつ第2配列に対応する第2コード列にそれぞれエンコードする複数の第2処理手段と、
前記第2コード列のコードをそれぞれ入力する複数の1ビット型デジタルアナログ変換手段と、
前記複数の1ビット型デジタルアナログ変換手段の各出力を加算する加算手段と、
を有するデジタルアナログ変換器。 - 前記第1ダイナミック素子整合アルゴリズムが一次のミスマッチ低減構成により実現され、前記第2ダイナミック素子整合アルゴリズムが二次のミスマッチ低減構成により実現される請求項14に記載のデジタルアナログ変換器。
- 前記第1ダイナミック素子整合アルゴリズム及び前記第2ダイナミック素子整合アルゴリズムが二次のミスマッチ低減構成により実現される請求項14に記載のデジタルアナログ変換器。
- 前記第1処理手段が、
前記第2処理手段の数であるNで前記デジタル信号を除算した結果の剰余を示す剰余コードと、前記除算の商に対応して前記Nの逓倍値を示すマルチプルコードとを算出し、前記デジタル信号を前記剰余コードと前記マルチプルコードとに変換する変換手段と、
前記剰余コードを入力して前記第1ダイナミック素子整合アルゴリズムに基づいて前記剰余コードを所定の配列に対応するコード列にエンコードする第1DEM手段と、
を有し、
前記第2処理手段が、前記マルチプルコードと前記第1DEM手段のエンコード結果とを入力して前記第2ダイナミック素子整合アルゴリズムに基づいてエンコードを行なう第2DEM手段を有する請求項14に記載のデジタルアナログ変換器。 - 前記第1ダイナミック素子整合アルゴリズムが一次のミスマッチ低減構成により実現され、前記第2ダイナミック素子整合アルゴリズムが二次のミスマッチ低減構成により実現される請求項17に記載のデジタルアナログ変換器。
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US7593483B2 (en) * | 2004-05-07 | 2009-09-22 | Broadcom Corporation | Nonlinear mapping in digital-to-analog and analog-to-digital converters |
US8687710B2 (en) * | 2005-05-17 | 2014-04-01 | Broadcom Corporation | Input filtering in a video encoder |
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US5684482A (en) * | 1996-03-06 | 1997-11-04 | Ian A. Galton | Spectral shaping of circuit errors in digital-to-analog converters |
WO2002023728A2 (en) * | 2000-09-11 | 2002-03-21 | Broadcom Corporation | Method and apparatus for mismatched shaping of an oversampled converter |
US6531973B2 (en) * | 2000-09-11 | 2003-03-11 | Broadcom Corporation | Sigma-delta digital-to-analog converter |
US6535155B2 (en) * | 2001-06-27 | 2003-03-18 | Nokia Corporation | Method and apparatus for suppressing tones induced by cyclic dynamic element matching (DEM) algorithms |
US6614377B1 (en) * | 2002-02-08 | 2003-09-02 | Analog Devices, Inc. | Data-directed scrambler for noise-shaping mixed-signal converters with an arbitrary number of quantization levels |
US6867721B1 (en) * | 2003-09-23 | 2005-03-15 | Realtek Semiconductor Corp | Spectral shaping dynamic encoder for a DAC |
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