CN102624398B - 多比特数模转换器和三角积分模数转换器 - Google Patents

多比特数模转换器和三角积分模数转换器 Download PDF

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Abstract

本发明涉及一种多比特数模转换器(DAC)和采用这种DAC的三角积分模数转换器。所述DAC具有多比特输入端、用于处理在其输入端接收的输入信号的多个元件、以及用于基于所述信号输入选择一个或多个DAC元件来处理所述信号的选择器。所述DAC具有用于控制该选择器的控制装置，使得如果该DAC的输入持续预定时间段低于预定值，则所述选择器用于选择仅一个所述DAC元件来处理所述输入信号。还公开了一种采用这种DAC的三角积分模数转换器(ADC)。

Description

多比特数模转换器和三角积分模数转换器
技术领域
本发明涉及一种多比特数模转换器以及涉及一种采用这种多比特数模转换器的三角积分(delta-sigma)模数转换器。
背景技术
三角积分模数转换器(ADC)是众所周知的，并且经常使用在高分辨率应用中，因为与其它ADC实现相比，减少了复杂的抗混叠滤波器的需求，减少了微分非线性误差，并且更加稳健。通过用精确度换取速度，三角积分ADC实现对模拟元件缺陷具有高容限的高性能。三角积分ADC经常作为低频到中频、高分辨率应用最好的选择。
使用单比特或多比特反馈系统能够实现三角积分ADC。当需要中等分辨率时，单比特反馈系统是经常使用的，并且在使用ADC的系统的主时钟为低抖动。具有多比特反馈系统的三角积分ADC比那些具有单比特反馈系统的三角积分ADC提供更高的信噪比(SNR)、对抖动更低的敏感性以及许多情况下更低的功率消耗。然而，这种系统需要包括多个DAC元件的多比特反馈数模转换器(DAC)。例如，一个3比特DAC可以包括七个以电流或电压源形式的元件(一个用于七个可能的非零二进制输入值中的每一个)，可以选择所述元件生成表示二进制输入值的输出电压或电流。
作为制造公差等的结果，这种反馈DAC可能经历元件之间的“失配”，这意味着构成元件的部件的值是不同的。元件之间的这种失配在ADC的输出中引入谐波失真，且提高了ADC的噪声基底，从而减少了其动态范围和SNR且增加了其总谐波失真(THD)。
已经发展了技术来解决这个问题，一组这种技术是已知的，统称为动态元件匹配(DEM)。在随机DEM技术的一个示例中，每个时钟周期中，任意选择反馈DAC的元件来处理DAC输入。确定DEM技术的一个示例是数据加权平均(DWA)。在这种技术中，使用算法在每个时钟周期选择反馈DAC的不同元件以处理DAC输入。例如，在3比特DAC中，在第一时钟周期输入可以具有二进制值011，需要激活DAC的3个元件以生成需要的输出电流或电压。在第二时钟周期中，例如输入改变为001，仅需要激活DAC的1个元件以生成需要的输出电流或电压。在这个示例中，为第一时钟周期激活的元件可以为第二时钟周期去激活，且为第二时钟周期激活不同的元件以生成需要的输出电压或电流，因而避免了为第一时钟周期激活的元件的立即再次使用。通过这种方式，失配的影响不能集中于ADC频谱的单一部分，而是扩展在更宽的频率范围中，从而改善ADC的SNR且减少其THD。
在一些应用中，例如高质量音频，大多数时间内三角积分ADC的输入信号具有非常低的幅值，使得仅需要一个反馈DAC元件处理输入。原则上对这种信号不经历元件失配，且因此存在低谐波失真。然而，在使用DEM算法时，DEM算法在每个时钟周期选择不同的反馈DAC元件，因此将包括开关噪声的附加噪声引入到ADC中，这又导致ADC的SNR降低。
发明内容
根据本发明的第一方面，提供一种多比特三角积分模数(ADC)转换器，包括：多比特反馈数模转换器(DAC)，其具有多比特输入端和用于处理输入至所述反馈DAC的信号的多个元件；选择器，用于基于输入至所述反馈DAC的信号来选择所述多个DAC元件的一个或多个元件以处理输入信号；以及控制装置，用于控制所述选择器，使得如果输入至所述反馈DAC的信号持续预定时间段低于预定电平，则所述选择器用于选择仅一个所述DAC元件来处理所述输入信号。
当所述输入信号电平低于预定电平时，使得仅需要一个反馈DAC元件将输入数字信号转换为模拟输出信号。当这种情况持续预定时间段时，选择仅单个反馈DAC元件来处理所述输入信号，并且不会发生失配，因为只要其保持低于阈值电平，同一元件用于处理即将到来的信号。因此，减少了谐波失真和噪声，且增加了ADC的SNR。
选择器可以被配置为接收所述输入信号和输出控制信号至第一锁存器，所述第一锁存器被配置为激活所述反馈DAC的所选择元件来处理所述输入信号。
多比特三角积分ADC可以还包括第二锁存器，所述第二锁存器具有连接至所述选择器输出端的输入端和连接至所述选择器输入端的输出端，其中所述选择器被配置为生成指向在处理随后输入信号时使用的所述反馈DAC元件的指针，并且输出所生成的指针至所述第二锁存器，使得当所述反馈DAC接收所述随后输入信号时，所述指针通过所述第二锁存器输出至所述选择器，以由所述选择器用以生成用于所述第一锁存器的所述控制信号。
控制装置可以包括接收所述输入信号的阈值单元，所述阈值单元被配置为将所述输入信号的所述值与预定阈值进行比较，且如果所述输入信号的所述值持续预定时间段低于所述阈值，则输出标志。
第二锁存器的操作可以通过所述阈值单元输出的所述标志进行控制，使得如果通过所述阈值单元输出标志，则不通过所述第二锁存器输出所述指针。
第二锁存器可以具有时钟信号输入端，并且被配置为在所述时钟信号输入端处接收到时钟信号时输出所述指针，其中如果通过所述阈值单元输出标志，则不通过所述第二锁存器接收所述时钟信号。
多比特三角积分ADC可以进一步包括逻辑或(OR)门，所述逻辑或门在其输入端处接收所述时钟信号和所述阈值单元的输出，且其输出端连接至所述第二锁存器的所述时钟信号输入端，使得如果通过所述阈值单元输出标志，则所述第二锁存器的时钟信号输入具有恒定值。
所述阈值单元包括逻辑网络，所述逻辑网路具有用于接收输入至所述DAC的信号的输入端和连接至所述阈值单元的输入锁存器的输入端的输出端，所述阈值单元进一步包括输出锁存器，所述输出锁存器具有连接至所述输入锁存器的所述输出端的复位输入端和连接至恒定逻辑电平的数据输入端，使得直到从所述输入锁存器的所述输出端接收到复位信号，输出锁存器的输出处于恒定逻辑电压，其中所述输出锁存器的所述输出是所述阈值单元的所述输出。
所述阈值单元可以进一步包括一个或多个延迟锁存器，所述延迟锁存器连接在所述输入锁存器和所述输出锁存器之间，以用于延迟所述阈值单元的所述输出。
所述预定时间段可以通过所述阈值单元的延迟锁存器来确定。
所述预定电平可以处于所述ADC的量化器的一个量化步长的数量级。
所述选择器可以包括数字编码器。
根据本发明的第二方面，提供一种多比特数模转换器(DAC)，其具有多比特输入端和用于处理输入到所述DAC的信号的多个元件，所述多比特DAC包括：选择器，用于基于输入至所述DAC的所述信号来选择多个DAC元件中的一个或多个元件以处理输入信号；以及控制装置，用于控制所述选择器，使得如果输入至所述DAC的所述信号持续预定时间段输入低于预定电平，则所述选择器用于选择仅一个所述DAC元件来处理所述输入信号。
所述选择器可以被配置为接收所述输入信号和输出控制信号至第一锁存器，所述第一锁存器被配置为激活所选择的DAC元件来处理所述输入信号。
所述DAC可以进一步包括第二锁存器，所述第二锁存器具有连接至所述选择器输出端的输入端和连接到所述选择器输入端的输出端，其中所述选择器被配置为生成指向在处理随后输入信号时使用的所述反馈DAC元件的指针，并且输出所生成的指针至所述第二锁存器，使得当所述反馈DAC接收所述随后输入信号时，所述指针通过所述第二锁存器输出至所述选择器，以由所述选择器用以生成用于所述第一锁存器的所述控制信号。
所述控制装置可以包括接收所述输入信号的阈值单元，所述阈值单元被配置为将所述输入信号的值与预定阈值进行比较，并且如果所述输入信号的所述值持续预定时间段低于所述阈值，则输出标志。
所述第二锁存器的操作通过由所述阈值单元输出的所述标志进行控制，使得如果通过所述阈值单元输出标志，则不通过所述第二锁存器输出所述指针。
所述第二锁存器可以具有时钟信号输入端，并且可以被配置为在所述时钟信号输入端接收时钟信号时输出所述指针，其中如果通过所述阈值单元输出标志，则不通过所述第二锁存器接收所述时钟信号。
所述DAC可以进一步包括逻辑或门，所述逻辑或门在其输入端处接收所述时钟信号和所述阈值单元的输出，并且其输出端连接至所述第二锁存器的所述时钟信号输入端，使得如果通过所述阈值单元输出标志，则所述第二锁存器的所述时钟信号输入具有恒定值。
所述阈值单元可以包括逻辑网络，所述逻辑网络具有用于接收输入至所述DAC的所述信号的输入端和连接到所述阈值单元的输入锁存器的输入端的输出端，所述阈值单元进一步包括输出锁存器，所述输出锁存器具有连接至所述输入锁存器的所述输出端的复位输入端和连接至恒定逻辑电平的数据输入端，使得直到从所述输入锁存器的所述输出端接收到复位信号，所述输出锁存器的所述输出处于恒定逻辑电平，其中所述输出锁存器的所述输出是所述阈值单元的所述输出。
所述阈值单元可以进一步包括一个或多个延迟锁存器，所述延迟锁存器连接在所述输入锁存器和所述输出锁存器之间，以用于延迟所述阈值单元的所述输出。
所述预定时间段可以通过所述阈值单元的所述延迟锁存器来确定。
所述预定电平可以处于所述DAC的量化器的一个量化步长的数量级。
所述选择器可以包括数字编码器。
附图说明
现在仅严格通过示例的方式参考附图来描述本发明的实施例，在附图中：
图1是典型的dlta-sigma模数转换器(ADC)的示意图；
图2是用于图1的三角积分ADC中的多比特反馈数模转换器的示意图；
图3是示出用于实现数字加权平均(DWA)技术的数字编码器的示意图；
图4是示出根据本发明的一个方面多比特数模转换器(DAC)的部分实施例的示意图，其根据本发明的另一方面适于在多比特三角积分模数转换器(ADC)中使用；
图5是示出适于在图4所示的多比特DAC中使用的电平检测器的示例性实现的示意图；以及
图6是示出合并图4所示的DAC的多比特三角积分ADC的示意图，该DAC包括图4所示的电平检测器。
具体实施方式
首先参考图1，10概括地表示三角积分模数转换器(ADC)。应该意识到，图1的示意图示出了代表delt-sigma ADC功能性元件的功能块，而无需代表ADC的物理结构。
ADC 10包括接收模拟输入信号U的处理块12。输入信号U通过处理块12进行处理，如通常在三角积分ADC中一样，处理块12包括一个或多个被配置为生成模拟电压或电流输出的积分器。这种模拟输出电压或电流传送到量化器14中，所述量化器14将由处理块12生成的模拟电压或电流转换为代表输入至ADC 10的模拟信号U的多比特数字信号Y(n)。所述多比特数字信号Y(n)通过ADC 10输出，并且也传送到反馈数模转换器(DAC)16的多比特输入端，所述反馈数模转换器(DAC)16生成代表多比特数字输入信号的模拟输出Z，通过减法器18从输入信号U减去所述模拟输出Z。由反馈DAC 16和减法器18形成的负反馈回路可用于保持量化器14的数字输入，因此ADC 10的输出尽可能接近模拟输入。
图2是反馈DAC 16的示意图，其包括多个DAC元件20，如电压源或电流源。元件20的数量取决于DAC 16的输入比特的数量，并且等于输入信号代表的可能的非零值(或数字转换值)的数量。因此，由于3比特数字信号具有七个非零数字转换值，则3比特DAC具有七个元件20。通常，DAC中元件20的数量等于2m-1，其中m是DAC输入比特的数量。
在元件20的输出端连接到加法器24时，元件20的输入端连接到接收m比特输入信号Y(n)的数字编码器22的输出端，使得通过DAC 16输出的信号Z是元件20输出的总和。一旦接收m比特输入信号Y(n)，数字编码器22选择和激活生成代表数字输入信号的模拟输出信号Z(电压或电流)所要求的元件20的数量。例如，如果输入多比特数字信号Y(n)为011(即，具有值为3)，则通过数字编码器22选择和激活3个元件20。
图3是可以用于实现在DAC 16中使用的数字加权平均(DWA)技术的数字编码器22的示意图。在图3中所示的架构中，数字编码器22的DAC元件控制器23接收m比特数字输入信号，并且输出k比特控制信号至具有k个输出的第一锁存器26，所述k比特控制信号控制DAC 16的k个元件20的选择和激活。第一锁存器26接收来自三角积分ADC 20的主时钟的时钟信号fclk以用于同步目的。
DAC元件控制器23也连接至控制指针的第二锁存器28，所述指针用于确定在下一个时钟周期中DAC的k个元件20中的哪一个被选择用来处理多比特输入信号Y(n)。因此，数字编码器22有效地组成用于在下一个时钟周期中选择DAC的k个元件20中的哪一个用来处理多比特数字输入信号Y(n)的选择器。
在3比特DAC 16的示意性情况中，具有七个元件20，可以认为将其编号为1到7。当接收第一多比特数字输入信号Y(n)时，第一元件201(即，被编号为1的元件20)被选择用于处理输入信号Y(n)的第一个元件20。用于处理输入信号Y(n)的其它元件的数量取决于输入信号的值。例如，如果输入信号是011，则需要3个元件20来处理输入信号。因此，除第一元件201之外，第二和第三元件202和203用于处理输入信号。换句话说，输入信号Y(n)的处理始于DAC 16的元件201，并且持续于202和203。
在处理下一个时钟周期中接收的输入信号Y(n+1)时，为了立即避免重复使用所选择的元件20，基于当前输入信号Y(n)的值，通过将指针值增加被选择为处理当前输入信号Y(n)的元件20的数量，数字编码器22生成数值或指针P(n+1)。输出指针值P(n+1)至第二锁存器28，所述第二锁存器28具有连接至DAC元件控制器23的指针输入端的输出端。第二锁存器28也接收来自三角积分ADC 10的主时钟的时钟信号，使得在下一个时钟脉冲中所计算出的指针值P(n+1)加载至第二锁存器28，并且在数字编码器的指针输入端被接收，并且成为由DAC元件控制器23使用的指针值，以确定在DAC 16的元件20的何处对下一个输入信号Y(n+1)进行处理。
最初，指针值P被设置为1，表示元件201是用于处理通过数字编码器22接收的第一输入信号的第一元件。因此，在上述例子中，指针值增加了3，使得表示下一个输入信号Y(n+1)在何处开始被处理的新指针值P(n+1)为4。因此，下一个输入信号Y(n+1)的处理会从元件204开始。通过模N操作来计算新指针值P(n+1)，以确保新指针值P(n+1)不会超出DAC 16元件20的数量K。
图4是形成三角积分ADC一部分的DAC的示意图，其中可以控制DAC元件控制器23，并且因此可以控制数字编码器22，以防止指针P的值从一个时钟周期改变到下一个，从而确保DAC 26的同一元件20可以用于处理连续输入信号。
在图4中30处概括示出的DAC中，提供了阈值单元32，其具有接收多比特数字输入信号Y(n)的输入端。阈值单元32也接收来自DAC 30主时钟的时钟信号fclk。阈值单元32被配置为将输入信号Y(n)的值与预定阈值进行比较，并且对输入信号Y(n)的值低于预定阈值的时钟周期的数量进行计数。如果持续预定数量的时钟周期输入信号Y(n)的值低于预定阈值，则阈值单元32输出标志信号。
阈值单元32的输出端连接至双输入或门34的第一输入端，或门34的第二个输入端连接至DAC 30的主时钟。或门34的输出端连接至第二锁存器28的时钟输入端。因此，当标志信号为高，表示输入信号的值已经持续预定数量的时钟周期低于预定值，或门34的输出为高，意味着第二锁存器的时钟信号没有变化，并且因此数字编码器处指针P的值有没有变化。因此，DAC 16的同一单个元件20作为用于处理当标志信号为高时通过数字编码器22接收的所有输入信号Y(n)的起点。
当输入持续预定时间低于预定值时，通过有效禁用由数字编码器22形成的选择器实施的DWA技术，在输入信号电平为低时能够实现与使用反馈DAC 26的单个元件20相关的噪声和减少的谐波失真的好处，而在更高的输入信号电平处能够实现DWA技术的优点。
对于处理不需要所有的元件20，选择预定阈值对应于小输入信号。例如，在音频应用中，输入信号持续很长一段时间为低(静)，在输入信号电平为低的期间，仅需要一个元件20处理输入信号。在该应用中，阈值可以处于ADC 30的量化器14的一个量化步长的数量级，但是应该意识到，不同阈值可以用于其它应用程序。例如，在具有+1伏到-1伏范围的3比特DAC16中，量化步长大约为2伏/7量化级＝0.286伏。因此，可以将阈值设置为0.286伏或±0.143伏。
选择预定数量的周期以确保在持续一个延长的时间段输入信号可能为低的期间，标志信号仅被设置为高，以避免DAC 16的元件20不必要的切换，这能够将额外的噪声注入ADC 30。然而，周期的预定数量必须足够少，使得标志持续足够长时间被设置为高，以实现使用DAC 16的仅一个元件20的优势。
图5是阈值单元32的实施例的示意图，其在该实施例中包括多个锁存器36。每个锁存器36从三角积分ADC 30的主时钟接收时钟信号fclk。第一锁存器(可以认为是输入锁存器)361具有连接至其它每个锁存器36的复位信号端的输出端，而最后锁存器36k的输出端输出标志信号，所述输出标志信号输入至或门34，因此，所述最后锁存器36k被视为输出锁存器。
第一锁存器361的输入端连接至逻辑网络38的输出端，如图5中例子所示，逻辑网络38包括第一和第二多输入和门40、42，其输出输入至两输入或非(NOR)门44。第二锁存器362的输入端连接到逻辑高信号，使得其输出默认为高。第二锁存器362的输出端连接至第三锁存器363的输入端，且随后的锁存器364……36j与锁存器36n的输出端进行菊花链式连接，所述锁存器36n被连接至下一个锁存器36n+1输入端。
当在其输入端接收对应于第一值的比特的第一组合时，逻辑网络38的第一与(AND)门40被配置为输出逻辑高信号，而当在其输入端接收对应于第二值的比特的第二组合时，第二与门42被配置为输出高逻辑信号。因此，可以通过适当地配置与门40、42来限定标志应该被设置为高的一定范围的输入信号值。例如，当输入信号表示值+0.143伏时，例如其可以通过比特顺序000表示，第一与门40可以被配置为输出逻辑高信号，而当输入信号表示值-0.143伏时，例如其可以通过比特顺序100表示，第二与门40可以被配置为输出逻辑高信号。
仅当其两输入全为低时，即在输入信号的值在与门40、42定义的范围之外时，在上述给定的示例中为当输入信号大于+0.143伏，或低于-0.143伏时，或非门44的输出为高。这种情况下，第一锁存器361的输出为高，使剩余锁存器36复位至逻辑低输出，因此标志被设置为低。另一方面，当或非门44的输出为低时，第一锁存器361的输出为低，因此剩余锁存器不进行复位，且第二锁存器362的逻辑1输入在每个时钟周期通过锁存器36而波动，最终标记被设置为高，除非并且直到由于输入信号落入与门40、42定义的范围之外，或非门44的输出变为高。
从上述描述中，将意识到锁存器36的数量决定时钟周期的预定数量，对于所述时钟周期来说，在标志被设置为高之前输入信号必须低于预定阈值且DAC 16的单个元件20用于处理输入信号。因此，在输入(第一)锁存器361与输出(最后)锁存器36k之间的锁存器36可以被视为延迟锁存器。
图6是并入了图4所示的DAC 30的三角积分ADC的示意图，其包括图5所示的阈值单元32。如图6所示，delta sigmaADC 40具有用于接收模拟输入信号U的输入端，如常规delta sigma ADC一样，该输入信号被传送到包含一个或多个积分器的处理单元42。所述处理单元42的输出被传送到量化器44，所述量化器44生成多比特量化输出信号Y(n)，其是ADC 40的输出，且还被传送到DAC 30，从ADC 40的输入中减去DAC的输出Z以保持ADC 40的数字输出Y(n)尽可能接近其模拟输入U。
尽管上述内容涉及delta sigma模数转换器，显而易见的是，说明书中描述的DAC 30也能够用作独立的装置以在使用DEM的应用中实现此处描述的技术。
相关领域技术人员应该意识到，参考图1到图6描述的ADC 10的功能元件仅作为示例，且可以以各种不同的方式来实现。还应该意识到，本发明的ADC 30可以多种方式来实现，例如使用离散部件或在专用集成电路(ASIC)、现场可编程门阵列(FPGA)中，作为专用集成电路(IC)或集成电路的一部分。

Claims (11)

1.一种多比特数模转换器DAC，所述多比特数模转换器具有多比特输入端和用于处理输入至所述多比特DAC的信号的多个DAC元件，所述多比特DAC包括：
选择器，所述选择器用于基于输入至所述多比特DAC的所述信号来选择所述多个DAC元件中的一个或多个元件以处理输入信号；其中所述选择器被配置为接收所述输入信号且输出控制信号至第一锁存器，所述第一锁存器被配置为激活所选择的所述多比特DAC的元件以处理所述输入信号；其特征在于：
所述多比特DAC还包括用于控制所述选择器的控制装置，所述控制装置包括阈值单元，所述阈值单元被配置为将所述输入信号的值与预定阈值进行比较，其中，如果所述输入信号的值持续预定时间段低于所述预定阈值，则所述选择器被控制用于仅选择所述多个DAC元件中的相同一个元件以处理所述输入信号，同时输入至所述多比特DAC的所述信号的值保持低于所述预定阈值；
所述多比特DAC还包括第二锁存器，所述第二锁存器具有连接至所述选择器的输出端的输入端和连接至所述选择器的输入端的输出端，其中所述选择器被配置为生成指向在处理随后输入信号时使用的所述多比特DAC的元件的指针，并且被配置为输出所生成的指针至所述第二锁存器，使得当所述多比特DAC接收所述随后输入信号时，通过所述第二锁存器输出所述指针至所述选择器，以由所述选择器用以生成用于所述第一锁存器的所述控制信号。
2.如权利要求1所述的多比特数模转换器DAC，其中所述阈值单元接收所述输入信号，如果所述输入信号的所述值持续预定时间段低于所述阈值，则输出标志。
3.如权利要求2所述的多比特数模转换器DAC，其中所述第二锁存器的操作通过所述阈值单元输出的所述标志来控制，使得如果所述阈值单元输出标志，则不通过所述第二锁存器输出所述指针。
4.如权利要求3所述的多比特数模转换器DAC，其中所述第二锁存器具有时钟信号输入端，并且被配置为当在所述时钟信号输入端接收到时钟信号时输出所述指针，其中如果所述阈值单元输出标志，则不通过所述第二锁存器接收所述时钟信号。
5.如权利要求4所述的多比特数模转换器DAC，还包括逻辑或门，所述逻辑或门在其输入端接收所述阈值单元的所述输出和所述时钟信号，并且所述逻辑或门的输出端连接至所述第二锁存器的所述时钟信号输入端，使得如果所述阈值单元输出标志，则所述第二锁存器的时钟信号输入具有恒定值。
6.如权利要求2所述的多比特数模转换器DAC，其中所述阈值单元包括逻辑网络，所述逻辑网络具有用于接收输入至所述多比特DAC的所述信号的输入端和连接至所述阈值单元的输入锁存器的输入端的输出端，所述阈值单元还包括输出锁存器，所述输出锁存器具有连接至所述输入锁存器的所述输出端的复位输入端和连接到恒定逻辑电平的数据输入端，使得直到从所述输入锁存器的所述输出端接收到复位信号，所述输出锁存器的输出处于恒定逻辑电平，其中所述输出锁存器的所述输出是所述阈值单元的所述输出。
7.如权利要求6所述的多比特数模转换器DAC，其中所述阈值单元还包括一个或多个延迟锁存器，所述延迟锁存器连接在所述输入锁存器和所述输出锁存器之间，用于延迟所述阈值单元的所述输出。
8.如权利要求7所述的多比特数模转换器DAC，其中所述预定时间段通过所述阈值单元的所述延迟锁存器来确定。
9.如权利要求1所述的多比特数模转换器DAC，其中所述预定阈值处于所述多比特DAC的量化器的一个量化步长的数量级。
10.如权利要求1所述的多比特数模转换器DAC，其中所述选择器包括数字编码器。
11.一种多比特三角积分模数转换器ADC，包括根据权利要求1所述的多比特数模转换器DAC。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9810583B2 (en) * 2013-05-17 2017-11-07 Analog Devices, Inc. Encoder circuit with feedback DAC
CN103684452B (zh) * 2013-12-17 2017-01-04 华为技术有限公司 一种动态单元匹配的方法和装置
US9407279B2 (en) * 2014-07-03 2016-08-02 Cirrus Logic, Inc. Systems and methods of element scrambling for compensation and calibration of analog-to-digital converter feedback
DE102014113922B4 (de) * 2014-09-25 2021-10-14 Apple Inc. Digital-zu-Analog-Wandler-Schaltungen, Sender und Verfahren zum Erzeugen eines Hochfrequenz-Sendesignals und Verfahren einer Digital-zu-Analog-Umwandlung
CN104410420A (zh) * 2014-11-09 2015-03-11 上海工程技术大学 一种多位量化积分三角模数调制器
US10103743B1 (en) * 2017-11-09 2018-10-16 Huawei Technologies Canada Co., Ltd. Analog-to-digital converter and control method thereof
US10298257B1 (en) * 2018-12-17 2019-05-21 Nxp Usa, Inc. SNDR improvement through optimal DAC element selection

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1359671A1 (en) * 2002-05-03 2003-11-05 Thomson Licensing S.A. Thermometer code digital to analog converter for audio signals
US20090040087A1 (en) * 2007-08-10 2009-02-12 Realtek Semiconductor Corp. Data weighted average circuit and dynamic element matching method
US20090296858A1 (en) * 2008-05-28 2009-12-03 Nozawa Mai Dem system, delta-sigma a/d converter, and receiver
CN101247126B (zh) * 2007-01-25 2010-06-02 晨星半导体股份有限公司 三角积分模拟转数字调制器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4636926B2 (ja) * 2005-04-22 2011-02-23 三洋電機株式会社 マルチビットδς変調型ｄａコンバータ
KR100845136B1 (ko) * 2006-08-30 2008-07-09 삼성전자주식회사 데이터 가중 평균화 기법을 적용한 멀티비트 데이터 변환기
US8022850B2 (en) * 2009-09-25 2011-09-20 Freescale Semiconductor, Inc. Multiple-bit, digital-to-analog converters and conversion methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1359671A1 (en) * 2002-05-03 2003-11-05 Thomson Licensing S.A. Thermometer code digital to analog converter for audio signals
CN101247126B (zh) * 2007-01-25 2010-06-02 晨星半导体股份有限公司 三角积分模拟转数字调制器
US20090040087A1 (en) * 2007-08-10 2009-02-12 Realtek Semiconductor Corp. Data weighted average circuit and dynamic element matching method
US20090296858A1 (en) * 2008-05-28 2009-12-03 Nozawa Mai Dem system, delta-sigma a/d converter, and receiver

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