JP6375119B2 - アナログ−デジタル変換器のための低電力量子化器 - Google Patents

Description

本発明は、一般的にはアナログ−デジタル変換器に関する。より具体的には、本発明は、アナログ−デジタル変換器内に実装するための低電力消費量子化器に関する。

アナログ−デジタル変換器（ＡＤＣ）およびデジタル−アナログ変換器（ＤＡＣ）において、デルタシグマ変調技法が使用されることが多い。デルタシグマ変換器は、高い分解能結果で広範囲の周波数にわたって信号を変換することができる。それらは、アナログ信号比較に使用されるビット数が低減されることによって、線形挙動および相対的に容易な実施態様を提供することができる。加えて、デルタシグマＡＤＣは、入力信号によって求められる変換器の理想的な出力値と量子化器によって提供される変換器の実際の出力との間の差である「量子化雑音」の周波数分布を高いレベルで制御して実装されることができる。アーキテクチャが相対的に単純であること、および、量子化雑音を制御することが可能であることによって、デルタシグマ変換器の実装は望ましい選択肢となっている。

以下の図面と併せて考察して詳細な説明および請求項を参照することで、より完全に本発明を理解することができる。これらの図面では全般にわたり同様の参照符号は類似の項目を示しており、図面は必ずしも原寸に比例して描かれてはいない。

一例の実施形態に応じた、連続時間（ＣＴ）シグマデルタアナログ−デジタル変換器（ＡＤＣ）の簡略ブロック図。 ＣＴシグマデルタＡＤＣ内に実装される場合がある従来技術の量子化器の簡略概略図。 ＣＴシグマデルタＡＤＣ内に実装される場合がある別の従来技術の量子化器の簡略概略図。 例示的な実施形態に応じた、量子化器の簡略概略図。 図４の量子化器内に実装される比較器の間の電力消費と雑音とのトレードオフを例示するグラフ図。 例示的な実施形態に応じた、量子化器に関連して利用されてもよい基準電圧を例示するグラフ図。 例示的な実施形態に応じた、ＣＴシグマデルタＡＤＣを含むデバイスの簡略概略図。 例示的な実施形態に応じた、アナログ−デジタル変換を実行するための方法を示すフローチャート。

連続時間（ＣＴ）シグマデルタアナログ−デジタル変換器（ＡＤＣ）は一般的に、入力信号を受信するループフィルタと、ループフィルタの出力をデジタル表現に変換する量子化器とを含む。今日のＣＴシグマデルタＡＤＣは一般的に、量子化器の出力がマルチレベル信号であるマルチビット設計を使用している。マルチビット実施態様は、変換器の雑音整形能力および線形性の改善を提供し、概して、ループフィルタのアナログ構成要素の線形性およびスルーレート要件を低減する。それゆえ、マルチビットトポロジは非常に望ましい。マルチビット量子化器の欠点は、ＣＴシグマデルタＡＤＣによって消費される総電力の相当部分を消費することである。実際、マルチビット量子化器ソリューションにおいて、量子化器の電力消費はビットが追加されるごとに、そのような量子化器においては各追加ビットが比較器の数を２倍にすることを必要とするため、２倍になる。

電力消費を低減した電子デバイスが継続的に必要とされている。加えて、電子デバイスはますますデジタル領域において処理を実行する傾向にある。従って、マルチビット量子化器設計を組み込んだＣＴシグマデルタＡＤＣのような、高分解能、低電力、かつ安価なＡＤＣがますます必要とされている。

本明細書に記載の実施形態は、低電力量子化器、当該量子化器を内部に実装したＣＴシグマデルタＡＤＣ、および、当該量子化器を使用してアナログ−デジタル変換を実行する方法を含む。量子化器および／または当該量子化器を含むＣＴシグマデルタＡＤＣは、たとえば、ワイヤレスデバイス（送信機および受信機を含む）、コンピュータ通信システム、レーダ、フラッシュＡＤＣ設計、または任意の他の高集積電気回路のような、さまざまなデバイス内に実装されてもよい。

図１は、一例の実施形態に応じた、連続時間（ＣＴ）シグマデルタアナログ−デジタル変換器（ＡＤＣ）２０の簡略ブロック図を示す。概して、ＣＴシグマデルタＡＤＣ２０は、入力ノード２６において受信されるアナログ入力信号２４、Ｖ_ＩＮを導体２８上の負フィードバック信号と加算し、加算結果を導体３０を介して線形ループフィルタ３２の入力に与える加算要素２２を含む。ループフィルタ３２の出力３４は、マルチビット量子化器３８の入力３６に選択的に結合される。

量子化器３８は、ループフィルタ３２からフィルタリングされた入力信号４０、Ｖ_Ｑ−ＩＮを受信し、入力信号４０はアナログ入力信号２４を表す。量子化器３８は続いてアナログ入力信号４０を一連のデジタルサンプル４２、Ｖ_{ＯＵＴ−Ｄ}（すなわち、量子化された離散的なマルチビット出力）に変換し、出力ノード４４においてデジタルサンプル４２を提供する。デジタルサンプル４２は、クロック４５によって提供されるクロック信号の周波数によって決定されるサンプルレートにおいて生成される。一連のデジタルサンプル４２は、さまざまなサンプリング時刻における入力信号２４の振幅を表す。デジタルサンプル４２の出力ビット数は、少なくとも部分的に所望の分解能に応じた任意の数であることができる。

例示的な構成において、クロック信号の周波数は、約２００〜約４００メガヘルツの範囲内（たとえば、３２０ＭＨｚ）であってもよいが、より高いまたはより低いクロック周波数もまた使用されてもよい。このクロック信号の周波数の結果として、量子化器３８の出力においてオーバーサンプリングされた一連のデジタルサンプルが生成され、サンプリングレートがより遅い場合よりも広い帯域にわたって量子化雑音が拡散される。実施形態はより速いまたはより遅い量子化器にも組み込まれてもよいため、例示的なクロック周波数は本発明の主題の適用を前述のクロック周波数において動作する量子化器に限定するようには意図されていない。

量子化器３８の出力は、動的要素整合（ＤＥＭ）回路５０の入力（たとえば、導体（複数の場合もあり）５１を介して搬送される）に与えられてもよい。ＤＥＭ回路５０に使用されてもよいいくつかの周知のＤＥＭ回路トポロジがあり、これらのＤＥＭ回路トポロジは、フィードバックデジタル−アナログ変換器（ＤＡＣ）５２のフィードバック要素間の不整合の影響を除去するように機能する。ＤＥＭ回路５０の出力導体（複数の場合もあり）５４はＤＡＣ５２の入力に結合されており、当該ＤＡＣの出力は、導体２８上に上述の負フィードバック信号を生成する。

図２は、図１に提示されている例示的なＣＴシグマデルタＡＤＣ２０のようなＣＴシグマデルタＡＤＣ内に実装される場合がある従来技術の量子化器６０の簡略概略図を示す。従来技術の量子化器６０は、本明細書においては、本発明の実施形態によって克服することができる従来技術の量子化器設計において発生する場合がある問題を示すために与えられている。

この例において、従来技術の量子化器６０は、出力においてデジタル値６６、Ｖ_{ＯＵＴ−Ｄ}に変換するために、正アナログ入力信号６２、Ｖ_ＩＮ−Ｐおよび負入力信号６４、Ｖ_ＩＮ−Ｎを入力において受信するように構成されている差動回路である。量子化器６０は、少なくとも１つの電圧基準ネットワーク６８、７０と、整合比較器７２のセットとを含む。この例において、電圧基準ネットワーク６８、７０は、抵抗ラダーネットワーク（すなわち、一連の整合抵抗器）である。そのため、電圧基準ネットワークを、以下において抵抗ラダーネットワーク６８、７０と称する。しかしながら、たとえば、容量基準ネットワークのような他の電圧基準ネットワーク設計が実装されてもよいことを当業者は認識しよう。概して、動作中、正基準電圧７４および負基準電圧７６が電圧基準ネットワーク６８、７０の一連の整合抵抗器にわたって落とされ、一方で入力信号６２、６４は変動する。この変動に基づいて、変動する数の比較器７２が所与の期間にわたってオン／オフにされる。

比較器７２の各々は、２つの主要な要素、すなわち、比較器７２において受信される入力信号６２、６４を増幅するように構成されている前置増幅器段７８とラッチ段８０とを含む。従来技術の量子化器６０は、例示を目的として、６つの比較器７２、ならびにそれらの関連する前置増幅器段７８およびラッチ段８０を有して示されている。量子化器６０が、前置増幅器段７８の間に置かれている垂直破線によって表されているように、６つよりも多いまたは少ない比較器７２を含んでもよいことは容易に理解されるはずである。この従来技術の実施形態において、前置増幅器段７８は差分入力を有し、それによって、前置増幅器段７８の正出力８２および負出力８４は、正基準電圧８６および負基準電圧８８と入力信号６２、６４との間の差に比例する。

比較器７２の各々のラッチ段８０はラッチ機能を提供し、それによって、所定のレベルを上回るすべての前置増幅器出力８２、８４がラッチ段８０の出力９０、９２においてデジタル「１」を生成する。ラッチ段８０の出力９０、９２からの出力信号はデジタルエンコーダ９４において符号化されて、デジタル値６６、すなわち、一連のデジタルサンプルが生成される。ラッチ段８０はクロック制御される、すなわち、外部クロック、たとえば、クロック４５（図１）によって命令されたときにのみラッチ機能を実行する。これによって、量子化器６０の出力、すなわち、デジタル値６６がクロック周波数においてサンプリングされたデータストリームであることが保証される。

比較器７２の各々の前置増幅器段７８は高い利得を有する。高い利得およびラッチを組み合わせることによって、比較器７２の出力をデジタル「１」にするためには、前置増幅器段７８に対する入力信号６２、６４は、基準電圧８６、８８を非常に小さい量だけ上回りさえすればよいことが保証される。加えて、前置増幅器段７８は一般的に、小さい開ループ利得で非常に高い帯域幅を有する。従って、比較器７２のセット内に複数の前置増幅器段７８を使用することによって、信号対雑音比（ＳＮＲ）および信号対雑音＋歪み比（ＳＮＤＲ）性能要件が満たされ得る。しかしながら、不都合なことに、前置増幅器段７８は、非常に高速の量子化器（たとえば、３２０ＮＨｚ）において消費される電力の大部分である静的電力（すなわち、電源から絶えず消費されている一定の電力）を消費する。この高い電力消費は、２つ以上の量子化器を含むシステムおよびデバイスにおいては悪化する可能性がある。さらに、前置増幅器ベースの比較器には、トランジスタが飽和したままであるのに十分な電圧を有せず、入力電圧が増大するにつれて緩やかに３極管領域に入り、それによって結果として上側および下側電圧範囲において信号が歪むことになる、電圧ヘッドルーム問題が生じる可能性がある。

図３は、図１に提示されている例示的なＣＴシグマデルタＡＤＣ２０のようなＣＴシグマデルタＡＤＣ内に実装される場合がある別の従来技術の量子化器１００の簡略概略図を示す。ここでも、従来技術の量子化器１００は、本明細書においては、本発明の実施形態によって克服することができる他の従来技術の量子化器設計において発生する場合がある問題を示すために与えられている。従来技術の量子化器１００は、比較器１０２のセットが、比較器７２（図２）内に含まれている前置増幅器段７８（図２）の代わりにスイッチドキャパシタ段１０４を含む点において、量子化器６０（図２）と異なっている。

スイッチドキャパシタ段１０４は、電力消費の節約が必要とされる量子化器において使用されることがある回路要素である。特に、従来技術の量子化器１００のようなスイッチドキャパシタベースの量子化器は、静的電流を消費しない。スイッチドキャパシタ段１０４の電力消費の低減は、システム全体の電力消費を低減するのに有効である。しかしながら、不都合なことに、スイッチドキャパシタ段１０４の電力消費の低減と性能とは、トレードオフの関係にある。すなわち、スイッチドキャパシタベースの比較器１０２には、より高いキックバックノイズ、クロックフィードスルー、および電荷注入の問題がある。

キックバックノイズは、出力から入力に戻って結合されるスイッチングノイズである。量子化器１００の場合、ラッチ８０の出力が変化するときはいつでも、この出力が入力に戻って結合する可能性があり、これは入力を著しく擾乱する可能性がある。クロックフィードスルーとは、クロック入力が、スイッチドキャパシタベースの回路内でスイッチとして使用されている伝送ゲートに与えられるときはいつでも、クロック入力が出力に結合されてしまう状態を指す。電荷注入とは、トランジスタスイッチがその状態をＯＮからＯＦＦへ、またはその逆に変更するときはいつでも、トランジスタのチャネル内に存在する電荷がソースおよびドレインに向かって引き込まれる状態を指す。従って、スイッチドキャパシタベースの比較器１０２は電力消費要件を満たすが、それらは、前置増幅器ベースの比較器（たとえば、図２の比較器７２）ほどには正確ではない。従って、スイッチドキャパシタベースの比較器１０２を採用する量子化器は、厳密なＳＮＲおよびＳＮＤＲ性能要件を満たさない場合がある。

ここで図４を参照すると、図４は、例示的な実施形態に応じた、（たとえば、図１に提示されているＣＴシグマデルタＡＤＣ２０のような）ＣＴシグマデルタＡＤＣ内に実装される場合がある量子化器１１０の簡略概略図を示す。量子化器１１０は、従来技術の高精度量子化器設計と比較して電力消費の節約を達成しながら、ＳＮＲおよびＳＮＤＲ性能要件を満たすシステムをもたらすために、前置増幅器ベースの比較器およびスイッチドキャパシタベースの比較器の最適化された使用を組み込む。

量子化器１１０は、出力においてデジタル値１１６、Ｖ_{ＯＵＴ−Ｄ}に変換するために、アナログ入力信号１１２、Ｖ_ＩＮ−Ｐおよび１１４、Ｖ_ＩＮ−Ｎを入力において受信するように構成されている差動回路である。量子化器１１０は、少なくとも１つの電圧基準ネットワーク１１８、１２０と、比較器１２２のセットとを含む。ここでも、電圧基準ネットワーク１１８、１２０は、抵抗ラダーネットワークによって表されている。従って、要素１１８および１２０を、以下において抵抗ラダーネットワーク１１８および１２０と称する。しかしながら、本明細書において、たとえば、キャパシタ・ラダー・ネットワークのような他の電圧基準ネットワーク設計が実装されてもよいことを当業者は認識しよう。動作中、複数の正基準電圧１３２および負基準電圧１３４を生成するために、電圧源１２８によって提供される入力正基準電圧１２４および入力負基準電圧１２６が抵抗ラダーネットワーク１１８、１２０の一連の整合抵抗器１３０にわたって落とされる。さまざまな基準電圧１３２、１３４と比較した入力信号１１２、１１４の変動に基づいて、変動する数の比較器１２２が所与の期間にわたってオン／オフにされる。「整合」という用語は、本明細書においては、グループの各要素が概して同一である状態を指す。

いくつかの従来技術の量子化器内に使用される前置増幅器ベースの比較器（図２に関連して説明した）とは対照的に、また、他の従来技術の量子化器内に使用されるスイッチドキャパシタベースの比較器（図３に関連して説明した）とは対照的に、比較器１２２のセットは、サブグループまたはサブセットにさらに分割される。特に、比較器１２２のセットは、第１の比較器サブセット１３６、第２の比較器サブセット１３８、および第３の比較器サブセット１４０を含む。本明細書において使用される「第１の」、「第２の」、「第３の」などという用語は、数えられる一連の要素の中での要素の順序付けまたは優先順位付けを指すものではない。そうではなく、「第１の」、「第２の」、「第３の」などという用語は、説明を明瞭にするために、特定の要素、または要素のグループを互いから区別するために使用されている。

第１のサブセット１３６の各比較器１２２は、第１のスイッチドキャパシタ段１４２と、その関連する第１のスイッチドキャパシタ段１４２の出力１４６、１４８に結合されている第１のラッチ段１４４とを含む。第２のサブセット１３８の各比較器１２２は、前置増幅器段１５０と、その関連する前置増幅器段１５０の出力１５４、１５６に結合されている第２のラッチ段１５２とを含む。そして、第３のサブセット１４０の各比較器１２２は、第２のスイッチドキャパシタ段１５８と、その関連する第２のスイッチドキャパシタ段１５８の出力１６２、１６４に結合されている第３のラッチ段１６０とを含む。

一実施形態において、第１のスイッチドキャパシタ段１４２および第２のスイッチドキャパシタ段１５８は整合されている（すなわち、概して同一である）回路要素である。同様に、第１のラッチ段１４４、第２のラッチ段１５２、および第３のラッチ段１６０は整合されている（すなわち、概して同一である）。量子化器１１０は、例示を目的として６つの比較器１２２を有して示されている。他の実施形態において、量子化器１１０は、ビット数、ＳＮＲ／ＳＮＤＲ、および電力消費要件に応じて、（第１のサブセット１３６と第２のサブセット１３８との間、および、第２のサブセット１３８と第３のサブセット１４０との間に置かれている垂直破線によって表されているように）６つよりも多いまたは少ない比較器１２２を含んでもよい。

この実施形態において、第１のスイッチドキャパシタ段１４２、前置増幅器段１５０、および第２のスイッチドキャパシタ段１５８の各々は差動入力を有する。それゆえ、各第１のスイッチドキャパシタ段１４２の第１の正出力信号１６６および負出力信号１６８は、それらのそれぞれの正基準電圧１３２および負基準電圧１３４と入力信号１１２、１１４との間の差に比例する。同様に、各前置増幅器段１５０の第２の正出力信号１７０および負出力信号１７２は、それらのそれぞれの正基準電圧１３２および負基準電圧１３４と入力信号１１２、１１４との間の差に比例する。さらに、各第２のスイッチドキャパシタ段１５８の第３の正出力信号１７４および負出力信号１７６は、それらのそれぞれの正基準入力１３２および負基準入力１３４と入力信号１１２、１１４との間の差に比例する。

第１のサブセット１３６の比較器１２２の各々の第１のラッチ段１４４は、第１のスイッチドキャパシタ段１４２の出力１４６、１４８からの第１の出力信号１６６、１６８に対してラッチ動作を実行するように構成されている。第２のサブセット１３８の比較器１２２の各々の第２のラッチ段１５２も、前置増幅器段１５０の出力１５４、１５６からの第２の出力信号１７０、１７２に対してラッチ動作を実行するように構成されている。加えて、第３のサブセット１４０の比較器１２２の各々の第３のラッチ段１６０は、第２のスイッチドキャパシタ段１５８の出力１６２、１６４からの第３の出力信号１７４、１７６に対してラッチ動作を実行するように構成されている。ラッチ機能に応じて、所定のレベルを上回る出力信号１６６、１６８、１７０、１７２、１７４、および１７６のすべてがそれぞれ、それらの関連する第１のラッチ段１４４、第２のラッチ段１５２、および第３のラッチ段１６０のラッチ出力１７８、１８０においてデジタル「１」を生成する。ラッチラッチ１４４、１５２、および１６０のラッチ出力１７８、１８０における出力信号は、デジタルエンコーダ１８２において符号化されて、デジタル値１１６、すなわち、並列または直列の一連のマルチビット・デジタル・サンプルが生成される。

図５は、量子化器、たとえば、量子化器１１０（図４）内に実装される前置増幅器ベースの比較器とスイッチドキャパシタベースの比較器との組み合わせの間の電力消費と雑音とのトレードオフを例示するグラフ１９０を示す。特に、グラフ１９０の水平軸は、左から右へと増大する電力消費１９２を示す。グラフ１９０の垂直軸は、０〜Ｎ個の比較器へと垂直に増大する比較器の数量１９４を表す。この例において、Ｎ＝２^ｎであり、比較器の数量１９４は「ｎ」ビット量子化器について求められる。グラフ１９０の垂直軸は、雑音の測度、より詳細には、６０デシベル（６０ｄＢ）から８０デシベル（８０ｄＢ）まで垂直に増大する信号対雑音＋歪み比（ＳＮＤＲ）１９６をも表す。文字「Ｊ」は、精度がより高く、電力消費がより高い前置増幅器ベースの比較器（たとえば、図４に示すサブセット１３８内の比較器１２２）を表す。それに対して、文字「Ｋ」は、精度がより低く、電力消費がより低いスイッチドキャパシタベースの比較器（たとえば、図４に示すサブセット１３６および１４０内の比較器１２２）を表す。ＳＮＤＲ要件は６０〜８０ｄＢには限定されないことは理解されたい。むしろ、ＳＮＤＲ要件は、特定の設計要件に応じてより高くすることができる。

概して、グラフ１９０は、所定の数量１９４、Ｎ個の比較器を有する量子化器１１０（図４）において、精度がより高く、電力消費がより高い前置増幅器ベースの比較器（Ｊ）の数量が０個からＮ個へと増大し、精度がより低く、電力消費がより低いスイッチドキャパシタベースの比較器（Ｋ）の数量が対応してＮ個から０個へと低減するにつれて、ＳＮＤＲ１９６は好都合に増大することを明らかにしている。しかしながら、電力消費１９２も増大する。逆に、グラフ１９０は、精度がより低く、電力消費がより低いスイッチドキャパシタベースの比較器（Ｋ）の数量が０個からＮ個へと増大し、精度がより高く、電力消費がより高い前置増幅器ベースの比較器（Ｊ）の数量が対応してＮ個から０個へと低減すると、電力消費１９２は低減することを明らかにしている。しかしながら、ＳＮＤＲ１９６も低減する。実施形態は、所望のＳＮＤＲ１９６を達成し電力消費１９６を最適化するために、精度がより高く、電力消費がより高い前置増幅器ベースの比較器（Ｊ）および精度がより低く、電力消費がより低いスイッチドキャパシタベースの比較器（Ｋ）の最適化された構成をもたらす。

図６は、例示的な実施形態に応じた、量子化器、たとえば、量子化器１１０（図４）に関連して利用されてもよい基準電圧２０２を例示するグラフ２００を示す。グラフ２００は、抵抗ラダーネットワーク１１８（図４）に関連して説明する。しかしながら、以下の説明は抵抗ラダーネットワーク１２０にも等しく当てはまる。複数の基準電圧１３２を生成するために、電圧源１２８（図４）によって提供される入力基準電圧１２４（図４）が一連の抵抗器１３０（図４）にわたって落とされる。この例において、１６の基準電圧１３２、すなわち、１６の異なる電圧レベル（グラフ２００においてＶ_８〜−Ｖ_８によって表されている）が生成される。各別個の基準電圧１３２は比較器１２２（図４）のうちのその対応するものに入力される。

この例においては、基準電圧１３２は、約０ボルトである中間点を中心としている。すなわち、均等な量の基準電圧１３２が０ボルト２０４に対応する中央線２０２の上にあり、均等な量の基準電圧１３２が中央線２０２の下にある。基準電圧１３２の第１のセット２０６は、入力信号１１２、Ｖ_ＩＮ−Ｐの上側電圧範囲２０８に対応する。基準電圧１３２の第２のセット２１０は入力信号１１２の中間電圧範囲２１２に対応し、基準電圧１３２の第３のセット２１４は入力信号１１２の下側電圧範囲２１６に対応する。基準電圧１３２は０ボルトに対応する中央線を中心としているが、基準電圧１３２は０ボルトを中心とする必要はなく、代わりに、量子化器の特定の設計要件によって決定される任意の電圧範囲の中央線を中心とし得ることは理解されたい。

一実施形態において、中間電圧範囲２１２はほぼ０ボルト２０４を中心とし、上側電圧範囲２０８は中間電圧範囲２０６内に含まれるアナログ電圧値よりも大きいアナログ電圧値を含み、下側電圧範囲２１６は中間電圧範囲２０６内に含まれるアナログ電圧値よりも小さいアナログ電圧値を含む。従って、基準電圧１３２の第２のセット２１０はほぼ０マーク２０２を中心として、基準電圧１３２の第１のセット２０６は上にある、すなわち、第２のセット２１０よりも大きく、基準電圧１３２の第３のセット２１４は下にある、すなわち、第２のセット２１０よりも小さい。

フィードスルーは量子化器における重大なエラー源になる可能性がある。入力信号、たとえば、入力信号１１２の電圧基準ネットワークに対する容量性フィードスルーによって、電圧基準ネットワークの各タップまたはノードにおける基準電圧がその公称ＤＣ値から大きく変化させられ、変換器性能が劣化する可能性がある。概して、基準電圧１３２を生成するのに使用される抵抗ラダーネットワーク１１８（図４）のような電圧基準ネットワークは、ラダーの中央において最高のフィードスルーを有し、ラダーの下側および上側部分において最低のフィードスルーを有する。すなわち、上側電圧範囲２０８および下側電圧範囲２１６に対応する抵抗ラダーネットワーク１１８（図４）のノード２１８（図４も参照のこと）におけるアナログ入力信号１１２のフィードスルーは、適切な減結合に起因してごくわずかである。しかしながら、中間電圧範囲２１２に対応するノード２１８においてアナログ入力信号１１２の最大のフィードスルーが発生することになる。それゆえ、ＳＮＤＲ１９６（図５）の降下のほとんどはネットワークの中間範囲のために、すなわち、アナログ入力信号１１２の中間電圧範囲２１２に対応する基準電圧の第２のセット２１０において発生する。

従って、量子化器１１０は、精度のより高い前置増幅器段１５０を有する比較器１２２（図４）の第２のサブセット１３８（図４）が、入力信号１１２を、中間電圧範囲２１２に関連付けられる基準電圧１３２の第２のセット２１０と比較するように構成されるように最適化される。加えて、量子化器１１０は、電力消費のより低い第１のスイッチドキャパシタ段１４２を有する比較器１２２の第１のサブセット１３６（図４）が、入力信号１１２を、上側電圧範囲２０８に関連付けられる基準電圧１３２の第１のセット２０６と比較するように構成されるように最適化される。同様に、電力消費のより低い第２のスイッチドキャパシタ段１５８を有する比較器１２２の第３のサブセット１４０（図４）が、入力信号１１２を、下側電圧範囲２１６に関連付けられる基準電圧の第３のセット２１４と比較するように構成される。

前置増幅器ベースの比較器のみを有する従来技術の量子化器に対して、および、スイッチドキャパシタベースの比較器のみを有する従来技術の量子化器に対して、この最適化された構成の量子化器１１０（図４）は、電力消費を最小限に抑えながら厳密なＳＮＲおよびＳＮＤＲ要件を満たすことができる。

図７は、例示的な実施形態に応じた、ＣＴシグマデルタＡＤＣ２２２を含むデバイス２２０の簡略概略図を示す。ＣＴシグマデルタＡＤＣ２２２は、上述のＣＴシグマデルタＡＤＣ２０（図１）のアーキテクチャと同様であってもよい。そのため、ＣＴシグマデルタＡＤＣ２２２は、ループフィルタ３２と、クロック４５と、ＤＥＭ回路５０と、ＤＡＣ５２とを含んでもよい。従って、ＣＴシグマデルタＡＤＣ２２２のさまざまな構成要素はここでは簡潔にするために反復されない。

ＣＴシグマデルタＡＤＣ２２２は量子化器１１０を含む。従って、量子化器１１０の構成要素はここでは簡潔にするために反復されない。一実施形態において、量子化器１１０は二次４ビット量子化器（２^４）を含む。そのため、ＣＴシグマデルタＡＤＣ２２２は、合計１６個の比較器１２２を有する量子化器１１０を含む。量子化器１１０のアーキテクチャは、６個（１．．．．６）の比較器１２２、すなわち、第１のサブセット１３６内の第１のスイッチドキャパシタ段１４２を有する、４個の比較器１２２、すなわち、第２のサブセット１３８内の前置増幅器段１５０を有する、および、６個（１．．．．６）の比較器１２２、すなわち、第３のサブセット１４０内の第２のスイッチドキャパシタ段１５８を有する、をもたらす。上側電圧範囲２０８および下側電圧範囲２１６（図６）の各々にある６個のスイッチドベースの比較器と、中間電圧範囲２１２にある４個の前置増幅器ベースの比較器とを含む量子化器１１０の二次４ビット構成は、量子化器１１０の電力消費と達成されるＳＮＲ／ＳＮＤＲとの間の合理的な妥協案を表す。他の実施形態において、第２のサブセット１３８は、総数の４分の１よりも多いまたは少ない比較器１２２を含んでもよく、それに応じて、第１のサブセット１３６および第３のサブセット１４０は、総数の４分の３よりも少ないまたは多い比較器１２２を有してもよい。加えて、他の実施形態において、第１のサブセット１３６および第３のサブセット１４０内の比較器１２２の数は等しくなくてもよい。

本発明の１つ以上の実施形態において、１６個の比較器を使用し、従って量子化レベルが１６ビットである二次フィードバック型構造を実装する一例の構成が説明された。しかしながら、デルタシグマ変調回路は、スイッチドキャパシタベースの比較器と前置増幅器ベースの比較器都の適切な組合せを有する低電力消費高精度量子化器には限定されない。それゆえ、ループフィルタの構造（フィードフォワード型、フィードバック型、またはカスケード型）、伝送特性（ローパス型、またはバンドパス型）、フィルタの次数、または量子化レベルに関係なく、任意のシステムが採用されてもよい。

図８は、例示的な実施形態に応じた、アナログ−デジタル変換を実行する方法２２４を示すフローチャートを示す。図８に示すさまざまな方法ステップは上記でより詳細に説明されたため、下記の説明は方法の要約とみなされるべきであり、上述したさまざまな実施形態の詳細が図８の方法ステップの説明に適用される。

方法は、ブロック２２６において、入力信号（たとえば、入力信号１１２、１１４、図４）が量子化器内の比較器のセットの各々（たとえば、第１の比較器サブセット１３６、第２の比較器サブセット１３８、および第３の比較器サブセット１４０を含む量子化器１１０の比較器１２２、図４）において受信されると開始する。ブロック２２８において、複数の基準電圧が抵抗ラダーネットワークを介して比較器に提供される（たとえば、抵抗ラダーネットワーク１１８、１２０によって提供される基準電圧１３２、１３４、図４）。

ブロック２３０において、量子化器を含むＡＤＣ（たとえば、量子化器１１０を含むＣＴシグマデルタＡＤＣ２２、量子化器１１０はスイッチドキャパシタベースの比較器１２２の第１のサブセット１３６および第３のサブセット１４０、ならびに、前置増幅器ベースの比較器１２２の第２のサブセット１３８を含む、図４および図７）を使用して入力信号が一連のデジタルサンプルに変換される。ブロック２３２において、一連のデジタルサンプルが量子化器から出力される（たとえば、エンコーダ１８２から出力されるデジタル値１１６、Ｖ_{ＯＵＴ−Ｄ}、図４）。一実施形態に応じて、方法は連続して実行されてもよく、他の実施形態において、方法は選択的に無効にされてもよい。

図８に示すプロセスブロックのうちの特定のものは互いに並行して、または他のプロセスの実行とともに実行されてもよいことは理解されたい。加えて、図８に示すプロセスブロック特定の順序は、実質的に同じ結果を達成しながら変更されてもよいことは理解されたい。従って、そのような変更は本発明の主題の範囲内に含まれるように意図されている。加えて、上記で図４〜図７に関連して特定のシステム構成が説明されたが、実施形態は他のアーキテクチャを有するシステムにおいても実装されてもよい。これらのおよび他の変形形態は本発明の主題の範囲内に含まれるように意図されている。

このように、量子化器、アナログ−デジタル変換器、およびそれらの動作方法のさまざまな実施形態が説明された。量子化器の一実施形態は、複数の基準電圧を生成するように構成されている電圧基準ネットワークと、電圧基準ネットワークと結合されている比較器のセットとを備える。比較器の各々は、入力信号を受信し、一連のデジタルサンプルを生成するように構成されている。比較器のセットは、第１の比較器サブセットであって、当該第１のサブセットの各比較器は第１のスイッチドキャパシタ段を含む、第１の比較器サブセットと、第２の比較器サブセットであって、当該第２のサブセットの各比較器は前置増幅器段を含む、第２の比較器サブセットと、第３の比較器サブセットであって、当該第３のサブセットの各比較器は第２のスイッチドキャパシタ段を含む、第３の比較器サブセットとを含む。

アナログ−デジタル変換（ＡＤＣ）の一実施形態は、ＡＤＣの入力信号を受信するための入力を有し、入力信号からフィルタリングされた入力信号を生成するアナログ・ループ・フィルタと、ループフィルタの出力に結合されている入力を有する量子化器とを備え、量子化器は、ループフィルタからのフィルタリングされた入力信号を量子化して一連のデジタルサンプルを生成する。量子化器は、複数の基準電圧を生成するように構成されている電圧基準ネットワークと、電圧基準ネットワークと結合されている比較器のセットとを含み、比較器の各々はフィルタリングされた入力信号を受信するように構成されている。比較器のセットは、第１の比較器サブセット、第２の比較器サブセット、および第３の比較器サブセットを備える。第１のサブセットの各比較器は、第１のスイッチドキャパシタ段と、第１のスイッチドキャパシタ段の第１の出力に結合されている第１のラッチ段とを含む。第２のサブセットの各比較器は、前置増幅器段と、前置増幅器段の第２の出力に結合されている第２のラッチ段とを含む。第３のサブセットの各比較器は、第２のスイッチドキャパシタ段と、第２のスイッチドキャパシタ段の第３の出力に結合されている第３のラッチ段とを含む。

アナログ−デジタル変換器（ＡＤＣ）を使用してアナログ−デジタル変換を実行する方法の一実施形態も開示され、ＡＤＣは量子化器を備え、当該量子化器は電圧基準ネットワークと、当該電圧基準ネットワークに結合されている比較器のセットとを備え、比較器のセットは第１の比較器サブセット、第２の比較器サブセット、および第３の比較器サブセットを含み、第１のサブセットの各比較器は第１のスイッチドキャパシタ段を含み、第２のサブセットの各比較器は前置増幅器段を含み、第２のサブセットの各比較器は第２のスイッチドキャパシタ段を含み、当該方法は、比較器の各々において入力信号を受信するステップと、複数の基準電圧を電圧基準ネットワークを介して比較器に提供するステップとを含み、基準電圧の各々１つは比較器の各々１つに関連付けられている。方法は、ＡＤＣを使用して入力信号を一連のデジタルサンプルに変換するステップをさらに含む。変換動作は、第１のサブセットの各比較器において、入力信号を基準電圧の第１のセットからの基準電圧のうちの１つと比較するステップを含み、基準電圧の第１のセットは入力信号の上側電圧範囲に対応する。変換動作は、第２のサブセットの各比較器において、入力信号を基準電圧の第２のセットからの基準電圧のうちの１つと比較するステップをさらに含み、基準電圧の第２のセットは入力信号の中間電圧範囲に対応する。そして、変換動作は、第３のサブセットの各比較器において、入力信号を基準電圧の第３のセットからの基準電圧のうちの１つと比較するステップをさらに含み、基準電圧の第３のセットは入力信号の下側電圧範囲に対応し、中間電圧範囲はほぼ０ボルトを中心とし、上側電圧範囲は中間電圧範囲よりも大きく、下側電圧範囲は中間電圧範囲よりも小さい。

本発明の主題の原理が特定のシステム、装置、および方法に関連して上記で説明されてきたが、この説明は例示のみを目的として為されており、本発明の主題の範囲に対する限定としてではないことは明瞭に理解されたい。本明細書において述べられ図面内に示されたさまざまな機能または処理ブロックは、ハードウェア、ファームウェア、ソフトウェアまたはそれらの任意の組み合わせにおいて実装されることができる。さらに、本明細書において採用されている表現または専門用語は説明を目的としており、限定ではない。

特定の実施形態の上記の記載は、他者が、現在の知識を適用することによって、一般的な概念から逸脱することなくさまざまな用途のためにそれを容易に改変および／または適合することができるように十分に本発明の主題の一般的性質を公開している。従って、このような適合および改変は開示されている実施形態の均等物の意図および範囲内にある。本発明の主題は、すべてのこのような代替形態、改変形態、均等物、および変形形態を、添付の特許請求の範囲の精神および広い範囲内に入るものとして包含する。

Claims (20)

1. 量子化器であって、
   複数の基準電圧を生成するように構成されている電圧基準ネットワークと、
   前記電圧基準ネットワークと結合されている比較器のセットであって、該比較器の各々は、入力信号を受信し、一連のデジタルサンプルを生成するように構成されている、比較器のセットとを備え、前記比較器のセットは、
   第１の比較器サブセットであって、該第１のサブセットの各比較器は、第１のスイッチドキャパシタ段と、該第１のスイッチドキャパシタ段の第１の出力に結合されている第１のラッチ段とを含む、第１の比較器サブセットと、
   第２の比較器サブセットであって、該第２のサブセットの各比較器は、前置増幅器段と、該前置増幅器段の第２の出力に結合されている第２のラッチ段とを含む、第２の比較器サブセットと、
   第３の比較器サブセットであって、該第３のサブセットの各比較器は、第２のスイッチドキャパシタ段と、該第２のスイッチドキャパシタ段の第３の出力に結合されている第３のラッチ段とを含む、第３の比較器サブセットとを備える、量子化器。
2. 前記第１の比較器サブセットは前記入力信号を基準電圧の第１のセットと比較するように構成されており、該基準電圧の第１のセットは前記入力信号の上側電圧範囲に対応し、
   前記第２の比較器サブセットは前記入力信号を基準電圧の第２のセットと比較するように構成されており、該基準電圧の第２のセットは前記入力信号の中間電圧範囲に対応し、
   前記第３の比較器サブセットは前記入力信号を基準電圧の第３のセットと比較するように構成されており、該基準電圧の第３のセットは前記入力信号の下側電圧範囲に対応する、請求項１に記載の量子化器。
3. 前記上側電圧範囲は前記中間電圧範囲よりも大きく、前記下側電圧範囲は前記中間電圧範囲よりも小さい、請求項２に記載の量子化器。
4. 前記中間電圧範囲はほぼ０ボルトを中心とする、請求項２に記載の量子化器。
5. 前記電圧基準ネットワークは一連の抵抗器を含み、
   前記量子化器は、基準電圧を前記電圧基準ネットワークに提供するための、前記電圧基準ネットワークに結合されている電圧源をさらに備え、前記基準電圧は、前記複数の基準電圧を生成するために前記一連の前記抵抗器にわたって落とされる、請求項１に記載の量子化器。
6. 前記複数の基準電圧はほぼ０ボルトを中心とする、請求項５に記載の量子化器。
7. 前記第１の比較器サブセットの各前記第１のラッチ段は、前記第１のスイッチドキャパシタ段の前記第１の出力からの第１の出力信号に対してラッチ動作を実行するように構成されており、
   前記第２の比較器サブセットの各前記第２のラッチ段は、前記前置増幅器段の前記第２の出力からの第２の出力信号に対して前記ラッチ動作を実行するように構成されており、
   前記第３の比較器サブセットの各前記第３のラッチ段は、前記第２のスイッチドキャパシタ段の前記第３の出力からの第３の出力信号に対して前記ラッチ動作を実行するように構成されている、請求項１に記載の量子化器。
8. 前記比較器のセットの各比較器は差動回路として構成されている、請求項１に記載の量子化器。
9. 前記量子化器は二次４ビット量子化器を含む、請求項１に記載の量子化器。
10. 前記二次４ビット量子化器の前記比較器のセットは１６個の比較器を含み、前記第１の比較器サブセットは前記１６個の比較器のうちの６個を含み、前記第２の比較器サブセットは前記１６個の比較器のうちの４個を含み、前記第３の比較器サブセットは前記１６個の比較器のうちの６個を含む、請求項９に記載の量子化器。
11. アナログ−デジタル変換（ＡＤＣ）であって、
    前記ＡＤＣの入力信号を受信するための入力を有し、前記入力信号からフィルタリングされた入力信号を生成するアナログ・ループ・フィルタと、
    前記ループフィルタの出力に結合されている入力を有する量子化器とを備え、該量子化器は、前記ループフィルタからの前記フィルタリングされた入力信号を量子化して一連のデジタルサンプルを生成し、該量子化器は、
    複数の基準電圧を生成するように構成されている電圧基準ネットワークと、
    前記電圧基準ネットワークと結合されている比較器のセットであって、該比較器の各々は前記フィルタリングされた入力信号を受信するように構成されている、比較器のセットとを備え、該比較器のセットは、第１の比較器サブセット、第２の比較器サブセット、および第３の比較器サブセットを備え、前記第１のサブセットの各比較器は、第１のスイッチドキャパシタ段と、該第１のスイッチドキャパシタ段の第１の出力に結合されている第１のラッチ段とを含み、前記第２のサブセットの各比較器は、前置増幅器段と、該前置増幅器段の第２の出力に結合されている第２のラッチ段とを含み、前記第３のサブセットの各比較器は、第２のスイッチドキャパシタ段と、該第２のスイッチドキャパシタ段の第３の出力に結合されている第３のラッチ段とを含む、ＡＤＣ。
12. 前記ＡＤＣは連続時間シグマデルタＡＤＣを備える、請求項１１に記載のＡＤＣ。
13. 前記第１の比較器サブセットは前記フィルタリングされた入力信号を基準電圧の第１のセットと比較するように構成されており、該基準電圧の第１のセットは前記フィルタリングされた入力信号の上側電圧範囲に対応し、
    前記第２の比較器サブセットは前記フィルタリングされた入力信号を基準電圧の第２のセットと比較するように構成されており、該基準電圧の第２のセットは前記フィルタリングされた入力信号の中間電圧範囲に対応し、
    前記第３の比較器サブセットは前記フィルタリングされた入力信号を基準電圧の第３のセットと比較するように構成されており、該基準電圧の第３のセットは前記フィルタリングされた入力信号の下側電圧範囲に対応する、請求項１１に記載のＡＤＣ。
14. 前記上側電圧範囲は前記中間電圧範囲よりも大きく、前記下側電圧範囲は前記中間電圧範囲よりも小さい、請求項１３に記載のＡＤＣ。
15. 前記電圧基準ネットワークは一連の抵抗器を含み、
    前記量子化器は、基準電圧を前記電圧基準ネットワークに提供するための、前記電圧基準ネットワークに結合されている電圧源をさらに備え、前記基準電圧は、前記複数の基準電圧を生成するために前記一連の前記抵抗器にわたって落とされる、請求項１１に記載のＡＤＣ。
16. 前記複数の基準電圧はほぼ０ボルトを中心とする、請求項１５に記載のＡＤＣ。
17. 前記第１の比較器サブセットの各前記第１のラッチ段は、前記第１のスイッチドキャパシタ段の前記第１の出力からの第１の出力信号に対してラッチ動作を実行するように構成されており、
    前記第２の比較器サブセットの各前記第２のラッチ段は、前記前置増幅器段の前記第２の出力からの第２の出力信号に対して前記ラッチ動作を実行するように構成されており、
    前記第３の比較器サブセットの各前記第３のラッチ段は、前記第２のスイッチドキャパシタ段の前記第３の出力からの第３の出力信号に対して前記ラッチ動作を実行するように構成されている、請求項１１に記載のＡＤＣ。
18. 前記量子化器は二次４ビット量子化器を含み、該二次４ビット量子化器の前記比較器のセットは１６個の比較器を含み、前記第１の比較器サブセットは前記１６個の比較器のうちの６個を含み、前記第２の比較器サブセットは前記１６個の比較器のうちの４個を含み、前記第３の比較器サブセットは前記１６個の比較器のうちの６個を含む、請求項１１に記載のＡＤＣ。
19. アナログ−デジタル変換器（ＡＤＣ）を使用してアナログ−デジタル変換を実行する方法であって、前記ＡＤＣは量子化器を備え、該量子化器は電圧基準ネットワークと、該電圧基準ネットワークに結合されている比較器のセットとを備え、該方法は、
    前記比較器の各々において入力信号を受信するステップであって、前記比較器のセットは第１の比較器サブセット、第２の比較器サブセット、および第３の比較器サブセットを含み、前記第１のサブセットの各比較器は、第１のスイッチドキャパシタ段と、該第１のスイッチドキャパシタ段の第１の出力に結合されている第１のラッチ段とを含み、前記第２のサブセットの各比較器は、前置増幅器段と、該前置増幅器段の第２の出力に結合されている第２のラッチ段とを含み、前記第３のサブセットの各比較器は、第２のスイッチドキャパシタ段と、該第２のスイッチドキャパシタ段の第３の出力に結合されている第３のラッチ段とを含む、受信するステップと、
    複数の基準電圧を前記電圧基準ネットワークを介して前記比較器に提供するステップであって、前記基準電圧の各々１つは前記比較器の各々１つに関連付けられている、提供するステップと、
    前記ＡＤＣを使用して前記入力信号を一連のデジタルサンプルに変換するステップとを備え、該変換動作は、
    前記第１のサブセットの前記各比較器において、前記入力信号を前記基準電圧の第１のセットからの前記基準電圧のうちの１つと比較するステップであって、前記基準電圧の前記第１のセットは前記入力信号の上側電圧範囲に対応する、比較するステップと、
    前記第２のサブセットの前記各比較器において、前記入力信号を前記基準電圧の第２のセットからの前記基準電圧のうちの１つと比較するステップであって、前記基準電圧の前記第２のセットは前記入力信号の中間電圧範囲に対応する、比較するステップと、
    前記第３のサブセットの前記各比較器において、前記入力信号を前記基準電圧の第３のセットからの前記基準電圧のうちの１つと比較するステップであって、前記基準電圧の前記第３のセットは前記入力信号の下側電圧範囲に対応する、比較するステップとを含み、前記上側電圧範囲は前記中間電圧範囲よりも大きく、前記下側電圧範囲は前記中間電圧範囲よりも小さい、方法。
20. 前記変換動作は、
    前記第１のスイッチドキャパシタ段の第１の出力からの第１の出力信号に対してラッチ動作を実行するステップであって、該実行動作が各前記第１のラッチ段において実行される、実行するステップと、
    前記前置増幅器段の第２の出力からの第２の出力信号に対して前記ラッチ動作を実行するステップであって、該実行動作が各前記第２のラッチ段において実行される、実行するステップと、
    前記第２のスイッチドキャパシタ段の第３の出力からの第３の出力信号に対してラッチ動作を実行するステップであって、該実行動作が各前記第３のラッチ段において実行される、実行するステップとをさらに備える、請求項１９に記載の方法。
    

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