WO2023223523A1 - デルタシグマ変調回路、ディジタル送信回路、及び、ディジタル送信機 - Google Patents

デルタシグマ変調回路、ディジタル送信回路、及び、ディジタル送信機 Download PDF

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WO2023223523A1
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signal
circuit
output
quantizer
loop filter
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浩之 水谷
達也 萩原
道也 早馬
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三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits

Definitions

  • the present disclosure relates to a delta-sigma modulation circuit, a digital transmission circuit, and a digital transmitter that are implemented in a digital circuit.
  • a digital circuit such as a modem generates a signal to be transmitted, an analog circuit converts the signal to be transmitted into a high-frequency band signal, and the signal is transmitted.
  • the signal generated by the digital circuit is a signal in the baseband frequency band.
  • FPGAs Field Programmable Gate Arrays
  • Digital transmitters do not require analog circuits to convert signals in the baseband frequency band to signals in the high frequency band. Therefore, in this digital transmitter, the circuit configuration can be simplified compared to the conventional transmitter. Further, as FPGA speeds further increase in the future, it is expected that high frequency digital transmitters such as those in the millimeter wave band will be realized with a simple circuit configuration.
  • FIG. 11 shows an example of the configuration of a conventional digital transmitter.
  • a conventional digital transmitter includes, for example, an FPGA (digital circuit) 11, an amplifier 12, a filter 13, and an antenna 14, as shown in FIG.
  • a delta-sigma modulation circuit 1102 is mounted on the FPGA 11 in order to output a signal to be transmitted directly from the FPGA 11 in a high frequency band.
  • This delta-sigma modulation circuit 1102 converts the signal generated by the modem 1101 into a 1-bit signal represented by High and Low that can be output from the FPGA 11 and outputs the signal.
  • the power of the 1-bit signal output from the FPGA 11 is amplified by the amplifier 12, and after harmonics generated by the amplifier 12 are removed by the filter 13, it is transmitted from the antenna 14 as a radio wave.
  • a quantizer 1103 performs quantization to convert the signal to be transmitted into a 1-bit signal.
  • this quantization causes an error (quantization error) between the signal to be transmitted and the 1-bit signal. Therefore, when looking at the spectrum of a 1-bit signal after delta-sigma modulation, the quantization error becomes quantization noise and appears in the band around the main signal.
  • This quantization noise reduces the signal-to-noise ratio (hereinafter referred to as SNR) of the signal transmitted from the digital transmitter, and becomes a factor that reduces communication quality. Therefore, in digital transmitters, improving the SNR of transmitted signals has become a challenge.
  • Patent Document 1 shows a configuration of a digital transmitter that aims to improve the SNR.
  • Patent Document 1 discloses a configuration in which a plurality of delta-sigma modulation circuits are arranged in parallel inside a digital circuit constituted by an FPGA, etc., and the signals outputted by the plurality of delta-sigma modulation circuits are synthesized by a synthesis circuit. ing.
  • this configuration by setting different initial values in advance for each delta-sigma modulation circuit, quantization noise can be removed without changing the main signal of the signal output by each delta-sigma modulation circuit. Can be generated differently. Therefore, in this configuration, when the signals output from the plurality of delta-sigma modulation circuits are combined by the combining circuit, the level of quantization noise with respect to the main signal is relatively reduced, and as a result, the SNR can be improved.
  • the delta-sigma modulation circuit 1102 is roughly composed of a quantizer 1103 and a loop filter 1104.
  • the quantizer 1103 shown in FIG. 11 compares the value indicated by the signal output by the loop filter 1104 with a threshold value set in advance in the quantizer 1103, and generates a 1-bit signal according to the magnitude of the two values. Output.
  • the loop filter 1104 is a digital filter that performs digital processing that affects the stability of the delta-sigma modulation circuit 1102 or how quantization noise appears.
  • the initial value of the delta-sigma modulation circuit 1102 described above is set in the loop filter 1104. Therefore, in Patent Document 1, the SNR is improved by parallelizing the delta-sigma modulation circuits.
  • the loop filter has a larger circuit scale than the quantizer. Therefore, as the delta-sigma modulation circuits are parallelized, the circuit scale of the digital circuit increases significantly.
  • the present disclosure has been made in order to solve the above-mentioned problems, and it is possible to generate multiple signals with a single configuration that can relatively reduce quantization noise with respect to the main signal.
  • the purpose of this invention is to provide a delta-sigma modulation circuit.
  • the delta-sigma modulation circuit includes a loop filter that performs digital processing on a signal input from the outside, and a 1-bit modulation circuit based on the signal after digital processing by the loop filter. It is equipped with a plurality of quantizers that output signals, and an averaging circuit that calculates the average value of the values indicated by the signals output by the quantizers and feeds it back to the loop filter. are characterized by being different from each other.
  • FIG. 1 is a diagram showing a configuration example of a digital transmitter according to Embodiment 1.
  • FIG. 3 is a diagram showing a configuration example of a synthesis circuit in Embodiment 1.
  • FIG. 3 is a diagram showing a configuration example of a loop filter in Embodiment 1.
  • FIG. 4A to 4D are diagrams illustrating an example of the operation of a circuit that combines a plurality of quantizers and a synthesis circuit in the first embodiment.
  • 3 is a diagram showing another configuration example of the digital transmitter according to Embodiment 1.
  • FIG. 3 is a diagram showing another configuration example of the digital transmitter according to Embodiment 1.
  • FIG. 7 is a diagram illustrating another configuration example of the synthesis circuit in Embodiment 1.
  • FIG. 3 is a diagram showing another configuration example of the digital transmitter according to Embodiment 1.
  • FIG. FIG. 3 is a diagram showing a configuration example of a digital transmitter according to a second embodiment.
  • FIG. 7 is a diagram showing a configuration example of a digital transmitter according to a third embodiment.
  • 1 is a diagram showing an example of the configuration of a conventional digital transmitter.
  • FIG. 1 is a diagram showing an example of the configuration of a digital transmitter according to the first embodiment.
  • the digital transmitter according to the first embodiment includes an FPGA (digital circuit) 1, a synthesis circuit 2, an amplifier 3, a filter 4, and an antenna 5, as shown in FIG. Note that the FPGA 1 and the synthesis circuit 2 constitute a digital transmission circuit.
  • the FPGA 1 outputs a plurality of 1-bit signals based on the signal to be transmitted to the synthesis circuit 2. A configuration example of this FPGA 1 will be described later.
  • the synthesis circuit 2 synthesizes the amplitudes of a plurality of 1-bit signals output by the FPGA 1.
  • the signal after synthesis by the synthesis circuit 2 is output to the amplifier 3.
  • a synthesis circuit composed of analog passive circuits is used as this synthesis circuit 2.
  • a composite circuit configured with analog passive circuits is, for example, a composite circuit configured using a resistor, a capacitor, an inductor, a transmission line, or the like.
  • FIG. 2 shows a configuration example of the synthesis circuit 2 in the first embodiment.
  • FIG. 2 shows a configuration example in which a Wilkinson type synthesis circuit is used as the synthesis circuit 2.
  • the Wilkinson type combining circuit shown in FIG. 2A is a combining circuit composed of two transmission lines and one resistor, and is an in-phase combining circuit 2a.
  • the digital transmitter shown in FIG. 1 has a configuration assuming that the combining circuit 2 is an in-phase combining circuit 2a.
  • the amplifier 3 amplifies the power of the signal combined by the combining circuit 2.
  • the signal amplified by this amplifier 3 is output to a filter 4.
  • this amplifier 3 for example, an amplifier using a semiconductor such as CMOS, whose frequency has been increasing in recent years, is used.
  • Filter 4 removes harmonics contained in the signal amplified by amplifier 3.
  • the signal after harmonics have been removed by the filter 4 is output to the antenna 5.
  • this filter 4 for example, a low-pass filter is used. Note that this filter 4 is not an essential component of the digital transmitter.
  • the antenna 5 radiates the signal after harmonics have been removed by the filter 4 into space as radio waves.
  • this antenna 5 for example, a patch antenna is used.
  • the FPGA 1 in the first embodiment includes a modem 101 and a delta-sigma modulation circuit 102, as shown in FIG.
  • the modem 101 generates a signal to be transmitted. At this time, the modem 101 generates a signal to be transmitted by, for example, modulating communication data to generate a digital modulated signal.
  • the signal generated by this modem 101 is output to a delta-sigma modulation circuit 102.
  • the delta-sigma modulation circuit 102 converts the signal generated by the modem 101 into a plurality of 1-bit signals represented by high and low that can be output from the FPGA 1 by delta-sigma modulation.
  • the signal converted by the delta-sigma modulation circuit 102 is output to the synthesis circuit 2.
  • this delta-sigma modulation circuit 102 includes a plurality of quantizers 103-1 to 103-N, an averaging circuit 104, and a loop filter 105.
  • Each of the quantizers 103-1 to 103-N converts the signal after digital processing by the loop filter 105 into a 1-bit signal.
  • the signals converted by the quantizers 103-1 to 103-N are output to the averaging circuit 104 and the combining circuit 2, respectively.
  • each of the quantizers 103-1 to 103-N compares a preset threshold with a value indicated by the signal after digital processing by the loop filter 105, and sets a value of 1 according to the magnitude relationship. Outputs a bit signal. For example, each of the quantizers 103-1 to 103-N outputs a signal indicating 1 when the value indicated by the digitally processed signal is equal to or greater than a threshold value, and outputs a signal indicating 1 when the value indicated by the digitally processed signal is is less than the threshold, a signal indicating 0 is output.
  • the thresholds used by the quantizers 103-1 to 103-N have different values.
  • the threshold values used by the quantizers 103-1 to 103-N may be set at equal intervals.
  • the averaging circuit 104 calculates the average value of the values indicated by the 1-bit signals output by the quantizers 103-1 to 103-N. A signal indicating the average value calculated by the averaging circuit 104 is fed back to the loop filter 105.
  • the loop filter 105 performs digital processing based on the signal generated by the modem 101 and the signal indicating the average value calculated by the averaging circuit 104.
  • This loop filter 105 is a digital filter that performs digital processing that affects the stability of the delta-sigma modulation circuit 102 or the appearance of quantization noise.
  • the signals after digital processing by the loop filter 105 are output to quantizers 103-1 to 103-N.
  • This loop filter 105 has an adder 1051, an adder 1052, a delay device 1053, and a delay device 1054, as shown in FIG. 3, for example.
  • the loop filter 105 shown in FIG. 3 is a first-order loop filter. Further, the loop filter 105 shown in FIG. 3 is similar to the loop filter 1104 shown in FIG. 11.
  • Adder 1051 subtracts the signal delayed by delay device 1053 from the signal generated by modem 101. The signal after subtraction by adder 1051 is output to adder 1052.
  • the adder 1052 adds the signal delayed by the delay device 1054 to the signal after the subtraction by the adder 1051.
  • the signal after addition by the adder 1052 is output to the quantizers 103-1 to 103-N and the delay device 1054.
  • the delay device 1053 delays the signal indicating the average value calculated by the averaging circuit 104 by one clock.
  • the signal delayed by this delay device 1053 is output to an adder 1051.
  • the delay device 1054 delays the signal after addition by the adder 1052 by one clock.
  • the signal delayed by this delay device 1054 is output to an adder 1052.
  • the quantizer 1103 shown in FIG. -N and the averaging circuit 104 are replaced.
  • the delta-sigma modulation circuit 1102 has one output, but in FIG. 1, the delta-sigma modulation circuit 102 has N outputs corresponding to the number of quantizers 103-1 to 103-N. different.
  • an adder 1051 calculates the difference between the signal generated by the modem 101 and the signal delayed by one clock in the delay device 1053 with respect to the output of the averaging circuit 104, and Signals indicating the difference are integrated by an adder 1052 and a delay device 1054.
  • different threshold values are set for the quantizers 103-1 to 103-N, respectively.
  • the quantizers 103-1 to 103-N each output a 1-bit signal obtained based on the threshold values (T 1 to T N ) for the signal from the loop filter 105.
  • the 1-bit signals output from each of the quantizers 103-1 to 103-N are input to the averaging circuit 104, and after the averaging circuit 104 calculates the average value of the values indicated by each signal, the loop It is fed back to filter 105. Then, the delta-sigma modulation circuit 102 repeatedly executes the above operation.
  • the 1-bit signals output from the quantizers 103-1 to 103-N are 1-bit signals expressed as High and Low, and the amplitudes thereof are synthesized in the synthesis circuit 2.
  • the common input signal of the quantizers 103-1 to 103-N is Y
  • the output signal of the quantizers 103-1 to 103-N is Vk (k is an integer from 1 to N)
  • the threshold value (T 2 ) of the quantizer 103-2 and the threshold value (T 3 ) of the quantizer 103-3 are set to different values from T 1 .
  • output signals V2 and V3 from the quantizer 103-2 and the quantizer 103-3 become as shown in FIGS. 4B and 4C, respectively.
  • the quantization noise that appears in the 1-bit signal output from the FPGA 1 is the quantization noise that occurs between the signal to be transmitted and the 1-bit signal output from each quantizer 103-1 to 103-N. This is caused by a quantization error, and in the case of 1 bit, this quantization error becomes large.
  • the quantization noise is at a relatively low level with respect to the main signal, and the SNR is improved.
  • N which is the number of quantizers 103-1 to 103-N with different threshold values, increases, the SNR of the transmitted signal improves.
  • the power of the signal synthesized by the synthesis circuit 2 is amplified by the amplifier 3, and after the harmonics generated by the amplifier 3 are removed by the filter 4, it is transmitted from the antenna 5 as a radio wave.
  • the delta-sigma modulation circuit 102 is configured using one loop filter 105 for the plurality of quantizers 103-1 to 103-N having different threshold values. , the amplitudes of a plurality of 1-bit signals output from the FPGA 1 equipped with the delta-sigma modulation circuit 102 are synthesized by the synthesis circuit 2.
  • the digital transmitter according to the first embodiment it is possible to increase the SNR while reducing the circuit scale of the digital circuit compared to the configuration in which delta-sigma modulation circuits are parallelized as in Patent Document 1. Become.
  • a digital transmitter using an amplifier with a low gain as an amplifier leads to miniaturization and cost reduction.
  • the synthesis circuit 2 a synthesis circuit composed of analog passive circuits such as the Wilkinson type synthesis circuit shown in FIG. 2 is used.
  • the digital transmitter according to the first embodiment it is possible to increase the amplitude of the signal without being constrained by the low voltage operation of semiconductors that accompanies higher frequencies.
  • the power necessary for transmitting from the antenna 5 can be obtained without increasing the gain of the amplifier 3 after the combining circuit 2, and the digital transmitter can be miniaturized. And cost reduction becomes possible.
  • FIG. 1 shows a configuration in which the amplifier 3 is connected to the subsequent stage of the synthesis circuit 2.
  • the signals output from the FPGA 1 shown in FIG. It can be kept at a relatively low level.
  • quantization noise remains in the signal output from the synthesis circuit 2.
  • a filter 6 may be connected between the synthesis circuit 2 and the amplifier 3, as shown in FIG. 5, for example.
  • This filter 6 is a filter that passes the main signal included in the signal synthesized by the synthesis circuit 2 and removes quantization noise existing in a band around the main signal.
  • a band pass filter or a low pass filter can be used.
  • this filter 6 it is possible to remove quantization noise left in the signal output from the synthesis circuit 2, and further improve the SNR of the transmitted signal. can.
  • FIG. 5 shows an example in which the filter 6 is connected between the synthesis circuit 2 and the amplifier 3.
  • the present invention is not limited thereto, and the filter 6 may be connected between the amplifier 3 and the filter 4 or between the filter 4 and the antenna 5.
  • FIG. 1 shows a configuration in which the synthesis circuit 2 is directly connected to the subsequent stage of the FPGA 1.
  • DC blocks 7-1 to 7-N may be connected between the FPGA 1 and the synthesis circuit 2.
  • the DC blocks 7-1 to 7-N allow high frequency signals to pass through and block direct current from passing through.
  • Capacitors, high-pass filters, or the like can be used as the DC blocks 7-1 to 7-N.
  • FIG. 6 shows a case where capacitors are used as the DC blocks 7-1 to 7-N.
  • the 1-bit signal output from FPGA 1 is a time-varying signal consisting of two values: High (positive voltage) and Low (GND), and this 1-bit signal includes a DC component. . Therefore, in the digital transmitter according to the first embodiment, by inputting this 1-bit signal to the DC blocks 7-1 to 7-N, the signals can be combined after removing the DC component.
  • synthesis circuit 2a typified by the Wilkinson type synthesis circuit shown in FIG. 2A
  • the present invention is not limited to this, and as the synthesis circuit 2, an anti-phase synthesis circuit 2b typified by a merchant balun shown in FIG. 7 can also be used.
  • the merchant balun shown in FIG. 7 is composed of a transmission line.
  • FIG. 8 shows an example of the configuration of a digital transmitter when an anti-phase combining circuit 2b is used as the combining circuit 2.
  • FIG. 8 shows a case where two quantizers are used as the quantizers 103-1 to 103-N, but this configuration can also be configured using an even number of quantizers. Can be done.
  • an inverter 106 is additionally connected to the output of one of the two quantizers, 103-2. Inverter 106 inverts the 1-bit signal output by quantizer 103-2. The signal after inversion by the inverter 106 is output to the negative phase synthesis circuit 2b.
  • the anti-phase synthesis circuit 2b inverts the signal after inversion by the inverter 106 again, and synthesizes the amplitude with the signal output by the quantizer 103-1. Therefore, with the configuration shown in FIG. 5, the same effect as the configuration shown in FIG. 1 can be obtained as a result.
  • FIG. 8 shows a configuration in which the inverter 106 is connected after the quantizer 103-2.
  • the present invention is not limited to this, as long as the output signals from the paired quantizers (quantizer 103-1 and quantizer 103-2) have values that are bit-inverted from each other.
  • the inverter 106 may be connected after the quantizer 103-1 instead of after the quantizer 103-2.
  • the inverter 106 may not be used, and a quantizer that outputs a value that is bit-inverted with respect to the quantizer 103-1 may be used as the quantizer 103-2.
  • the quantizer 103-2 compares a preset threshold value with the value indicated by the signal after digital processing by the loop filter 105, and if the value indicated by the digitally processed signal is greater than or equal to the threshold value, the value is 0.
  • a quantizer may be used that outputs a signal indicating 1 and outputs a signal indicating 1 when the value indicated by the digitally processed signal is less than a threshold value.
  • the delta-sigma modulation circuit 102 includes a loop filter 105 that performs digital processing on a signal inputted from the outside, and a signal based on the signal after digital processing by the loop filter 105.
  • a plurality of quantizers 103-1 to 103-N output 1-bit signals according to the magnitude relationship with the threshold, and the values indicated by the signals output by the quantizers 103-1 to 103-N are It includes an averaging circuit 104 that calculates an average value and feeds it back to the loop filter 105, and the threshold values used by the quantizers 103-1 to 103-N have different values.
  • the delta-sigma modulation circuit 102 according to the first embodiment can generate a plurality of signals whose quantization noise can be relatively reduced with respect to the main signal with a single configuration.
  • the digital transmitter includes a modem 101 that generates a signal to be transmitted, a loop filter 105 that performs digital processing on the signal generated by the modem 101, and a loop filter 105 that performs digital processing on the signal generated by the modem 101.
  • a plurality of quantizers 103-1 to 103-N output 1-bit signals according to the magnitude relationship with the threshold based on the digitally processed signal,
  • An averaging circuit 104 that calculates the average value of the values indicated by the output signals and feeds it back to the loop filter 105; and a synthesis circuit 2 that synthesizes the amplitudes of the signals output by the quantizers 103-1 to 103-N.
  • the digital transmitter according to the first embodiment can improve the SNR of the transmitted signal while suppressing an increase in the circuit scale of the FPGA 1 compared to the conventional one, and also realizes miniaturization and cost reduction of the digital transmitter. It becomes possible.
  • Embodiment 2 a configuration example will be described in which the digital transmitter shown in Embodiment 1 is applied to an array antenna.
  • the digital transmitter according to the second embodiment shown in FIG. 9 unlike the digital transmitter according to the first embodiment shown in FIG. K (quantizers 103-1-1 to 103-1-L and quantizers 103-2-1 to 103-2-M), and the combining circuit 2 is changed to multiple combining circuits 2-K (combining circuits 103-2-1 to 103-2-M). 2-1 and a combining circuit 2-2), the amplifier 3 is changed to a plurality of amplifiers 3-K (amplifier 3-1 and an amplifier 3-2), and the filter 4 is changed to a plurality of filters 4-K (filter 4).
  • the antenna 5 is changed to multiple antennas 5-K (antenna 5-1 and antenna 5-2), and multiple phase shifters 8-K (phase shifter 8- 1 and a phase shifter 8-2) are added.
  • Other configuration examples of the digital transmitter according to Embodiment 2 shown in FIG. 9 are the same as those of the digital transmitter according to Embodiment 1 shown in FIG. do.
  • K may be 3 or more.
  • Each of the quantizers 103-1-1 to 103-1-L converts the signal after digital processing by the loop filter 105 into a 1-bit signal.
  • the signals converted by the quantizers 103-1-1 to 103-1-L are output to the averaging circuit 104 and the combining circuit 2-1, respectively.
  • each of the quantizers 103-1-1 to 103-1-L compares a preset threshold with a value indicated by the signal after digital processing by the loop filter 105, and determines the magnitude relationship between the values. Outputs a 1-bit signal according to the For example, each of the quantizers 103-1-1 to 103-1-L outputs a signal indicating 1 when the value indicated by the digitally processed signal is greater than or equal to the threshold; If the value indicated by the signal is less than the threshold value, a signal indicating 0 is output.
  • the thresholds used by the quantizers 103-1-1 to 103-1-L have different values.
  • the threshold values used by the quantizers 103-1-1 to 103-1-L may be set at equal intervals.
  • Each of the quantizers 103-2-1 to 103-2-M converts the signal after digital processing by the loop filter 105 into a 1-bit signal.
  • the signals converted by the quantizers 103-2-1 to 103-2-M are output to the averaging circuit 104 and the combining circuit 2-2, respectively.
  • each of the quantizers 103-2-1 to 103-2-M compares a preset threshold value with a value indicated by a signal after digital processing by the loop filter 105, and determines the magnitude relationship between the values. Outputs a 1-bit signal according to the For example, each of the quantizers 103-2-1 to 103-2-M outputs a signal indicating 1 when the value indicated by the digitally processed signal is greater than or equal to the threshold; If the value indicated by the signal is less than the threshold value, a signal indicating 0 is output.
  • threshold values used by the quantizers 103-2-1 to 103-2-M have different values.
  • the threshold values used by the quantizers 103-2-1 to 103-2-M may be set at equal intervals.
  • the same threshold value may be set between the quantizers 103-1-1 to 103-1-L and the quantizers 103-2-1 to 103-2-M, or different threshold values may be set.
  • a value threshold may be set.
  • L and M may be the same number or may be different numbers.
  • the averaging circuit 104 in the second embodiment uses the 1-bit signals output from the quantizers 103-1-1 to 103-1-L and the quantizers 103-2-1 to 103-2-M. Based on the 1-bit signal outputted by , the average value of the values indicated by these signals is calculated. A signal indicating the average value calculated by the averaging circuit 104 is fed back to the loop filter 105.
  • the synthesis circuit 2-1 synthesizes the amplitudes of the 1-bit signals output by the quantizers 103-1-1 to 103-1-L among the plurality of 1-bit signals output by the FPGA 1.
  • the signal synthesized by the synthesizing circuit 2-1 is output to the amplifier 3-1.
  • this synthesis circuit 2-1 a synthesis circuit composed of analog passive circuits is used.
  • the synthesis circuit 2-2 synthesizes the amplitudes of the 1-bit signals output by the quantizers 103-2-1 to 103-2-M among the plurality of 1-bit signals output by the FPGA 1.
  • the signal after synthesis by the synthesis circuit 2-2 is output to the amplifier 3-2.
  • this synthesis circuit 2-2 a synthesis circuit composed of analog passive circuits is used.
  • the phase shifter 8-1 changes the phase of the signal after synthesis by the synthesis circuit 2-1. That is, the phase shifter 8-1 rotates the phase of the signal after synthesis by the synthesis circuit 2-1 based on settings by a control circuit (not shown) provided in the digital transceiver.
  • the signal whose phase has been changed by the phase shifter 8-1 is output to the amplifier 3-1.
  • the phase shifter 8-2 changes the phase of the signal after synthesis by the synthesis circuit 2-2. That is, the phase shifter 8-2 rotates the phase of the signal combined by the combining circuit 2-2 based on settings by a control circuit (not shown) provided in the digital transceiver.
  • the signal whose phase has been changed by the phase shifter 8-2 is output to the amplifier 3-2.
  • the amplifier 3-1 amplifies the power of the signal combined by the combining circuit 2-1.
  • the signal amplified by this amplifier 3-1 is output to a filter 4-1.
  • this amplifier 3-1 for example, an amplifier using a semiconductor such as CMOS is used.
  • the amplifier 3-2 amplifies the power of the signal combined by the combining circuit 2-2.
  • the signal amplified by this amplifier 3-2 is output to a filter 4-2.
  • this amplifier 3-2 for example, an amplifier using a semiconductor such as CMOS is used.
  • Filter 4-1 removes harmonics contained in the signal amplified by amplifier 3-1.
  • the signal after harmonics have been removed by the filter 4-1 is output to the antenna 5-1.
  • this filter 4-1 for example, a low-pass filter is used. Note that this filter 4-1 is not an essential component of the digital transmitter.
  • Filter 4-2 removes harmonics contained in the signal amplified by amplifier 3-2.
  • the signal after harmonics have been removed by the filter 4-2 is output to the antenna 5-2.
  • this filter 4-2 for example, a low-pass filter is used. Note that this filter 4-2 is not an essential component of the digital transmitter.
  • the antenna 5-1 radiates the signal after harmonics have been removed by the filter 4-1 into space as a radio wave.
  • a patch antenna is used as this antenna 5-1.
  • the antenna 5-2 radiates into space the signal after harmonics have been removed by the filter 4-2 as radio waves.
  • a patch antenna is used as this antenna 5-2.
  • an adder 1051 calculates the difference between the signal generated by the modem 101 and the signal delayed by one clock in the delay device 1053 with respect to the output of the averaging circuit 104, and Signals indicating the difference are integrated by an adder 1052 and a delay device 1054.
  • T 1 to T L different threshold values (T 1 to T L ) are set for the quantizers 103-1-1 to 103-1-L, respectively.
  • Each of the quantizers 103-1-1 to 103-1-L converts the signal from the loop filter 105 into a 1-bit signal obtained based on the threshold value (T 1 to T L ). Output.
  • T L+1 to T L+M different threshold values (T L+1 to T L+M ) are set for the quantizers 103-2-1 to 103-2-M, respectively.
  • Each of the quantizers 103-2-1 to 103-2-M converts the signal from the loop filter 105 into a 1-bit signal obtained based on the threshold value (T L+1 to T L+M ). Output.
  • the 1-bit signals output from the quantizers 103-1-1 to 103-1-L and the quantizers 103-2-1 to 103-2-M, respectively, are input to the averaging circuit 104, and the average After the average value is calculated in the conversion circuit 104, it is fed back to the loop filter 105. Then, the delta-sigma modulation circuit 102 repeatedly executes the above operation.
  • the 1-bit signal output from the quantizers 103-1-1 to 103-1-L is a 1-bit signal expressed as High and Low, and the amplitudes thereof are synthesized in the synthesis circuit 2-1. Ru.
  • the 1-bit signal output from the quantizers 103-2-1 to 103-2-M is a 1-bit signal expressed as High and Low, and its amplitude is determined by the synthesis circuit 2-2. be synthesized.
  • the amplitudes of the L 1-bit signals output from the FPGA 1 are combined by the combining circuit 2-1, resulting in a step-like output with L steps.
  • this output has a smaller quantization error between it and the signal to be transmitted by the number of steps L. Therefore, in the spectrum of the signal output from the synthesis circuit 2-1, the quantization noise is at a relatively low level with respect to the main signal, and the SNR is improved.
  • phase of the signal synthesized by the synthesis circuit 2-1 is rotated by a phase shifter 8-1, the power is amplified by an amplifier 3-1, and the harmonics generated by the amplifier 3-1 are transferred to a filter 4-1. After being removed, the signal is transmitted as a radio wave from the antenna 5-1.
  • the phase of the signal synthesized by the synthesis circuit 2-2 is rotated by the phase shifter 8-2, the power is amplified by the amplifier 3-2, and the harmonics generated by the amplifier 3-2 are filtered by the filter 4-2. After being removed in step 2, it is transmitted as a radio wave from antenna 5-2.
  • radio waves transmitted from antenna 5-1 and the radio waves transmitted from antenna 5-2 change the phase of the main signal by the difference in phase rotation amount set in phase shifter 8-1 and phase shifter 8-2. are different.
  • a plurality of quantizers are divided into a plurality of quantizer groups 107-K, and each quantizer group 107-K has a combining circuit 2.
  • -K, an amplifier 3-K, a filter 4-K, and an antenna 5-K are connected, and a phase shifter 8-K is connected between the combining circuit 2-K and the amplifier 3-K, and each phase shifter 8-Differences are made in the amount of phase rotation set for K.
  • FIG. 9 shows a configuration in which the phase shifter 8-K is connected between the combining circuit 2-K and the amplifier 3-K.
  • the present invention is not limited thereto, and the phase shifter 8-K may be connected between the amplifier 3-K and the filter 4-K or between the filter 4-K and the antenna 5-K.
  • Embodiment 3 In the digital transmitter according to the first embodiment, a case is shown in which the synthesis circuit 2 synthesizes the signals output from the plurality of quantizers 103-1 to 103-N.
  • the signals output from the plurality of quantizers 103-1 to 103-N are processed in the form of radio waves radiated from the antenna 5, rather than in the combining circuit 2 shown in the first embodiment.
  • the configuration for spatial synthesis is shown below.
  • the combining circuit 2 is removed from the digital transmitter according to the first embodiment shown in FIG. -N, the filter 4 is changed to a plurality of filters 4-1 to 4-N, and the antenna 5 is changed to a plurality of antennas 5-1 to 5-N.
  • Other configuration examples of the digital transmitter according to Embodiment 3 shown in FIG. 10 are the same as those of the digital transmitter according to Embodiment 1 shown in FIG. do.
  • Amplifiers 3-1 to 3-N are connected to each quantizer 103-1 to 103-N.
  • the amplifiers 3-1 to 3-N amplify the power of a plurality of 1-bit signals output from the connected quantizers 103-1 to 103-N, respectively.
  • the signals amplified by the amplifiers 3-1 to 3-N are output to the connected filters 4-1 to 4-N.
  • amplifiers 3-1 to 3-N amplifiers using semiconductors such as CMOS are used, for example.
  • Filters 4-1 to 4-N are connected to each amplifier 3-1 to 3-N.
  • the filters 4-1 to 4-N remove harmonics contained in the signals amplified by the connected amplifiers 3-1 to 3-N, respectively.
  • the signals after harmonics have been removed by the filters 4-1 to 4-N are output to the connected antennas 5-1 to 5-N.
  • low-pass filters are used as the filters 4-1 to 4-N. Note that the filters 4-1 to 4-N are not essential components of the digital transmitter.
  • the antennas 5-1 to 5-N are connected to each of the filters 4-1 to 4-N.
  • the antennas 5-1 to 5-N respectively radiate into space the signals after harmonics have been removed by the connected filters 4-1 to 4-N as radio waves.
  • patch antennas are used as the antennas 5-1 to 5-N.
  • the amplitudes of the signals radiated by the antennas 5-1 to 5-N are combined in space.
  • an adder 1051 calculates the difference between the signal generated by the modem 101 and the signal delayed by one clock in the delay device 1053 with respect to the output of the averaging circuit 104, and Signals indicating the difference are integrated by an adder 1052 and a delay device 1054.
  • different threshold values are set for the quantizers 103-1 to 103-N, respectively.
  • the quantizers 103-1 to 103-N each output a 1-bit signal obtained based on the threshold values (T 1 to T N ) for the signal from the loop filter 105.
  • the 1-bit signals output from each of the quantizers 103-1 to 103-N are input to the averaging circuit 104, and after the averaging circuit 104 calculates the average value of the values indicated by each signal, the loop It is fed back to filter 105. Then, the delta-sigma modulation circuit 102 repeatedly executes the above operation.
  • the 1-bit signal output from the quantizers 103-1 to 103-N is a 1-bit signal represented by High and Low.
  • the power of the 1-bit signal output from the FPGA 1 is amplified by the amplifiers 3-1 to 3-N, and the harmonics generated by the amplifiers 3-1 to 3-N are filtered by the filters 4-1 to 4-4. After being removed by N, the signals are transmitted as radio waves from antennas 5-1 to 5-N.
  • the radio waves transmitted from the antennas 5-1 to 5-N are combined in space.
  • a step-like output with N steps is obtained as in the case of combining in the combining circuit 2.
  • this output has a smaller quantization error with respect to the signal to be transmitted by the number of steps N. Therefore, in the spectrum of the spatially synthesized signal, the quantization noise is at a relatively low level with respect to the main signal, and the SNR is improved.
  • amplifiers 3-1 to 3-N, filters 4-1 to 4-N, and antennas are connected to each quantizer 103-1 to 103-N.
  • the antennas 5-1 to 5-N are connected to each other, and the radio waves transmitted from the antennas 5-1 to 5-N are combined in space.
  • the combining circuit 2 can be made unnecessary compared to the digital transmitter according to the first embodiment.
  • the delta-sigma modulation circuit according to the present disclosure is capable of generating multiple signals that can relatively reduce quantization noise with respect to the main signal with a single configuration, and has a delta-sigma modulation circuit implemented in a digital circuit. Suitable for use in modulation circuits, etc.
  • 1 FPGA digital circuit
  • 2 synthesis circuit 2a in-phase synthesis circuit, 2b anti-phase synthesis circuit, 3 amplifier, 4 filter, 5 antenna, 6 filter, 7 DC block, 8 phase shifter, 101 modem, 102 delta-sigma modulation Circuit, 103 quantizer, 104 averaging circuit, 105 loop filter, 106 inverter, 107 quantizer group, 1051 adder, 1052 adder, 1053 delay device, 1054 delay device.

Landscapes

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Abstract

外部から入力された信号に対してディジタル処理を行うループフィルタ（１０５）と、ループフィルタ（１０５）によるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器（１０３－１～１０３－Ｎ）と、量子化器（１０３－１～１０３－Ｎ）により出力された信号が示す値の平均値を算出し、ループフィルタ（１０５）にフィードバックする平均化回路（１０４）とを備え、量子化器（１０３－１～１０３－Ｎ）が用いる閾値は、値が互いに異なる。

Description

デルタシグマ変調回路、ディジタル送信回路、及び、ディジタル送信機
　本開示は、ディジタル回路に実装されるデルタシグマ変調回路、ディジタル送信回路、及び、ディジタル送信機に関する。
　従来の送信機では、モデム等のディジタル回路で送信対象である信号を生成し、アナログ回路で当該送信対象である信号を高周波帯の信号に変換し、送信を行っている。なお、ディジタル回路で生成される信号は、ベースバンド周波数帯の信号である。
　一方、近年、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）の高速化が進んでいる。そのため、送信対象である信号をＦＰＧＡから直接高周波帯で出力するディジタル送信機の開発がなされている。
　ディジタル送信機では、ベースバンド周波数帯の信号を高周波帯の信号に変換するためのアナログ回路が不要となる。そのため、このディジタル送信機では、従来の送信機に対して、回路構成を簡素化することができる。
　また、今後、更なるＦＰＧＡの高速化が進むことにより、ミリ波帯のような高い周波数のディジタル送信機についても簡素な回路構成で実現することが期待される。
　図１１に、従来のディジタル送信機の構成例を示す。
　従来のディジタル送信機は、例えば図１１に示すように、ＦＰＧＡ（ディジタル回路）１１、増幅器１２、フィルタ１３、及び、アンテナ１４を備えている。
　図１１に示すディジタル送信機では、送信対象である信号をＦＰＧＡ１１から直接高周波帯で出力するために、ＦＰＧＡ１１にデルタシグマ変調回路１１０２が実装されている。
　このデルタシグマ変調回路１１０２は、モデム１１０１により生成された信号を、ＦＰＧＡ１１から出力可能なＨｉｇｈとＬｏｗで表される１ビットの信号に変換して出力する。
　ＦＰＧＡ１１から出力される１ビットの信号は、増幅器１２によりその電力が増幅され、増幅器１２で発生する高調波がフィルタ１３により除去された後、アンテナ１４から電波として送信される。
　ＦＰＧＡ１１に実装されたデルタシグマ変調回路１１０２では、送信対象である信号を１ビットの信号に変換するために、量子化器１１０３により量子化が施されている。
　一方、この量子化により送信対象である信号と１ビットの信号との間に誤差（量子化誤差）が生じる。そのため、デルタシグマ変調後の１ビットの信号のスペクトラムをみると、量子化誤差が量子化雑音となって主信号の周辺の帯域に現れる。
　この量子化雑音は、ディジタル送信機から送信される信号の信号対雑音比（以下ＳＮＲと称す）を低下させ、通信品質を低下させる要因となる。そのため、ディジタル送信機においては送信信号のＳＮＲの向上が課題となっている。
　これに対し、特許文献１では、ＳＮＲの向上を図ったディジタル送信機の構成が示されている。
　この特許文献１では、ＦＰＧＡ等で構成されるディジタル回路の内部に複数のデルタシグマ変調回路が並列化され、この複数のデルタシグマ変調回路により出力された信号を合成回路で合成する構成が示されている。
　そして、この構成では、各々のデルタシグマ変調回路に予め設定される初期値を異なる値にすることにより、各々のデルタシグマ変調回路により出力される信号のうち主信号を変えずに量子化雑音が異なるように生成することができる。このため、この構成では、複数のデルタシグマ変調回路により出力された信号が合成回路で合成されると、主信号に対する量子化雑音のレベルが相対的に低減し、その結果、ＳＮＲを向上できる。
国際公開第２０１７／０８５７８９号
　図１１に示すように、デルタシグマ変調回路１１０２は、大別すると、量子化器１１０３及びループフィルタ１１０４から構成される。
　図１１に示す量子化器１１０３は、ループフィルタ１１０４により出力された信号が示す値と量子化器１１０３に予め設定された閾値とを比較し、２つの値の大小に応じた１ビットの信号を出力する。
　なお、ループフィルタ１１０４は、デルタシグマ変調回路１１０２の安定性又は量子化雑音の現れ方等に影響を与えるディジタル処理を行うディジタルフィルタである。
　先に説明したデルタシグマ変調回路１１０２の初期値は、ループフィルタ１１０４に設定される。そのため、特許文献１では、このデルタシグマ変調回路を並列化することによって、ＳＮＲが改善することになる。
　しかしながら、ＦＰＧＡ等のディジタル回路に実装されたデルタシグマ変調回路では、量子化器よりもループフィルタのほうがディジタル回路の回路規模が大きくなる。そのため、デルタシグマ変調回路を並列化するに従い、ディジタル回路の回路規模が大幅に増大する。
　本開示は、上記のような課題を解決するためになされたもので、単一構成で、主信号に対して量子化雑音の相対的に低減することを可能とする複数の信号を生成可能となるデルタシグマ変調回路を提供することを目的としている。
　本開示に係るデルタシグマ変調回路は、外部から入力された信号に対してディジタル処理を行うループフィルタと、ループフィルタによるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器と、量子化器により出力された信号が示す値の平均値を算出し、ループフィルタにフィードバックする平均化回路とを備え、量子化器が用いる閾値は、値が互いに異なることを特徴とする。
　本開示によれば、上記のように構成したので、単一構成で、主信号に対して量子化雑音の相対的に低減することを可能とする複数の信号を生成可能となる。
実施の形態１に係るディジタル送信機の構成例を示す図である。 実施の形態１における合成回路の構成例を示す図である。 実施の形態１におけるループフィルタの構成例を示す図である。 図４Ａ～図４Ｄは、実施の形態１における複数の量子化器と合成回路とを組み合わせた回路の動作例を示す図である。 実施の形態１に係るディジタル送信機の別の構成例を示す図である。 実施の形態１に係るディジタル送信機の別の構成例を示す図である。 実施の形態１における合成回路の別の構成例を示す図である。 実施の形態１に係るディジタル送信機の別の構成例を示す図である。 実施の形態２に係るディジタル送信機の構成例を示す図である。 実施の形態３に係るディジタル送信機の構成例を示す図である。 従来のディジタル送信機の構成例を示す図である。
　以下、実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
　図１は実施の形態１に係るディジタル送信機の構成例を示す図である。
　実施の形態１に係るディジタル送信機は、図１に示すように、ＦＰＧＡ（ディジタル回路）１、合成回路２、増幅器３、フィルタ４、及び、アンテナ５を備えている。なお、ＦＰＧＡ１及び合成回路２は、ディジタル送信回路を構成する。
　ＦＰＧＡ１は、送信対象である信号に基づく複数の１ビットの信号を合成回路２に対して出力する。
　このＦＰＧＡ１の構成例については後述する。
　合成回路２は、ＦＰＧＡ１により出力された複数の１ビットの信号の振幅を合成する。この合成回路２による合成後の信号は、増幅器３に出力される。
　この合成回路２としては、アナログ受動回路で構成された合成回路が用いられる。アナログ受動回路で構成された合成回路は、例えば、抵抗、コンデンサ、インダクタ、又は、伝送線路等を用いて構成された合成回路である。
　図２に実施の形態１における合成回路２の構成例を示す。
　図２では、合成回路２として、Ｗｉｌｋｉｎｓｏｎ型合成回路が用いられた場合の構成例を示している。この図２Ａに示すＷｉｌｋｉｎｓｏｎ型合成回路は、２つの伝送線路及び１つの抵抗から構成された合成回路であり、同相合成回路２ａである。
　そして、図１に示すディジタル送信機では、合成回路２が同相合成回路２ａである場合を想定した構成となっている。
　増幅器３は、合成回路２による合成後の信号の電力を増幅する。この増幅器３による増幅後の信号は、フィルタ４に出力される。
　この増幅器３としては、例えば近年高周波化が進んでいるＣＭＯＳ等の半導体を用いた増幅器が用いられる。
　フィルタ４は、増幅器３による増幅後の信号に含まれる高調波を除去する。このフィルタ４による高調波の除去後の信号は、アンテナ５に出力される。
　このフィルタ４としては、例えばローパスフィルタが用いられる。
　なお、このフィルタ４は、ディジタル送信機に必須の構成ではない。
　アンテナ５は、フィルタ４による高調波の除去後の信号を、電波として空間に放射する。
　このアンテナ５として、例えばパッチアンテナが用いられる。
　次に、実施の形態１におけるＦＰＧＡ１の構成例について説明する。
　実施の形態１におけるＦＰＧＡ１は、図１に示すように、モデム１０１、及び、デルタシグマ変調回路１０２を備えている。
　モデム１０１は、送信対象である信号を生成する。この際、モデム１０１は、例えば、通信データを変調してディジタル変調信号を生成することで、送信対象である信号を生成する。このモデム１０１により生成された信号は、デルタシグマ変調回路１０２に出力される。
　デルタシグマ変調回路１０２は、モデム１０１により生成された信号を、デルタシグマ変調によって、ＦＰＧＡ１から出力可能なＨｉｇｈとＬｏｗで表される複数の１ビットの信号に変換する。このデルタシグマ変調回路１０２による変換後の信号は、合成回路２に出力される。
　このデルタシグマ変調回路１０２は、図１に示すように、複数の量子化器１０３－１～１０３－Ｎ、平均化回路１０４、及び、ループフィルタ１０５を有している。
　量子化器１０３－１～１０３－Ｎは、それぞれ、ループフィルタ１０５によるディジタル処理後の信号を、１ビットの信号に変換する。この量子化器１０３－１～１０３－Ｎによる変換後の信号は、それぞれ、平均化回路１０４及び合成回路２に出力される。
　より具体的には、量子化器１０３－１～１０３－Ｎは、それぞれ、予め設定された閾値とループフィルタ１０５によるディジタル処理後の信号が示す値とを比較し、その大小関係に応じた１ビットの信号を出力する。
　例えば、量子化器１０３－１～１０３－Ｎは、それぞれ、上記ディジタル処理後の信号が示す値が閾値以上である場合には１を示す信号を出力し、上記ディジタル処理後の信号が示す値が閾値未満である場合には０を示す信号を出力する。
　なお、量子化器１０３－１～１０３－Ｎが用いる閾値は、値が互いに異なる。例えば、量子化器１０３－１～１０３－Ｎが用いる閾値は、等間隔に設定されていてもよい。
　平均化回路１０４は、量子化器１０３－１～１０３－Ｎにより出力された１ビットの信号に基づいて、当該信号が示す値の平均値を算出する。この平均化回路１０４により算出された平均値を示す信号は、ループフィルタ１０５にフィードバックされる。
　ループフィルタ１０５は、モデム１０１により生成された信号及び平均化回路１０４により算出された平均値を示す信号に基づいて、ディジタル処理を行う。このループフィルタ１０５は、デルタシグマ変調回路１０２の安定性又は量子化雑音の現れ方等に影響を与えるディジタル処理を行うディジタルフィルタである。このループフィルタ１０５によるディジタル処理後の信号は、量子化器１０３－１～１０３－Ｎに出力される。
　このループフィルタ１０５は、例えば図３に示すように、加算器１０５１、加算器１０５２、遅延器１０５３、及び、遅延器１０５４を有している。図３に示すループフィルタ１０５は、１次のループフィルタである。また、図３に示すループフィルタ１０５は、図１１に示すループフィルタ１１０４と同様である。
　加算器１０５１は、モデム１０１により生成された信号から、遅延器１０５３による遅延後の信号を減算する。この加算器１０５１による減算後の信号は、加算器１０５２に出力される。
　加算器１０５２は、加算器１０５１による減算後の信号に対し、遅延器１０５４による遅延後の信号を加算する。この加算器１０５２による加算後の信号は、量子化器１０３－１～１０３－Ｎ及び遅延器１０５４に出力される。
　遅延器１０５３は、平均化回路１０４により算出された平均値を示す信号を１クロックだけ遅延する。この遅延器１０５３による遅延後の信号は、加算器１０５１に出力される。
　遅延器１０５４は、加算器１０５２による加算後の信号を１クロックだけ遅延する。この遅延器１０５４による遅延後の信号は、加算器１０５２に出力される。
　このように、図３に示す１次のループフィルタでは、加算器１０５１で、モデム１０１により生成された信号と、平均化回路１０４の出力に対して遅延器１０５３で１クロックだけ遅延された信号との差をとり、その差を示す信号を加算器１０５２及び遅延器１０５４で積算する。
　次に、図１に示す実施の形態１に係るディジタル送信機の動作例について説明する。
　ここで、図１に示す実施の形態１におけるＦＰＧＡ１と図１１に示す従来のＦＰＧＡ１１とを比べると、図１１で示される量子化器１１０３が、図１では複数の量子化器１０３－１～１０３－Ｎ及び平均化回路１０４に置き換わっているところが異なる。また、図１１ではデルタシグマ変調回路１１０２の出力は１つであるが、図１ではデルタシグマ変調回路１０２の出力が量子化器１０３－１～１０３－Ｎの数に相当するＮ個であるところが異なる。
　そして、図１に示す実施の形態１に係るディジタル送信機では、モデム１０１で生成された信号がループフィルタ１０５に入力されると、平均化回路１０４の出力との間でディジタル処理が施され、量子化器１０３－１～１０３－Ｎに出力される。なお、ループフィルタ１０５の内部では、加算器１０５１で、モデム１０１により生成された信号と、平均化回路１０４の出力に対して遅延器１０５３で１クロックだけ遅延された信号との差をとり、その差を示す信号を加算器１０５２及び遅延器１０５４で積算する。
　また、量子化器１０３－１～１０３－Ｎには、それぞれ異なる閾値（Ｔ１～ＴＮ）が設定されている。そして、この量子化器１０３－１～１０３－Ｎは、それぞれ、ループフィルタ１０５からの信号に対して、閾値（Ｔ１～ＴＮ）に基づいて得られた１ビットの信号を出力する。
　そして、量子化器１０３－１～１０３－Ｎからそれぞれ出力された１ビットの信号は平均化回路１０４に入力され、平均化回路１０４で各信号が示す値の平均値が算出された後、ループフィルタ１０５にフィードバックされる。
　そして、デルタシグマ変調回路１０２は、上記の動作を、繰り返し実行する。
　この量子化器１０３－１～１０３－Ｎから出力される１ビットの信号は、Ｈｉｇｈ及びＬｏｗで表される１ビットの信号であり、合成回路２でその振幅が合成される。
　ここで、量子化器１０３－１～１０３－Ｎの共通の入力信号をＹとし、量子化器１０３－１～１０３－Ｎの出力信号をＶｋ（ｋは１からＮまでの整数）とし、合成回路２の出力信号をＳとした場合での、各関係について図４を用いて説明する。図４では、説明を簡単にするためＮ＝３の場合について説明する。
　例えば、量子化器１０３－１の閾値（Ｔ１）がＴ１＝－０．５であるとする。この場合、図４Ａに示すように、量子化器１０３－１からは、Ｙ＜－０．５の場合にはＶ１＝０を示す信号が出力され、Ｙ＞＝－０．５の場合にはＶ１＝１を示す信号が出力される。
　また、量子化器１０３－２の閾値（Ｔ２）及び量子化器１０３－３の閾値（Ｔ３）は、Ｔ１と異なる値に設定される。例えば、閾値の間隔が等間隔であり、Ｔ２＝０，Ｔ３＝０．５であるとする。この場合、量子化器１０３－２及び量子化器１０３－３からの出力信号であるＶ２及びＶ３は、それぞれ図４Ｂ及び図４Ｃのようになる。
　そして、量子化器１０３－１の出力信号であるＶ１が合成回路２に出力される際、Ｖ１＝１の場合にはＨｉｇｈに相当する電圧が出力される。一方、Ｖ１＝０の場合にはＬｏｗに相当する電圧が出力される。ここでは、説明の簡単化のため、Ｈｉｇｈ＝１，Ｌｏｗ＝０とする。量子化器１０３－２及び量子化器１０３－３についても、同様である。
　すると、ＦＰＧＡ１から出力される３つの１ビットの信号の振幅が合成回路２で合成された結果、図４Ｄに示すような階段状の出力信号（Ｓ）となる。
　ここで、ＦＰＧＡ１から出力される１ビットの信号に現れる量子化雑音は、送信対象である信号と各量子化器１０３－１～１０３－Ｎから出力される１ビットの信号との間に生じる量子化誤差が原因であり、１ビットの場合にはこの量子化誤差は大きくなる。
　ＦＰＧＡ１からは１ビットの信号しか出力できないため量子化器１０３－１～１０３－Ｎを１ビットの量子化器で構成しており、その結果、ＦＰＧＡ１から出力される１ビットの信号それぞれのスペクトラムをみると、主信号の周囲に高いレベルの量子化雑音が現れ、ＳＮＲが低い状態となる。そこで、実施の形態１に係るディジタル送信機では、これらの１ビットの信号を合成回路２で合成することにより、複数のステップで構成される出力が得られる。
　Ｎ＝３の例では、ステップ数が３の出力が得られる。この場合、ステップ数が１に相当する図１１の構成と比べて、送信対象である信号との間に生じる量子化誤差が小さくなる。そのため、合成回路２から出力される信号のスペクトラムは、主信号に対して量子化雑音が相対的に低いレベルとなり、ＳＮＲが向上する。ここではＮ＝３の場合について説明したが、ステップ数、すなわち閾値の異なる量子化器１０３－１～１０３－Ｎの数であるＮが増加するにつれて送信信号のＳＮＲが向上する。
　その後、合成回路２による合成後の信号は、増幅器３でその電力が増幅され、増幅器３で発生する高調波がフィルタ４で除去された後、アンテナ５から電波として送信される。
　以上のように、実施の形態１に係るディジタル送信機では、閾値の異なる複数の量子化器１０３－１～１０３－Ｎに対して１つのループフィルタ１０５を用いてデルタシグマ変調回路１０２を構成し、デルタシグマ変調回路１０２を実装したＦＰＧＡ１から出力される複数の１ビットの信号の振幅を合成回路２で合成する。これにより、実施の形態１に係るディジタル送信機では、特許文献１のようにデルタシグマ変調回路が並列化された構成と比べて、ディジタル回路の回路規模を削減しつつＳＮＲを高めることが可能となる。
　また、ディジタル送信機では、増幅器として利得の低い増幅器を用いるほうが、小型化及び低コスト化につながる。そして、利得の低い増幅器を用いつつアンテナから送信するために必要な送信信号の電力を得るためには、増幅器に入力する信号の電力を予め高めておく必要がある。
　これに対し、実施の形態１に係るディジタル送信機では、合成回路２として、図２に示したＷｉｌｋｉｎｓｏｎ型合成回路のようなアナログ受動回路で構成される合成回路を使用している。これにより、実施の形態１に係るディジタル送信機では、高周波化に伴う半導体の低電圧動作の制約を受けずに信号の振幅を高めることが可能となる。その結果、実施の形態１に係るディジタル送信機では、合成回路２の後段の増幅器３の利得を高めることなくアンテナ５から送信するために必要な電力を得ることができ、ディジタル送信機の小型化及び低コスト化が可能となる。
　なお、図１では、合成回路２の後段に増幅器３が接続された構成について示した。
　これまで説明したように、実施の形態１に係るディジタル送信機では、図１に示すＦＰＧＡ１から出力された信号が合成回路２で合成されることにより、量子化雑音のレベルを主信号に対して相対的に低いレベルにすることができる。しかしながら、合成回路２から出力される信号には量子化雑音が残っている。
　そこで、実施の形態１に係るディジタル送信機において、例えば図５に示すように、合成回路２と増幅器３との間にフィルタ６が接続されてもよい。
　このフィルタ６は、合成回路２による合成後の信号に含まれる主信号を通過し、主信号の周辺の帯域に存在している量子化雑音を除去するフィルタである。このフィルタ６としては、バンドパスフィルタ又はローパスフィルタを用いることができる。
　実施の形態１に係るディジタル送信機では、このフィルタ６を用いることで、合成回路２から出力される信号に残された量子化雑音を取り除くことができ、送信信号のＳＮＲを更に向上することができる。
　なお、図５では、フィルタ６が合成回路２と増幅器３の間に接続された例を示した。しかしながら、これに限らず、フィルタ６は、増幅器３とフィルタ４の間、又は、フィルタ４とアンテナ５の間に接続されていてもよい。
　また、図１では、ＦＰＧＡ１の後段に合成回路２が直接接続された構成について示した。しかしながら、これに限らず、例えば図６に示すように、ＦＰＧＡ１と合成回路２との間にＤＣブロック７－１～７－Ｎが接続されていてもよい。
　ＤＣブロック７－１～７－Ｎは、高周波信号を通過して直流の通過を阻止する。このＤＣブロック７－１～７－Ｎとしては、コンデンサ又はハイパスフィルタ等を用いることができる。図６では、ＤＣブロック７－１～７－Ｎとして、コンデンサが用いられた場合を示している。
　ここで、ＦＰＧＡ１から出力される１ビットの信号は、Ｈｉｇｈ（正電圧）とＬｏｗ（ＧＮＤ）の２値で構成される時間変化する信号であり、この１ビットの信号にはＤＣ成分が含まれる。そこで、実施の形態１に係るディジタル送信機では、この１ビットの信号をＤＣブロック７－１～７－Ｎに入力することによって、ＤＣ成分を除去したうえで信号の合成を行うことができる。
　また、上記では、合成回路２として、図２Ａに示すＷｉｌｋｉｎｓｏｎ型合成回路に代表される同相合成回路２ａを用いた構成について示した。
　しかしながら、これに限らず、合成回路２としては、図７に示すマーチャントバランに代表される逆相合成回路２ｂを用いることもできる。図７に示すマーチャントバランは、伝送線路で構成される。
　合成回路２として逆相合成回路２ｂを用いた場合でのディジタル送信機の構成例を図８に示す。図８では、説明を簡略化するため、量子化器１０３－１～１０３－Ｎとして２つの量子化器を用いた場合について示すが、この構成は偶数個の量子化器を用いて構成することができる。
　図８に示したディジタル送信機では、２つの量子化器のうち片方の量子化器１０３－２の出力にインバータ１０６が追加で接続されている。
　インバータ１０６は、量子化器１０３－２により出力された１ビットの信号を反転する。このインバータ１０６による反転後の信号は、逆相合成回路２ｂに出力される。
　そして、逆相合成回路２ｂは、インバータ１０６による反転後の信号を再度反転して、量子化器１０３－１により出力された信号と振幅の合成を行う。よって、図５に示す構成では、結果として図１に示す構成と同様の効果が得られる。
　なお、図８では、量子化器１０３－２の後段にインバータ１０６が接続された構成について示した。しかしながら、これに限らず、対となる量子化器（量子化器１０３－１及び量子化器１０３－２）による出力信号が、互いにビット反転した値となるように構成されていればよい。
　例えば、量子化器１０３－２の後段にではなく、量子化器１０３－１の後段にインバータ１０６が接続されていてもよい。
　また、例えば、インバータ１０６は用いずに、量子化器１０３－２として、量子化器１０３－１に対してビット反転した値を出力する量子化器を用いてもよい。例えば、量子化器１０３－２として、予め設定された閾値とループフィルタ１０５によるディジタル処理後の信号が示す値とを比較し、当該ディジタル処理後の信号が示す値が閾値以上である場合は０を示す信号を出力し、当該ディジタル処理後の信号が示す値が閾値未満である場合は１を示す信号を出力する量子化器を用いてもよい。
　以上のように、この実施の形態１によれば、デルタシグマ変調回路１０２は、外部から入力された信号に対してディジタル処理を行うループフィルタ１０５と、ループフィルタ１０５によるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器１０３－１～１０３－Ｎと、量子化器１０３－１～１０３－Ｎにより出力された信号が示す値の平均値を算出し、ループフィルタ１０５にフィードバックする平均化回路１０４とを備え、量子化器１０３－１～１０３－Ｎが用いる閾値は、値が互いに異なる。これにより、実施の形態１に係るデルタシグマ変調回路１０２は、単一構成で、主信号に対して量子化雑音の相対的に低減することを可能とする複数の信号を生成可能となる。
　また、この実施の形態１によれば、ディジタル送信機は、送信対象である信号を生成するモデム１０１と、モデム１０１により生成された信号に対してディジタル処理を行うループフィルタ１０５と、ループフィルタ１０５によるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器１０３－１～１０３－Ｎと、量子化器１０３－１～１０３－Ｎにより出力された信号が示す値の平均値を算出し、ループフィルタ１０５にフィードバックする平均化回路１０４と、量子化器１０３－１～１０３－Ｎにより出力された信号の振幅を合成する合成回路２と、合成回路２による合成後の信号の電力を増幅する増幅器３と、増幅器３による増幅後の信号を電波として空間に放射するアンテナ５とを備え、量子化器１０３－１～１０３－Ｎが用いる閾値は、値が互いに異なる。これにより、実施の形態１に係るディジタル送信機は、従来に対し、ＦＰＧＡ１の回路規模増大を抑制しつつ送信信号のＳＮＲを向上可能となり、且つ、ディジタル送信機の小型化及び低コスト化が実現可能となる。
実施の形態２．
　実施の形態２では、実施の形態１で示したディジタル送信機をアレーアンテナに適用した場合での構成例について示す。
　図９に示す実施の形態２に係るディジタル送信機では、図１に示す実施の形態１に係るディジタル送信機に対し、量子化器１０３－１～１０３－Ｎが複数の量子化器群１０７－Ｋ（量子化器１０３－１－１～１０３－１－Ｌ及び量子化器１０３－２－１～１０３－２－Ｍ）に変更され、合成回路２が複数の合成回路２－Ｋ（合成回路２－１及び合成回路２－２）に変更され、増幅器３が複数の増幅器３－Ｋ（増幅器３－１及び増幅器３－２）に変更され、フィルタ４が複数のフィルタ４－Ｋ（フィルタ４－１及びフィルタ４－２）に変更され、アンテナ５が複数のアンテナ５－Ｋ（アンテナ５－１及びアンテナ５－２）に変更され、複数の移相器８－Ｋ（移相器８－１及び移相器８－２）が追加されている。図９に示す実施の形態２に係るディジタル送信機におけるその他の構成例については、図１に示す実施の形態１に係るディジタル送信機と同様であり、同一の符号を付してその説明を省略する。
　なお、図９では、説明の簡略化のため、Ｋ＝２の場合を示しているが、Ｋは３以上であってもよい。
　量子化器１０３－１－１～１０３－１－Ｌは、それぞれ、ループフィルタ１０５によるディジタル処理後の信号を、１ビットの信号に変換する。この量子化器１０３－１－１～１０３－１－Ｌによる変換後の信号は、それぞれ、平均化回路１０４及び合成回路２－１に出力される。
　より具体的には、量子化器１０３－１－１～１０３－１－Ｌは、それぞれ、予め設定された閾値とループフィルタ１０５によるディジタル処理後の信号が示す値とを比較し、その大小関係に応じた１ビットの信号を出力する。
　例えば、量子化器１０３－１－１～１０３－１－Ｌは、それぞれ、上記ディジタル処理後の信号が示す値が閾値以上である場合には１を示す信号を出力し、上記ディジタル処理後の信号が示す値が閾値未満である場合には０を示す信号を出力する。
　なお、量子化器１０３－１－１～１０３－１－Ｌが用いる閾値は、値が互いに異なる。例えば、量子化器１０３－１－１～１０３－１－Ｌが用いる閾値は、等間隔に設定されていてもよい。
　量子化器１０３－２－１～１０３－２－Ｍは、それぞれ、ループフィルタ１０５によるディジタル処理後の信号を、１ビットの信号に変換する。この量子化器１０３－２－１～１０３－２－Ｍによる変換後の信号は、それぞれ、平均化回路１０４及び合成回路２－２に出力される。
　より具体的には、量子化器１０３－２－１～１０３－２－Ｍは、それぞれ、予め設定された閾値とループフィルタ１０５によるディジタル処理後の信号が示す値とを比較し、その大小関係に応じた１ビットの信号を出力する。
　例えば、量子化器１０３－２－１～１０３－２－Ｍは、それぞれ、上記ディジタル処理後の信号が示す値が閾値以上である場合には１を示す信号を出力し、上記ディジタル処理後の信号が示す値が閾値未満である場合には０を示す信号を出力する。
　なお、量子化器１０３－２－１～１０３－２－Ｍが用いる閾値は、値が互いに異なる。例えば、量子化器１０３－２－１～１０３－２－Ｍが用いる閾値は、等間隔に設定されていてもよい。
　なお、量子化器１０３－１－１～１０３－１－Ｌと量子化器１０３－２－１～１０３－２－Ｍとの間では、同じ値の閾値が設定されていてもよいし、異なる値の閾値が設定されていてもよい。
　また、Ｌ及びＭは同数であってもよいし、異なる数であってもよい。
　なお、実施の形態２における平均化回路１０４は、量子化器１０３－１－１～１０３－１－Ｌにより出力された１ビットの信号及び量子化器１０３－２－１～１０３－２－Ｍにより出力された１ビットの信号に基づいて、これらの信号が示す値の平均値を算出する。この平均化回路１０４により算出された平均値を示す信号は、ループフィルタ１０５にフィードバックされる。
　合成回路２－１は、ＦＰＧＡ１により出力された複数の１ビットの信号のうち、量子化器１０３－１－１～１０３－１－Ｌにより出力された１ビットの信号の振幅を合成する。この合成回路２－１による合成後の信号は、増幅器３－１に出力される。
　この合成回路２－１としては、アナログ受動回路で構成された合成回路が用いられる。
　合成回路２－２は、ＦＰＧＡ１により出力された複数の１ビットの信号のうち、量子化器１０３－２－１～１０３－２－Ｍにより出力された１ビットの信号の振幅を合成する。この合成回路２－２による合成後の信号は、増幅器３－２に出力される。
　この合成回路２－２としては、アナログ受動回路で構成された合成回路が用いられる。
　移相器８－１は、合成回路２－１による合成後の信号の位相を変化させる。すなわち、移相器８－１は、ディジタル送受信機に設けられた制御回路（不図示）による設定に基づいて、合成回路２－１による合成後の信号の位相を回転する。この移相器８－１による位相の変化後の信号は、増幅器３－１に出力される。
　移相器８－２は、合成回路２－２による合成後の信号の位相を変化させる。すなわち、移相器８－２は、ディジタル送受信機に設けられた制御回路（不図示）による設定に基づいて、合成回路２－２による合成後の信号の位相を回転する。この移相器８－２による位相の変化後の信号は、増幅器３－２に出力される。
　増幅器３－１は、合成回路２－１による合成後の信号の電力を増幅する。この増幅器３－１による増幅後の信号は、フィルタ４－１に出力される。
　この増幅器３－１としては、例えばＣＭＯＳ等の半導体を用いた増幅器が用いられる。
　増幅器３－２は、合成回路２－２による合成後の信号の電力を増幅する。この増幅器３－２による増幅後の信号は、フィルタ４－２に出力される。
　この増幅器３－２としては、例えばＣＭＯＳ等の半導体を用いた増幅器が用いられる。
　フィルタ４－１は、増幅器３－１による増幅後の信号に含まれる高調波を除去する。このフィルタ４－１による高調波の除去後の信号は、アンテナ５－１に出力される。
　このフィルタ４－１としては、例えばローパスフィルタが用いられる。
　なお、このフィルタ４－１は、ディジタル送信機に必須の構成ではない。
　フィルタ４－２は、増幅器３－２による増幅後の信号に含まれる高調波を除去する。このフィルタ４－２による高調波の除去後の信号は、アンテナ５－２に出力される。
　このフィルタ４－２としては、例えばローパスフィルタが用いられる。
　なお、このフィルタ４－２は、ディジタル送信機に必須の構成ではない。
　アンテナ５－１は、フィルタ４－１による高調波の除去後の信号を、電波として空間に放射する。
　このアンテナ５－１として、例えばパッチアンテナが用いられる。
　アンテナ５－２は、フィルタ４－２による高調波の除去後の信号を、電波として空間に放射する。
　このアンテナ５－２として、例えばパッチアンテナが用いられる。
　次に、図９に示す実施の形態２に係るディジタル送信機の動作例について説明する。
　図９に示す実施の形態２に係るディジタル送信機では、モデム１０１で生成された信号がループフィルタ１０５に入力されると、平均化回路１０４の出力との間でディジタル処理が施され、量子化器１０３－１－１～１０３－１－Ｌ及び量子化器１０３－２－１～１０３－２－Ｍに出力される。なお、ループフィルタ１０５の内部では、加算器１０５１で、モデム１０１により生成された信号と、平均化回路１０４の出力に対して遅延器１０５３で１クロックだけ遅延された信号との差をとり、その差を示す信号を加算器１０５２及び遅延器１０５４で積算する。
　また、量子化器１０３－１－１～１０３－１－Ｌには、それぞれ異なる閾値（Ｔ１～ＴＬ）が設定されている。そして、この量子化器１０３－１－１～１０３－１－Ｌは、それぞれ、ループフィルタ１０５からの信号に対して、閾値（Ｔ１～ＴＬ）に基づいて得られた１ビットの信号を出力する。
　同様に、量子化器１０３－２－１～１０３－２－Ｍには、それぞれ異なる閾値（ＴＬ＋１～ＴＬ＋Ｍ）が設定されている。そして、この量子化器１０３－２－１～１０３－２－Ｍは、それぞれ、ループフィルタ１０５からの信号に対して、閾値（ＴＬ＋１～ＴＬ＋Ｍ）に基づいて得られた１ビットの信号を出力する。
　そして、量子化器１０３－１－１～１０３－１－Ｌ及び量子化器１０３－２－１～１０３－２－Ｍからそれぞれ出力される１ビットの信号は平均化回路１０４に入力され、平均化回路１０４で平均値を算出したのち、ループフィルタ１０５にフィードバックされる。
　そして、デルタシグマ変調回路１０２は、上記の動作を、繰り返し実行する。
　この量子化器１０３－１－１～１０３－１－Ｌから出力される１ビットの信号は、Ｈｉｇｈ及びＬｏｗで表される１ビットの信号であり、合成回路２－１でその振幅が合成される。
　同様に、量子化器１０３－２－１～１０３－２－Ｍから出力される１ビットの信号は、Ｈｉｇｈ及びＬｏｗで表される１ビットの信号であり、合成回路２－２でその振幅が合成される。
　そして、ＦＰＧＡ１から出力されたＬ個の１ビットの信号の振幅が合成回路２－１で合成された結果、ステップ数がＬの階段状の出力が得られる。この出力は、ステップ数が１に相当する図１１の構成と比べて、ステップ数がＬの分だけ送信対象である信号との間に生じる量子化誤差が小さくなる。そのため、合成回路２－１から出力される信号のスペクトラムは、主信号に対して量子化雑音が相対的に低いレベルとなり、ＳＮＲが向上する。
　同様に、ＦＰＧＡ１から出力されたＭ個の１ビットの信号の振幅が合成回路２－２で合成された結果、ステップ数がＭの階段状の出力が得られる。この出力は、ステップ数が１に相当する図１１の構成と比べて、ステップ数がＭの分だけ送信対象である信号との間に生じる量子化誤差が小さくなる。そのため、合成回路２－２から出力される信号のスペクトラムは、主信号に対して量子化雑音が相対的に低いレベルとなり、ＳＮＲが向上する。
　その後、合成回路２－１による合成後の信号は、移相器８－１で位相が回転され、増幅器３－１で電力が増幅され、増幅器３－１で発生する高調波がフィルタ４－１で除去された後、アンテナ５－１から電波として送信される。
　同様に、合成回路２－２による合成後の信号は、移相器８－２で位相が回転され、増幅器３－２で電力が増幅され、増幅器３－２で発生する高調波がフィルタ４－２で除去された後、アンテナ５－２から電波として送信される。
　なお、アンテナ５－１から送信される電波及びアンテナ５－２から送信される電波は、移相器８－１及び移相器８－２に設定した位相回転量の差だけ、主信号の位相が異なる。
　そして、アンテナ５－１から送信される電波及びアンテナ５－２から送信される電波が空間で合成されると、移相器８－１及び移相器８－２に設定した位相回転量の差に応じて、電波を送信する方向が変化される。
　以上のように、実施の形態２に係るディジタル送信機では、複数の量子化器を複数のグループである量子化器群１０７－Ｋに分け、その量子化器群１０７－Ｋ毎に合成回路２－Ｋ、増幅器３－Ｋ、フィルタ４－Ｋ及びアンテナ５－Ｋを接続し、更に合成回路２－Ｋと増幅器３－Ｋの間に移相器８－Ｋをそれぞれ接続し、各移相器８－Ｋに設定する位相回転量に差をつける。これにより、実施の形態２に係るディジタル送信機では、実施の形態１に示した効果に加えて、ディジタル送信機から送信する電波の方向を変化させることができる。
　なお、図９では、移相器８－Ｋが、合成回路２－Ｋと増幅器３－Ｋの間に接続された構成を示した。しかしながら、これに限らず、移相器８－Ｋは、増幅器３－Ｋとフィルタ４－Ｋとの間、又は、フィルタ４－Ｋとアンテナ５－Ｋとの間に接続されていてもよい。
実施の形態３．
　実施の形態１に係るディジタル送信機では、複数の量子化器１０３－１～１０３－Ｎから出力された信号を合成回路２で合成する場合を示した。これに対し、実施の形態３では、複数の量子化器１０３－１～１０３－Ｎから出力される信号を、実施の形態１に示す合成回路２ではなく、アンテナ５から放射される電波の形で空間合成する構成について示す。
　この図１０に示す実施の形態２に係るディジタル送信機では、図１に示す実施の形態１に係るディジタル送信機に対し、合成回路２が取り除かれ、増幅器３が複数の増幅器３－１～３－Ｎに変更され、フィルタ４が複数のフィルタ４－１～４－Ｎに変更され、アンテナ５が複数のアンテナ５－１～５－Ｎに変更されている。図１０に示す実施の形態３に係るディジタル送信機におけるその他の構成例については、図１に示す実施の形態１に係るディジタル送信機と同様であり、同一の符号を付してその説明を省略する。
　増幅器３－１～３－Ｎは、量子化器１０３－１～１０３－Ｎ毎に接続されている。この増幅器３－１～３－Ｎは、それぞれ、接続された量子化器１０３－１～１０３－Ｎにより出力された複数の１ビットの信号の電力を増幅する。この増幅器３－１～３－Ｎによる増幅後の信号は、接続されたフィルタ４－１～４－Ｎに出力される。
　この増幅器３－１～３－Ｎとしては、例えばＣＭＯＳ等の半導体を用いた増幅器が用いられる。
　フィルタ４－１～４－Ｎは、増幅器３－１～３－Ｎ毎に接続されている。このフィルタ４－１～４－Ｎは、それぞれ、接続された増幅器３－１～３－Ｎによる増幅後の信号に含まれる高調波を除去する。このフィルタ４－１～４－Ｎによる高調波の除去後の信号は、接続されたアンテナ５－１～５－Ｎに出力される。
　このフィルタ４－１～４－Ｎとしては、例えばローパスフィルタが用いられる。
　なお、このフィルタ４－１～４－Ｎは、ディジタル送信機に必須の構成ではない。
　アンテナ５－１～５－Ｎは、フィルタ４－１～４－Ｎ毎に接続されている。このアンテナ５－１～５－Ｎは、それぞれ、接続されたフィルタ４－１～４－Ｎによる高調波の除去後の信号を、電波として空間に放射する。
　このアンテナ５－１～５－Ｎとして、例えばパッチアンテナが用いられる。
　そして、アンテナ５－１～５－Ｎにより放射された信号は、空間で振幅が合成される。
　次に、図１０に示す実施の形態３に係るディジタル送信機の動作例について説明する。
　図１０に示す実施の形態３に係るディジタル送信機では、モデム１０１で生成された信号がループフィルタ１０５に入力されると、平均化回路１０４の出力との間でディジタル処理が施され、量子化器１０３－１～１０３－Ｎに出力される。なお、ループフィルタ１０５の内部では、加算器１０５１で、モデム１０１により生成された信号と、平均化回路１０４の出力に対して遅延器１０５３で１クロックだけ遅延された信号との差をとり、その差を示す信号を加算器１０５２及び遅延器１０５４で積算する。
　また、量子化器１０３－１～１０３－Ｎには、それぞれ異なる閾値（Ｔ１～ＴＮ）が設定されている。そして、この量子化器１０３－１～１０３－Ｎは、それぞれ、ループフィルタ１０５からの信号に対して、閾値（Ｔ１～ＴＮ）に基づいて得られた１ビットの信号を出力する。
　そして、量子化器１０３－１～１０３－Ｎからそれぞれ出力される１ビットの信号は平均化回路１０４に入力され、平均化回路１０４で各信号が示す値の平均値が算出された後、ループフィルタ１０５にフィードバックされる。
　そして、デルタシグマ変調回路１０２は、上記の動作を、繰り返し実行する。
　この量子化器１０３－１～１０３－Ｎから出力される１ビットの信号は、Ｈｉｇｈ及びＬｏｗで表される１ビット信号である。
　その後、ＦＰＧＡ１から出力された１ビットの信号は、それぞれ、増幅器３－１～３－Ｎで電力が増幅され、増幅器３－１～３－Ｎで発生する高調波がフィルタ４－１～４－Ｎで除去された後、アンテナ５－１～５－Ｎから電波として送信される。
　そして、アンテナ５－１～５－Ｎから送信された電波は、空間で合成される。
　アンテナ５－１～５－Ｎから送信された電波が空間で合成された結果、合成回路２で合成する場合と同様にステップ数がＮの階段状の出力が得られる。この出力は、ステップ数が１に相当する図１１の構成と比べて、ステップ数がＮの分だけ送信対象である信号との間に生じる量子化誤差が小さくなる。そのため、空間で合成された信号のスペクトラムは、主信号に対して量子化雑音が相対的に低いレベルとなり、ＳＮＲが向上する。
　以上のように、実施の形態３に係るディジタル送信機では、個々の量子化器１０３－１～１０３－Ｎに対して増幅器３－１～３－Ｎ、フィルタ４－１～４－Ｎ及びアンテナ５－１～５－Ｎをそれぞれ接続し、アンテナ５－１～５－Ｎから送信された電波を空間で合成する。これにより、実施の形態３に係るディジタル送信機では、実施の形態１に係るディジタル送信機に対し、合成回路２を不要とすることができる。
　なお、各実施の形態の自由な組合わせ、或いは各実施の形態の任意の構成要素の変形、若しくは各実施の形態において任意の構成要素の省略が可能である。
　本開示に係るデルタシグマ変調回路は、単一構成で、主信号に対して量子化雑音の相対的に低減することを可能とする複数の信号を生成可能となり、ディジタル回路に実装されるデルタシグマ変調回路等に用いるのに適している。
　１　ＦＰＧＡ（ディジタル回路）、２　合成回路、２ａ　同相合成回路、２ｂ　逆相合成回路、３　増幅器、４　フィルタ、５　アンテナ、６　フィルタ、７　ＤＣブロック、８　移相器、１０１　モデム、１０２　デルタシグマ変調回路、１０３　量子化器、１０４　平均化回路、１０５　ループフィルタ、１０６　インバータ、１０７　量子化器群、１０５１　加算器、１０５２　加算器、１０５３　遅延器、１０５４　遅延器。

Claims (9)

  1. 　外部から入力された信号に対してディジタル処理を行うループフィルタと、
    　前記ループフィルタによるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器と、
    　前記量子化器により出力された信号が示す値の平均値を算出し、前記ループフィルタにフィードバックする平均化回路とを備え、
    　前記量子化器が用いる閾値は、値が互いに異なる
    　ことを特徴とするデルタシグマ変調回路。
  2. 　外部から入力された信号に対してディジタル処理を行うループフィルタと、
    　前記ループフィルタによるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器と、
    　前記量子化器により出力された信号が示す値の平均値を算出し、前記ループフィルタにフィードバックする平均化回路と、
    　前記量子化器により出力された信号の振幅を合成する合成回路とを備え、
    　前記量子化器が用いる閾値は、値が互いに異なる
    　ことを特徴とするディジタル送信回路。
  3. 　送信対象である信号を生成するモデムと、
    　前記モデムにより生成された信号に対してディジタル処理を行うループフィルタと、
    　前記ループフィルタによるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器と、
    　前記量子化器により出力された信号が示す値の平均値を算出し、前記ループフィルタにフィードバックする平均化回路と、
    　前記量子化器により出力された信号の振幅を合成する合成回路と、
    　前記合成回路による合成後の信号の電力を増幅する増幅器と、
    　前記増幅器による増幅後の信号を電波として空間に放射するアンテナとを備え、
    　前記量子化器が用いる閾値は、値が互いに異なる
    　ことを特徴とするディジタル送信機。
  4. 　送信対象である信号を生成するモデムと、
    　前記モデムにより生成された信号に対してディジタル処理を行うループフィルタと、
    　前記ループフィルタによるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器と、
    　前記量子化器により出力された信号が示す値の平均値を算出し、前記ループフィルタにフィードバックする平均化回路と、
    　前記量子化器を複数のグループに分けた量子化器群毎に接続され、当該量子化器群に含まれる量子化器より出力された信号の振幅を合成する複数の合成回路と、
    　前記合成回路毎に接続され、当該合成回路による合成後の信号の位相を変化させる複数の移相器と、
    　前記移相器毎に接続され、当該移相器による位相の変化後の信号の電力を増幅する複数の増幅器と、
    　前記増幅器毎に接続され、当該増幅器による増幅後の信号を電波として空間に放射する複数のアンテナとを備え、
    　前記量子化器群が用いる閾値は、値が互いに異なる
    　ことを特徴とするディジタル送信機。
  5. 　送信対象である信号を生成するモデムと、
    　前記モデムにより生成された信号に対してディジタル処理を行うループフィルタと、
    　前記ループフィルタによるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器と、
    　前記量子化器により出力された信号が示す値の平均値を算出し、前記ループフィルタにフィードバックする平均化回路と、
    　前記量子化器毎に接続され、当該量子化器により出力された信号の電力を増幅する複数の増幅器と、
    　前記増幅器毎に接続され、当該増幅器による増幅後の信号を電波として空間に放射する複数のアンテナとを備え、
    　前記量子化器が用いる閾値は、値が互いに異なり、
    　前記アンテナにより放射された信号は空間で振幅が合成される
    　ことを特徴とするディジタル送信機。
  6. 　前記合成回路は、アナログ受動回路で構成された
    　ことを特徴とする請求項３又は請求項４記載のディジタル送信機。
  7. 　前記量子化器が用いる閾値は、等間隔に設定された
    　ことを特徴とする請求項１記載のデルタシグマ変調回路。
  8. 　前記量子化器が用いる閾値は、等間隔に設定された
    　ことを特徴とする請求項２記載のディジタル送信回路。
  9. 　前記量子化器が用いる閾値は、等間隔に設定された
    　ことを特徴とする請求項３から請求項５のうちの何れか１項記載のディジタル送信機。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006262488A (ja) * 2005-03-17 2006-09-28 Infineon Technologies Ag 制御装置、および、シグマデルタ型アナログ／デジタルコンバータにおける量子化器のリファレンスの割り当てをスクランブルするための方法
WO2008129975A1 (ja) * 2007-04-18 2008-10-30 Advantest Corporation Ｄａ変換器及びｄａ変換方法
JP2014220647A (ja) * 2013-05-08 2014-11-20 株式会社半導体理工学研究センター Δσａ／ｄ変換装置
WO2017085789A1 (ja) * 2015-11-17 2017-05-26 三菱電機株式会社 ディジタル送信機

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006262488A (ja) * 2005-03-17 2006-09-28 Infineon Technologies Ag 制御装置、および、シグマデルタ型アナログ／デジタルコンバータにおける量子化器のリファレンスの割り当てをスクランブルするための方法
WO2008129975A1 (ja) * 2007-04-18 2008-10-30 Advantest Corporation Ｄａ変換器及びｄａ変換方法
JP2014220647A (ja) * 2013-05-08 2014-11-20 株式会社半導体理工学研究センター Δσａ／ｄ変換装置
WO2017085789A1 (ja) * 2015-11-17 2017-05-26 三菱電機株式会社 ディジタル送信機

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