WO2023199394A1 - ディジタル送信機 - Google Patents

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達也 萩原
英之 中溝
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三菱電機株式会社
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    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems

Definitions

  • An object of the present disclosure is to provide a digital transmitter that can suppress deterioration of the SN ratio of a signal transmitted from the digital transmitter.
  • the amplifiers 11(1) to 11(n) amplify the plurality of ⁇ modulation signals DL, and the filters 12(1) to 12(n) filter the amplified plurality of ⁇ modulation signals DL, and the antenna 13( 1) to 13(n) radiate a plurality of filtered ⁇ modulated signals DL into space.
  • variable delay circuit unit 21 has variable delay circuits 21(1) to 21(n), as shown in FIG.
  • variable delay circuits 21(1) to 21(n) adjust the amount of delay of the ⁇ modulation signal DL output from the CDR circuit 3(1) to CDR circuit 3(n). For example, the variable delay circuit 21(1) adjusts the delay amount of the ⁇ modulation signal DL output from the CDR circuit 3(1), and the variable delay circuit unit 21(2) adjusts the delay amount of the ⁇ modulation signal DL output from the CDR circuit 3(2). The variable delay circuit unit 21(n) adjusts the delay amount of the ⁇ modulated signal DL output from the CDR circuit 3(n).
  • the digital transmitter DS of the modified example as a phased array antenna, can perform in-phase synthesis of the plurality of ⁇ modulation signals DL radiated from the antennas 13(1) to 13(n) in a desired direction.

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Abstract

ディジタル送信機（ＤＳ）は、クロック（ＣＬ）を生成するクロック生成回路（１Ａ）と、クロック（ＣＬ）に基づきディジタル変調信号（ＤＧ）にデルタシグマ変調を施すことにより、第１のデルタシグマ変調信号（ＤＬ）を生成するデルタシグマ変調回路（１Ｃ）と、第１のデルタシグマ変調信号（ＤＬ）を複数の第２のデルタシグマ変調信号（ＤＬ）に分配する分配回路（２）と、複数の第２のデルタシグマ変調信号（ＤＬ）をリタイミングする複数の再生回路（３）と、複数の再生回路（３）から出力される、リタイミングされた複数の第２のデルタシグマ変調信号（ＤＬ）を合成する合成回路（４）と、を含み、複数の再生回路（３）のループ帯域が、クロック生成回路（１Ａ）のループ帯域以下であり、分配回路（２）が、分配を、複数の第２のデルタシグマ変調信号（ＤＬ）がキャリア周波数で同相になるように行い、または、合成回路（４）が、合成を、リタイミングされた複数の第２のデルタシグマ変調信号（ＤＬ）がキャリア周波数で同相になるように行う。

Description

ディジタル送信機
　本開示は、ディジタル送信機に関する。
　非特許文献１に記載のディジタル送信機は、モデム等で生成されたベースバンド周波数帯の変調信号をデルタシグマ変調回路によりデルタシグマ変調することによって、直接、高周波数帯に変換し送信する。これにより、前記ディジタル送信機は、前記送信を安価で汎用的なＩＣ、例えば、ＦＰＧＡ（Field-Programmable Gate Array）を用いて実現することができる。上記したデルタシグマ変調回路を駆動するクロック生成回路として、例えば、上記したＦＰＧＡ内部のＰＬＬ（Phase Lock Loop）回路を用いる。
前畠貴、戸谷一幸、亀田卓、末松憲治、「1ビットディジタルRF送信機に関する要素技術開発」、信学技報、vol.113、no.57、SR2013-2、pp.9-15、2013年5月
　しかしながら、上記したＰＬＬ回路の位相雑音が大きいと、上記したデルタシグマ変調回路によりデルタシグマ変調されたディジタル変調信号の位相雑音が大きくなり、上記したディジタル送信機から送信される信号のＳＮ比が劣化し、即ち、通信品質が劣化するとの課題があった。
　本開示の目的は、ディジタル送信機から送信される信号のＳＮ比の劣化を抑制することができるディジタル送信機を提供することにある。
　上記した課題を解決すべく、本開示に係るディジタル送信機は、クロックを生成するクロック生成回路と、クロックに基づきディジタル変調信号にデルタシグマ変調を施すことにより、第１のデルタシグマ変調信号を生成するデルタシグマ変調回路と、第１のデルタシグマ変調信号を複数の第２のデルタシグマ変調信号に分配する分配回路と、複数の第２のデルタシグマ変調信号をリタイミングする複数の再生回路と、複数の再生回路から出力される、リタイミングされた複数の第２のデルタシグマ変調信号を合成する合成回路と、を含み、複数の再生回路のループ帯域が、クロック生成回路のループ帯域以下であり、分配回路が、分配を、複数の第２のデルタシグマ変調信号がキャリア周波数で同相になるように行い、または、合成回路が、合成を、リタイミングされた複数の第２のデルタシグマ変調信号がキャリア周波数で同相になるように行う。
　本開示に係るディジタル送信機によれば、ディジタル送信機から送信される信号のＳＮ比の劣化を抑制することができる。
実施形態１のディジタル送信機ＤＳの構成を示す。 図２Ａは、実施形態１の離調周波数及び位相雑音間の特性の一例（同相合成の前）を示す。図２Ｂは、実施形態１の離調周波数及び位相雑音間の特性の一例（同相合成の後）を示す。 図３Ａは、変形例１の離調周波数及び位相雑音間の特性の一例（同相合成の前）を示す。図３Ｂは、変形例１の離調周波数及び位相雑音間の特性の一例（同相合成の後）を示す。 変形例２の同相分配回路２及び同相合成回路４を構成する縦続直列共振回路１０１の構成を示す。 変形例２の同相分配回路２の構成を示す。 変形例２の同相合成回路４の構成を示す。 実施形態２のディジタル送信機ＤＳの構成を示す。 変形例のディジタル送信機ＤＳの構成を示す。 実施形態３のディジタル送信機ＤＳの構成を示す。
　本開示に係るディジタル送信機の実施形態について説明する。
実施形態１．
〈実施形態１〉
　実施形態１のディジタル送信機ＤＳについて説明する。
〈実施形態１の構成及び動作〉
　図１は、実施形態１のディジタル送信機ＤＳの構成を示す。
　実施形態１のディジタル送信機ＤＳは、図１に示されるように、変調信号出力回路１と、同相分配回路２と、ＣＤＲ回路ユニット３と、同相合成回路４と、増幅器５と、フィルタ６と、アンテナ７と、を含む。
　クロック生成回路１Ａは、「クロック生成回路」に対応し、ΔΣ変調回路１Ｃは、「デルタシグマ変調回路」に対応し、同相分配回路２は、「分配回路」に対応し、ＣＤＲ回路ユニット３は、「再生回路」に対応し、同相合成回路４は、「合成回路」に対応する。
　変調信号出力回路１は、図１に示されるように、クロック生成回路１Ａと、モデム１Ｂと、ΔΣ変調回路１Ｃと、を有する。クロック生成回路１Ａは、従来知られたＰＬＬ回路ＰＫ（図示せず。）を備え、クロックＣＬを生成する。モデム１Ｂは、送信すべき通信データＴＤをクロックＣＬに基づきディジタル変調することによりディジタル変調信号ＤＧ（例えば、多ビット）を生成する。ΔΣ変調回路１Ｃは、ディジタル変調信号ＤＧをクロックＣＬに基づきデルタシグマ変調することによりΔΣ変調信号ＤＬ（例えば、１ビット）を生成する。
　同相分配回路２は、例えば、ウィルキンソン型の同相分配回路である。同相分配回路２は、分配後の複数のΔΣ変調信号ＤＬが１つの（同一の）キャリア周波数（ＲＦ周波数）において同相となるように、ΔΣ変調回路１Ｃから出力されるΔΣ変調信号ＤＬをＣＤＲ回路ユニット３内のＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）（ｎは、２以上の整数）に分配する。
　ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）は、ＰＬＬ回路（図示せず。）から構成されている。ＰＬＬ回路は、例えば、位相比較回路、位相同期用ループフィルタ、及び電圧制御発振器を内蔵する。ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）は、同相分配回路２により分配されたΔΣ変調信号ＤＬをいわゆるリタイミングし、より詳しくは、上記したＰＬＬ回路により複数のΔΣ変調信号ＤＬからクロック成分を抽出することにより再生クロック信号を生成し、かつ、前記再生クロック信号を用いて複数のΔΣ変調信号ＤＬをリタイミングする。ここで、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）は、相互に同一の動作を行う。
　同相合成回路４は、例えば、ウィルキンソン型の同相合成回路である。同相合成回路４は、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）によりリタイミングされた複数のΔΣ変調信号ＤＬが１つの（同一の）キャリア周波数（ＲＦ周波数）において同相となるように、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）から出力される複数のΔΣ変調信号ＤＬを合成する。
　増幅器５は、同相合成回路４により合成されたΔΣ変調信号ＤＬを増幅する。フィルタ６は、増幅器５により増幅されたΔΣ変調信号ＤＬを濾波し、即ち、量子化雑音及び不要波を抑圧する。アンテナ７は、フィルタ６により濾波されたΔΣ変調信号ＤＬを送信し、即ち、空間に放射する。
　図２は、実施形態１の離調周波数及び位相雑音間の特性の一例を示す。
　ΔΣ変調回路１Ｃの位相雑音は、クロック生成回路１Ａの位相雑音が支配的となることから、より詳しくは、クロック生成回路１Ａの上記したＰＬＬ回路ＰＫの位相雑音が支配的となることから、図２Ａ中の点線で示されるように、雑音レベルが高い。
　ΔΣ変調回路１Ｃから出力されるΔΣ変調信号ＤＬは、上述したように、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）によりリタイミングされる。ここで、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）のループ帯域が、クロック生成回路１Ａ内部のＰＬＬ回路ＰＫのループ帯域と同一であると、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）の位相雑音は、図２Ａ中の実線で示されるように、ΔΣ変調回路１Ｃの位相雑音と同等になる。
　ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）から出力される複数のΔΣ変調信号ＤＬは、上述したように、同相合成回路４により同相合成される。ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）から出力されるループ帯域内であるΔΣ変調信号ＤＬは、相互に同相であることから、電圧加算される。対照的に、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）のループ帯域外である雑音は、相互に無相関であることから、上記した電圧加算ではなく、電力加算される。その結果、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）の位相雑音は、図２Ｂ中の実線で示されるように、ΔΣ変調回路１Ｃの位相雑音（図２Ａの実線、及び図２Ｂの実線で図示。）に比して低減され、具体的には、雑音の電力は、信号の電力に比して、２合成（２つの信号を合成する場合）で３ｄＢだけ低減され、４合成（４つの信号を合成する場合）で６ｄＢだけ低減される。
〈実施形態１の効果〉
　上述したように、実施形態１のディジタル送信機ＤＳでは、同相合成回路４は、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）から出力される、ループ帯域内でありかつ相互に同相である複数のΔΣ変調信号ＤＬを電圧加算し、対照的に、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）から出力される、ループ帯域外でありかつ相互に無相関である複数の雑音を電力加算する。
　これにより、キャリア電力（信号電力）の増加に比して、雑音電力の増加が少ない。その結果、同相合成後のΔΣ変調信号ＤＬの位相雑音を、上記した同相合成の下での電圧加算及び電力加算が行われることなく出力されるΔΣ変調信号ＤＬの位相雑音に比して改善することができる。
　同相分配回路２及び同相合成回路４のいずれかが、同相の機能を確保するための構成（図４～図６に図示。）を有すれば足り、換言すれば、同相分配回路２及び同相合成回路４の両回路が、上記した同相の機能を確保するための構成を有する必要は無い。
〈変形例１〉
　図３は、変形例１の離調周波数及び位相雑音間の特性の一例を示す。
　実施形態１では、図２Ａに示されるように、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）のループ帯域は、ΔΣ変調回路１Ｃのループ帯域と同一である。
　変形例１では、上記とは相違し、図３Ａに示されるように、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）のループ帯域は、ΔΣ変調回路１Ｃのループ帯域より狭い。ここで、一般に、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）のループ帯域外の位相雑音は、クロック生成回路１Ａのループ帯域外の位相雑音よりも良好である。従って、変形例１では、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）のループ帯域内の位相雑音は、クロック生成回路１Ａのループ帯域内の位相雑音と変わらないものの、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）のループ帯域外の位相雑音は、クロック生成回路１Ａのループ帯域外の位相雑音に比して改善される。
　さらに、同相合成回路４が、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）から出力される複数のΔΣ変調信号ＤＬを同相合成することにより、図３Ｂに示されるように、同相合成回路４のループ帯域外の位相雑音は、図２Ｂに図示の同相合成回路４のループ帯域外の位相雑音と同様に改善される。
　以上より、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）のループ帯域が、クロック生成回路１Ａのループ帯域以下であることが望ましいといえる。
〈変形例２〉
　図４は、変形例２の同相分配回路２及び同相合成回路４を構成する縦続直列共振回路１０１の構成を示す。
　図５は、変形例２の同相分配回路２の構成を示す。
　図６は、変形例２の同相合成回路４の構成を示す。
〈縦続直列共振回路１０１の構成〉
　同相分配回路２及び同相合成回路４（両回路とも、図１に図示。）は、図４に示されるように、縦続直列共振回路１０１により構成されてもよい。縦続直列共振回路１０１は、例えば、相互に縦続接続された直列共振回路１０２（１）～１０２（４）からなり、各直列共振回路１０２は、コンデンサ及びインダクタを備える。
〈同相分配回路２の構成〉
　図５に図示された、縦続直列共振回路１０１から構成される同相分配回路２では、直列共振回路１０２（１）～１０２（４）の各共振周波数がΔΣ変調信号ＤＬのキャリア周波数と同一になるように、コンデンサの値及びインダクタの値が設定される。
　上記に加えて、図５に示されるように、縦続直列共振回路１０１の端子ＴＡには、ΔΣ変調回路１Ｃ（図１に図示。）の出力端子が接続され、かつ、縦続直列共振回路１０１の端子ＴＢ１～ＴＢ５には、ＣＤＲ回路３（１）～ＣＤＲ回路３（５）（ｎ＝５を想定する場合）の入力端子が接続される。
　上記した構成により、直列共振回路１０２（１）～１０２（４）の両端でのΔΣ変調信号ＤＬが同相となることから、同相である複数のΔΣ変調信号ＤＬがＣＤＲ回路３（１）～ＣＤＲ回路３（５）へ出力される。
〈同相合成回路４の構成〉
　図６に図示された、縦続直列共振回路１０１から構成される同相合成回路４では、直列共振回路１０２（１）～１０２（４）の各共振周波数がΔΣ変調信号ＤＬのキャリア周波数と同一になるように、コンデンサの値及びインダクタの値が設定される。
　上記に加えて、図６に示されるように、縦続直列共振回路１０１の端子ＴＢ１～ＴＢ５には、ＣＤＲ回路３（１）～ＣＤＲ回路３（５）（ｎ＝５を想定する場合）が接続され、かつ、縦続直列共振回路１０１の端子ＴＡには、増幅器５（図１に図示。）の入力端子が接続される。
　上記した構成により、直列共振回路１０２（１）～１０２（４）の両端でのΔΣ変調信号ＤＬが同相となることから、ＣＤＲ回路３（１）～ＣＤＲ回路３（５）からの複数のΔΣ変調信号ＤＬが同相で合成され、同相で合成されたΔΣ変調信号ＤＬが増幅器５へ出力される。
実施形態２．
〈実施形態２〉
　実施形態２のディジタル送信機ＤＳについて説明する。
〈実施形態２の構成〉
　図７は、実施形態２のディジタル送信機ＤＳの構成を示す。
　実施形態２のディジタル送信機ＤＳは、実施形態１のディジタル送信機ＤＳ（図１に図示。）と同様に、変調信号出力回路１と、同相分配回路２と、ＣＤＲ回路ユニット３と、を含む。実施形態２のディジタル送信機ＤＳは、他方で、実施形態１のディジタル送信機ＤＳと相違し、実施形態１の同相合成回路４、増幅器５、フィルタ６に代えて、増幅器ユニット１１と、フィルタユニット１２と、アンテナユニット１３と、を含む。
　図７に示されるように、増幅器ユニット１１は、増幅器１１（１）～１１（ｎ）を有し、フィルタユニット１２は、フィルタ１２（１）～１２（ｎ）を有し、アンテナユニット１３は、アンテナ１３（１）～１３（ｎ）を有する。
〈実施形態２の動作〉
　実施形態２のディジタル送信機ＤＳの動作について説明する。
　実施形態２のディジタル送信機ＤＳでは、変調信号出力回路１～ＣＤＲ回路ユニット３は、実施形態１の変調信号出力回路１～ＣＤＲ回路ユニット３と同様に動作する。それにより、ＣＤＲ回路ユニット３内のＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）から、分配されかつリタイミングされた複数のΔΣ変調信号ＤＬが、増幅器ユニット１１内の増幅器１１（１）～１１（ｎ）へ出力される。
　増幅器１１（１）～１１（ｎ）は、複数のΔΣ変調信号ＤＬを増幅し、フィルタ１２（１）～１２（ｎ）は、増幅された複数のΔΣ変調信号ＤＬを濾波し、アンテナ１３（１）～１３（ｎ）は、濾波された複数のΔΣ変調信号ＤＬを空間に放射する。
　複数のアンテナ１３（１）～１３（ｎ）から放射された複数のΔΣ変調信号ＤＬは、空間中で合成される。複数のアンテナ１３（１）～１３（ｎ）から放射された、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）のループ帯域内にある複数のΔΣ変調信号ＤＬは、キャリア電力（信号電力）が相互に同相であることから、電圧加算される。他方で、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）のループ帯域外にある位相雑音は、相互に無相関であることから、電圧加算でなく、電力加算される。これにより、実施形態１と同様に、ディジタル送信機ＤＳから出力されるΔΣ変調信号ＤＬの位相雑音を改善することができる。
〈実施形態２の効果〉
　上述したように、実施形態２のディジタル送信機ＤＳでは、アンテナ１３（１）～１３（ｎ）から空間に放射された複数のΔΣ変調信号ＤＬが空間中で合成されることにより、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）のループ帯域外での位相雑音が電圧加算されることから、上記した合成後のΔΣ変調信号ＤＬの位相雑音を改善することが可能となる。
　実施形態２では、上記の効果に加えて、アンテナ１３（１）～１３（ｎ）から放射される複数のΔΣ変調信号ＤＬが空間中で合成されることから、実施形態１のディジタル送信機ＤＳで必要である同相合成回路４（図１に図示。）を不要にすることができる。
〈変形例〉
　図８は、変形例のディジタル送信機ＤＳの構成を示す。
　変形例のディジタル送信機ＤＳは、図８に示されるように、実施形態２と同様に、変調信号出力回路１と、同相分配回路２と、増幅器ユニット１１と、フィルタユニット１２と、アンテナユニット１３と、を含む。変形例のディジタル送信機ＤＳは、他方で、図８に示されるように、実施形態２と相違し、可変遅延回路ユニット２１を更に含む。
　可変遅延回路ユニット２１は、図８に示されるように、可変遅延回路２１（１）～２１（ｎ）を有する。
　可変遅延回路２１（１）～２１（ｎ）は、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）から出力されるΔΣ変調信号ＤＬの遅延量を調整する。例えば、可変遅延回路２１（１）は、ＣＤＲ回路３（１）から出力されるΔΣ変調信号ＤＬの遅延量を調整し、可変遅延回路ユニット２１（２）は、ＣＤＲ回路３（２）から出力されるΔΣ変調信号ＤＬの遅延量を調整し、可変遅延回路ユニット２１（ｎ）は、ＣＤＲ回路３（ｎ）から出力されるΔΣ変調信号ＤＬの遅延量を調整する。これにより、変形例のディジタル送信機ＤＳは、フェーズドアレイアンテナとして、アンテナ１３（１）～１３（ｎ）から放射される複数のΔΣ変調信号ＤＬを所望の方向で同相合成させることができる。
　変形例のディジタル送信機ＤＳでは、可変遅延回路２１（１）～２１（ｎ）を用いることに代えて、複数の移相器（図示せず。）を用い、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）から出力される複数のΔΣ変調信号ＤＬの通過位相を制御してもよい。
実施形態３．
〈実施形態３〉
　実施形態３のディジタル送信機ＤＳについて説明する。
〈実施形態３の構成及び動作〉
　図９は、実施形態３のディジタル送信機ＤＳの構成を示す。
　実施形態３のディジタル送信機ＤＳは、図９に示されるように、実施形態１のディジタル送信機ＤＳ（図１に図示。）と同様に、変調信号出力回路１と、ＣＤＲ回路ユニット３と、増幅器５と、フィルタ６と、アンテナ７と、を含み、また、実施形態２と同様に、可変遅延回路ユニット２１を含む。
　実施形態３のディジタル送信機ＤＳは、他方で、図９に示されるように、実施形態１及び実施形態２のディジタル送信機ＤＳと相違し、分配回路３１と、合成回路３２と、を更に含む。
　分配回路３１は、ΔΣ変調回路１Ｃから出力されたΔΣ変調信号ＤＬをＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）に分配する。ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）は、分配された後の複数のΔΣ変調信号ＤＬをリタイミングし、可変遅延回路２１（１）～２１（ｎ）へ出力する。
　可変遅延回路２１（１）～２１（ｎ）は、合成回路３２により複数のΔΣ変調信号ＤＬがキャリア周波数において同相で合成されるように、複数のΔΣ変調信号ＤＬの遅延量を調整し、調整後の複数のΔΣ変調信号ＤＬを合成回路３２へ出力する。
　合成回路３２は、遅延量を調整された複数のΔΣ変調信号ＤＬを合成する。前記合成後のΔΣ変調信号ＤＬ、即ち、同相合成後のΔΣ変調信号ＤＬは、増幅器５及び６を経由した後に、アンテナ７から空間に放射される。
〈実施形態３の効果〉
　上述したように、実施形態３では、可変遅延回路２１（１）～２１（ｎ）が、分配回路３１によるΔΣ変調信号ＤＬの分配の後にＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）から出力される複数のΔΣ変調信号ＤＬの位相のばらつきに応じて、複数のΔΣ変調信号ＤＬの遅延量を調整し、かつ、合成回路３２が、前記遅延量を調整された複数のΔΣ変調信号ＤＬを合成し、即ち、同相合成する。当該同相合成により、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）のループ帯域外の位相雑音が、実施形態１、実施形態２と同様に電圧加算されることから、実施形態１、実施形態２と同様に、上記した合成後のΔΣ変調信号ＤＬの位相雑音を改善することが可能となる。
　上記した効果に加えて、実施形態３では、同相分配回路２及び同相合成回路４（両回路とも、図１に図示。）を不要にすることができる。
〈変形例〉
　実施形態３のディジタル送信機ＤＳでは、可変遅延回路２１（１）～２１（ｎ）により複数のΔΣ変調信号ＤＬの遅延量を制御することに代えて、例えば、複数の移相器（図示せず。）を用い、ＣＤＲ回路３（１）～ＣＤＲ回路３（ｎ）から出力される複数のΔΣ変調信号ＤＬの通過位相を制御してもよい。
　本開示の要旨を逸脱しない範囲で、上述した実施形態同士を組み合わせてもよく、また、各実施形態中の構成要素を適宜、削除し、変更し、または、他の構成要素を追加してもよい。
　本開示に係るディジタル送信機は、ディジタル送信機から送信される信号のＳＮ比の劣化を抑制することに利用可能である。
１　変調信号出力回路、１Ａ　クロック生成回路、１Ｂ　モデム、１Ｃ　ΔΣ変調回路、２　同相分配回路、３　ＣＤＲ回路ユニット、４　同相合成回路、５　増幅器、６　フィルタ、７　アンテナ、ＣＬ　クロック、ＤＧ　ディジタル変調信号、ＤＬ　ΔΣ変調信号、ＤＳ　ディジタル送信機、ＴＤ　通信データ。

Claims (5)

  1. 　クロックを生成するクロック生成回路と、
    　前記クロックに基づきディジタル変調信号にデルタシグマ変調を施すことにより、第１のデルタシグマ変調信号を生成するデルタシグマ変調回路と、
    　前記第１のデルタシグマ変調信号を複数の第２のデルタシグマ変調信号に分配する分配回路と、
    　前記複数の第２のデルタシグマ変調信号をリタイミングする複数の再生回路と、
    　前記複数の再生回路から出力される、リタイミングされた複数の第２のデルタシグマ変調信号を合成する合成回路と、
    　を含み、
    　前記複数の再生回路のループ帯域が、前記クロック生成回路のループ帯域以下であり、
    　前記分配回路が、前記分配を、前記複数の第２のデルタシグマ変調信号がキャリア周波数で同相になるように行い、または、前記合成回路が、前記合成を、前記リタイミングされた複数の第２のデルタシグマ変調信号が前記キャリア周波数で同相になるように行う、
    　ディジタル送信機。
  2. 　クロックを生成するクロック生成回路と、
    　前記クロックに基づきディジタル変調信号にデルタシグマ変調を施すことにより、第１のデルタシグマ変調信号を生成するデルタシグマ変調回路と、
    　前記第１のデルタシグマ変調信号を複数の第２のデルタシグマ変調信号に分配する分配回路と、
    　前記複数の第２のデルタシグマ変調信号をリタイミングする複数の再生回路と、
    　前記複数の第２のデルタシグマ変調信号を空間に放射する複数のアンテナと、
    　を含み、
    　前記複数の再生回路のループ帯域が、前記クロック生成回路のループ帯域以下であり、
    　前記分配回路が、前記分配を、前記複数の第２のデルタシグマ変調信号がキャリア周波数で同相になるように行う、
    　ディジタル送信機。
  3. 　前記複数の再生回路から出力される、前記リタイミングされた複数の第２のデルタシグマ変調信号の遅延量を制御する複数の可変遅延回路を更に含む、
    　請求項２に記載のディジタル送信機。
  4. 　クロックを生成するクロック生成回路と、
    　前記クロックに基づきディジタル変調信号にデルタシグマ変調を施すことにより、第１のデルタシグマ変調信号を生成するデルタシグマ変調回路と、
    　前記第１のデルタシグマ変調信号を複数の第２のデルタシグマ変調信号に分配する分配回路と、
    　前記複数の第２のデルタシグマ変調信号をリタイミングする複数の再生回路と、
    　前記複数の再生回路から出力される、前記リタイミングされた複数の第２のデルタシグマ変調信号の遅延量を制御する複数の可変遅延回路と、
    　前記複数の可変遅延回路から出力される、遅延量を制御された複数の第２のデルタシグマ変調信号を合成する合成回路と、
    　を含み、
    　前記複数の再生回路のループ帯域が、前記クロック生成回路のループ帯域以下であり、
    　ディジタル送信機。
  5. 　前記分配回路又は前記合成回路は、前記第１のデルタシグマ変調信号又は前記複数の第２のデルタシグマ変調信号のキャリア周波数が共振周波数である、複数の直列共振回路が縦続接続された縦続直列共振回路を有する請求項１、２、４のいずれかに記載のディジタル送信機。
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