WO2017057164A1 - デジタル送信機 - Google Patents

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digital
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delay
switching control
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真明 谷尾
真一 堀
知行 山瀬
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日本電気株式会社
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Definitions

  • the present invention relates to a digital transmitter.
  • Patent Document 1 and Non-Patent Document 1 describe a technique related to a ⁇ modulator using a low-pass ⁇ modulation method as a related technique.
  • Patent Document 2 describes a technique related to a ⁇ modulator using an envelope ⁇ modulation method as a related technique.
  • Non-Patent Document 2 describes a technique related to a ⁇ modulator using a bandpass ⁇ modulation method as a related technique.
  • JP 2011-069883 A Japanese Patent No. 5360232
  • a ⁇ modulator using a low-pass ⁇ modulation method has been actively researched because it is easy to implement hardware.
  • the bit rate of an output signal is limited to four times the carrier frequency fc, and thus an expensive device capable of high-speed operation is required.
  • an inexpensive and general-purpose IC such as an FPGA (Field-Programmable Gate Array), and an expensive such as an ASIC (Application Specific Integrated Circuit). Therefore, a dedicated IC capable of high-speed operation is required.
  • the digital circuit and the analog circuit are often manufactured separately so that noise generated in the digital circuit is not superimposed on the signal of the analog circuit.
  • a block preceding the amplifier is manufactured as a digital circuit
  • a block subsequent to the amplifier is manufactured as an analog circuit.
  • Digital circuits and analog circuits are manufactured as separate ICs. Then, the IC of the digital circuit and the IC of the analog circuit are connected on the circuit board by bonding wires or flip chip mounting.
  • the bit rate of the signal output from the digital RF signal generation unit can be increased from four times to twice the carrier frequency fc, and the manufacturing cost can be reduced.
  • the transmitter described in Patent Document 1 includes a predistortion correction circuit for removing distortion caused by the time difference between the time taken for the I signal computation process and the time taken for the Q signal computation process.
  • the predistortion correction circuit in the transmitter described in Patent Document 1 is provided in the front stage of the digital RF signal generation unit, and is generated in principle even when an ideal wiring is provided. It corrects the time difference of the time required for the calculation process. Therefore, with the predistortion correction circuit in the transmitter described in Patent Document 1, it is difficult to improve the distortion of the signal that occurs when the digital circuit IC and the analog circuit IC are connected.
  • an object of the present invention is to provide a digital transmitter that can solve the above-described problems.
  • the present invention digitally modulates an input I signal, which is a baseband signal, and converts it into a first digital RF signal having a bit rate twice as high as the carrier frequency.
  • a digital RF signal generation unit that digitally modulates the Q signal and converts it to a second digital RF signal having a bit rate twice the carrier frequency, and a frequency that is 4n (n is an integer) times the carrier frequency
  • the first digital RF signal is delayed and output based on the first clock signal, and the phase of the second digital RF signal is delayed by 90 degrees with respect to the output of the first digital RF signal.
  • a retiming unit for outputting, a first amplifier for amplifying the first digital RF signal output by the retiming unit, and the retiming unit outputting A second amplifier for amplifying the second digital RF signal; the first digital RF signal amplified by the first amplifier; and the second digital RF signal amplified by the second amplifier.
  • a synthesizer that generates one signal sequence.
  • the manufacturing cost can be reduced and the distortion characteristics can be improved.
  • the digital transmitter 10 according to the first embodiment includes a digital RF (Radio Frequency) signal generation unit 101, a retiming unit 102, and an analog unit 103.
  • a digital RF Radio Frequency
  • the digital RF signal generator 101 includes a first ⁇ modulator 401a, a second ⁇ modulator 401b, a first clock generator 402a, a first digital mixer 403a, and a second digital mixer 403b.
  • the first ⁇ modulator 401a inputs an I signal that is a baseband signal.
  • the first ⁇ modulation unit 401a performs ⁇ modulation on the input I signal. Specifically, the first ⁇ modulation unit 401a quantizes the I signal with a low-pass ⁇ modulator or a PWM (Pulse Width Modulation) modulator.
  • the first ⁇ modulation unit 401a outputs the modulation result to the first digital mixer unit 403a.
  • the second ⁇ modulator 401b receives a Q signal that is a baseband signal.
  • the second ⁇ modulation unit 401b performs ⁇ modulation on the input Q signal.
  • the second ⁇ modulator 401b quantizes the Q signal using a low-pass ⁇ modulator or a PWM modulator.
  • the second ⁇ modulation unit 401b outputs the modulation result to the second digital mixer unit 403b.
  • the first ⁇ modulation unit 401a and the second ⁇ modulation unit 401b quantize the I signal and the Q signal using a low-pass ⁇ modulator, for example, the technique described in Non-Patent Document 1 is used. Good.
  • the first clock generation unit 402a generates a first clock signal that alternately repeats binary values (1, ⁇ 1) at the same frequency as the carrier frequency fc.
  • the first clock generation unit 402a outputs the generated first clock signal to the first digital mixer unit 403a and the second digital mixer unit 403b.
  • the first digital mixer unit 403a receives the modulation result from the first ⁇ modulation unit 401a. In addition, the first digital mixer unit 403a receives the first clock signal from the first clock generation unit 402a. The first digital mixer unit 403a performs a digital operation of multiplying the input modulation result by the first clock signal. The first digital mixer unit 403 a outputs the digital calculation result to the retiming unit 102.
  • the second digital mixer unit 403b inputs the modulation result from the second ⁇ modulation unit 401b.
  • the second digital mixer unit 403b receives the first clock signal from the first clock generation unit 402a.
  • the second digital mixer unit 403b performs a digital operation of multiplying the input modulation result by the first clock signal.
  • the second digital mixer unit 403b outputs the digital calculation result to the retiming unit 102.
  • the retiming unit 102 includes a second clock generation unit 402b, a D flip-flop (hereinafter referred to as “D-FF”) 404a, a D-FF 404b, and a D-FF 404c.
  • D-FF D flip-flop
  • the second clock generation unit 402b generates a second clock signal that alternately repeats binary (1, -1) at a frequency 4fc that is four times the carrier frequency fc.
  • the second clock generation unit 402b outputs the generated second clock signal to each of the D-FF 404a, D-FF 404b, and D-FF 404c.
  • the D-FF 404a inputs the digital calculation result from the first digital mixer unit 403a. Further, the D-FF 404a receives the second clock signal from the second clock generation unit 402b. The D-FF 404 a outputs a delay signal obtained by delaying the input digital calculation result based on the second clock signal to the analog unit 103.
  • the D-FF 404b inputs a digital calculation result from the second digital mixer unit 403b. Further, the D-FF 404b receives the second clock signal from the second clock generation unit 402b. The D-FF 404b outputs a delayed signal obtained by delaying the input digital calculation result based on the second clock signal to the D-FF 404c.
  • the D-FF 404c inputs a delay signal from the D-FF 404b.
  • the D-FF 404c receives the second clock signal from the second clock generation unit 402b.
  • the D-FF 404c outputs a delay signal obtained by further delaying the input delay signal based on the second clock signal to the analog unit 103.
  • the analog unit 103 includes a first amplifier 406a, a second amplifier 406b, a combiner 407, a bandpass filter 408, and an antenna 409.
  • the first amplifier 406a receives a delay signal from the D-FF 404a.
  • the first amplifier 406a amplifies the input delay signal.
  • the first amplifier 406a outputs the amplified delayed signal to the combiner 407.
  • the second amplifier 406b receives a delay signal from the D-FF 404c.
  • the second amplifier 406b amplifies the input delay signal.
  • the second amplifier 406b outputs the amplified delayed signal to the synthesizer 407.
  • Each of the first amplifier 406a and the second amplifier 406b may be a class D amplifier that realizes high-efficiency amplification by a switch operation.
  • each of the first amplifier 406a and the second amplifier 406b is not limited to a class D amplifier.
  • Each of the first amplifier 406a and the second amplifier 406b may be, for example, a class AB amplifier, a class B amplifier, a class E amplifier, a class F amplifier, a Doherty amplifier, or an envelope tracking amplifier.
  • the synthesizer 407 receives the delayed signals output from the D-FF 404a and D-FF 404c and amplified by the first and second amplifiers 406a and 406b.
  • the synthesizer 407 synthesizes the two input delay signals and generates a synthesized signal. Since the value of the delay signal is “1” or “ ⁇ 1”, the value of the combined signal is “2”, “0”, or “ ⁇ 2”. For example, when the “1” delay signal is input from the D-FF 404a and the “1” delay signal is input from the D-FF 404c, the combiner 407 generates a “2” combined signal.
  • the synthesizer 407 receives a “ ⁇ 1” delay signal from the D-FF 404 a and generates a “ ⁇ 2” synthesized signal when a “ ⁇ 1” delay signal is input from the D-FF 404 c.
  • the synthesizer 407 generates a combined signal of “0” when different delay signals of “1” or “ ⁇ 1” are input from the D-FF 404a and the D-FF 404c, respectively.
  • the combiner 407 outputs the generated combined signal to the bandpass filter 408.
  • the combiner 407 may be a power combiner such as a Wilkinson combiner. However, the combiner 407 is not limited to a power combiner.
  • the synthesizer 407 may be, for example, a voltage synthesizer or a current synthesizer.
  • the band pass filter 408 receives the combined signal from the combiner 407.
  • the band pass filter 408 outputs to the antenna 409 a band pass output signal in which components other than frequency components in the vicinity of the carrier frequency fc in the input combined signal are suppressed.
  • Bandpass filter 408 may be a bandpass filter having any configuration as long as it passes a bandpass output signal in which components other than frequency components in the vicinity of carrier frequency fc of the synthesized signal are suppressed.
  • the antenna 409 radiates electromagnetic waves into space based on the bandpass output signal output from the bandpass filter 408.
  • the antenna 409 may be any antenna as long as it radiates electromagnetic waves in space based on the bandpass output signal output from the bandpass filter 408.
  • the retiming unit 102 uses an RF signal corresponding to the Q signal (second digital RF signal) to an RF signal corresponding to the I signal (first digital RF signal) based on the second clock signal.
  • the number of stages is not limited.
  • a circuit that delays the RF signal corresponding to the Q signal with respect to the RF signal corresponding to the I signal by a time corresponding to a phase of 90 degrees based on the second clock signal As a configuration of the retiming unit 102, a circuit that delays the RF signal corresponding to the Q signal with respect to the RF signal corresponding to the I signal by a time corresponding to a phase of 90 degrees based on the second clock signal.
  • a configuration example using D-FF is shown.
  • the circuit for delaying the RF signal corresponding to the Q signal by the time corresponding to the phase of 90 degrees with respect to the RF signal corresponding to the I signal in the retiming unit 102 is limited to the configuration using the D-FF. is not.
  • a flip-flop other than the D flip-flop, a latch circuit, or the like may be used as long as it has the same function as the D-FF.
  • the second clock signal having the frequency 4fc may be generated by the second clock generation unit 402b multiplying the clock signal having the frequency 2fc by two.
  • the second clock signal having the frequency 4fc is not limited to the one generated by the second clock generation unit 402b multiplying the clock signal having the frequency 2fc by two.
  • the second clock signal having the frequency 4fc may be generated by multiplying the first clock signal having the frequency fc generated by the first clock generation unit 402a by four.
  • the second clock signal having the frequency 4fc may be generated from a clock signal having the frequency 4n ⁇ fc (n is a positive integer), for example.
  • the second clock signal having a frequency of 4fc has a frequency four times that of the first clock signal, and the rising timing of the second clock signal is synchronized with the rising timing of the first clock signal every four periods. As long as it is, it may be generated in any way.
  • the bit rate of the signal input to the retiming unit 102 is 2fc [Hz] ⁇ [bit]. Therefore, as shown in FIG. 2, the retiming unit 102 includes a D-FF 404d, a D-FF 404e, and a divide-by-2 410 in addition to the retiming unit 102 shown in FIG. It's okay.
  • the frequency divider 410 generates a clock signal having a frequency 2fc obtained by dividing the clock signal having the frequency 4fc generated by the second clock generation unit 402b by two.
  • the two-frequency divider 410 outputs the generated clock signal with the frequency 2fc to each of the D-FF 404d and D-FF 404e.
  • the D-FF 404d receives a digital calculation result from the first digital mixer unit 403a.
  • the D-FF 404d outputs, to the D-FF 404a, a delay signal obtained by delaying the input digital calculation result based on the clock signal having the frequency 2fc input from the frequency divider 410.
  • the D-FF 404e inputs a digital calculation result from the second digital mixer unit 403b.
  • the D-FF 404e outputs, to the D-FF 404b, a delayed signal obtained by delaying the input digital calculation result based on the clock signal having the frequency 2fc input from the frequency divider 410.
  • Each of the D-FF 404a, D-FF 404b, and D-FF 404c outputs a delayed signal that is delayed based on the clock signal having the frequency 4fc generated by the second clock generation unit 402b, as described above.
  • the digital RF signal generation unit 101 digitally modulates the input I signal, which is a baseband signal, and converts it into a first digital RF signal having a bit rate twice the carrier frequency.
  • the Q signal which is the baseband signal, is digitally modulated and converted to a second digital RF signal having a bit rate twice the carrier frequency.
  • the retiming unit 102 delays and outputs the first digital RF signal based on a clock signal having a frequency 4n times (n is a positive integer) with respect to the carrier frequency, and outputs the second digital RF signal. The output is delayed by 90 degrees with respect to the output of one digital RF signal.
  • the first amplifier 406a amplifies the first digital RF signal output from the retiming unit 102.
  • the second amplifier 406b amplifies the second digital RF signal output from the retiming unit 102.
  • the synthesizer 407 synthesizes the first digital RF signal amplified by the first amplifier 406a and the second digital RF signal amplified by the second amplifier 406b to generate one signal sequence. In this way, the digital transmitter 10 can reduce the bit rate of the signal output from the digital RF signal generation unit 101 from 4 to 2 times the carrier frequency fc, and uses a device that operates at a low frequency. Manufacturing costs can be reduced.
  • the digital transmitter 10 is a retiming unit 102 that is a connection unit between a digital circuit and an analog circuit, based on a clock signal having a frequency 4n times the carrier frequency generated by the second clock generation unit.
  • the distortion characteristic can be improved by delaying the phase of the second digital RF signal corresponding to the Q signal with respect to the first digital RF signal corresponding to the I signal by 90 degrees.
  • the retiming unit 102 is caused by variations in the transmission line length between the I signal and the Q signal between the digital RF signal generation unit 101 and the retiming unit 102.
  • the respective timings of the I data string and the Q data string input to each D-FF provided will deviate from the desired timing.
  • the digital RF signal generation unit 101 outputs the I / Q signal (a) shown in FIG. 3
  • the desired output signal of the retiming unit 102 is the I ′ / Q ′ signal (b) shown in FIG. Become.
  • the digital transmitter 10 is a digital transmitter that corrects a deviation from a desired timing that may be caused by variations in transmission line lengths of the I signal and the Q signal.
  • the digital transmitter 10 according to the second embodiment includes a digital RF signal generation unit 101, a retiming unit 102, an analog unit 103, and a switching control unit 104.
  • the digital RF signal generation unit 101 according to the second embodiment is the same as the digital RF signal generation unit 101 according to the first embodiment.
  • the analog unit 103 according to the second embodiment is the same as the analog unit 103 according to the first embodiment.
  • the digital transmitter 10 according to the second embodiment is different from the digital transmitter 10 according to the first embodiment in a retiming unit 102 and a switching control unit 104.
  • the switching control unit 104 inputs the I signal and the Q signal from the digital RF signal generation unit 101.
  • the switching control unit 104 also receives two signals, an I ′ signal corresponding to the I signal output from the retiming unit 102 and a Q ′ signal corresponding to the Q signal.
  • the switching control unit 104 generates a switching control signal for switching each of the switch 405a and the switch 405b based on the four signals of the input I signal, Q signal, I ′ signal, and Q ′ signal.
  • the method by which the switching control unit 104 determines which of the routes a1, a2, and a3 to select in the switch 405a and the switch 405b is, for example, the method described below.
  • the switching control unit 104 generates a switching control signal for selecting the path a2 as an initial switching control signal.
  • the switching control unit 104 outputs the generated switching control signal to each of the switch 405a and the switch 405b.
  • the switching control unit 104 receives a continuous signal in which each of the I signal and the Q signal has a maximum value of 1 (or a minimum value of ⁇ 1), that is, the I / Q signal (a) in FIG. think of.
  • the digital RF signal generation unit 101 outputs an I signal and a Q signal synchronized with the first clock signal to the retiming unit 102.
  • the retiming unit 102 inputs an I signal and a Q signal synchronized with the first clock signal from the digital RF signal generation unit 101.
  • the retiming unit 102 outputs the I ′ signal and the Q ′ signal to the switching control unit 104 based on the second clock signal (e) shown in FIG.
  • the I ′ signal and the Q ′ signal that the retiming unit 102 should output to the switching control unit 104 are the I ′ / Q ′ signal (b) of FIG. 5, and the I ′ signal and the I ′ signal are A Q ′ signal whose phase is delayed by 90 degrees with respect to an I ′ signal such that the Q ′ signal rises one clock after the rise.
  • the switching control unit 104 When the I ′ signal and the Q ′ signal input from the retiming unit 102 are signals having a desired phase difference, the switching control unit 104 continues to output a switching control signal for selecting the path a2. Further, the I ′ signal and the Q ′ signal input from the retiming unit 102 are inverted like the I ′ / Q ′ signal (c) in FIG. 5, that is, the phase of the Q ′ signal with respect to the I ′ signal. Is delayed by 180 degrees, in order to advance the output timing of the Q ′ signal by one clock, the switching control unit 104 generates a switching control signal for selecting the path a1, and the switching control signal is transmitted to the switches 405a and 405b. Output to each of.
  • the I ′ signal and the Q ′ signal input from the retiming unit 102 are the same signal as the I ′ / Q ′ signal (d) in FIG. 5, that is, the phase of the Q ′ signal with respect to the I ′ signal.
  • the switching control unit 104 In the case of zero degree, in order to delay the output timing of the Q ′ signal by one clock, the switching control unit 104 generates a switching control signal for selecting the path a3 and sends the switching control signal between the switch 405a and the switch 405b. Output to each.
  • each of the I signal and the Q signal input to the digital RF signal generation unit 101 is continuously the maximum value 1 or the minimum value ⁇ 1.
  • the switching control unit 104 determines which of the routes a1, a2, and a3 to select between the switch 405a and the switch 405b.
  • each of the I signal and the Q signal is arbitrarily set to the same value.
  • the path may be selected in the same manner as described above by determining whether or not the I ′ signal and the Q ′ signal input from the retiming unit 102 have a desired phase difference.
  • the retiming unit 102 includes a second clock generation unit 402b, D-FFs 404f, 404g, 404h, 404i, 404j, 404k, 404l, and switches 405a, 405b. .
  • the D-FF 404f receives a digital calculation result from the first digital mixer unit 403a included in the digital RF signal generation unit 101.
  • the D-FF 404f receives the second clock signal from the second clock generation unit 402b.
  • the D-FF 404f outputs a delay signal obtained by delaying the input digital calculation result based on the second clock signal to the analog unit 103.
  • the D-FF 404g When the switching control unit 104 selects the path a1, the D-FF 404g inputs a digital calculation result from the second digital mixer unit 403b included in the digital RF signal generation unit 101 via the path a1 of the switch 405a.
  • the D-FF 404g receives the second clock signal from the second clock generation unit 402b.
  • the D-FF 404g outputs a delay signal obtained by delaying the input digital calculation result based on the second clock signal to the analog unit 103 via the path a1 of the switch 405b.
  • the D-FF 404h inputs a digital calculation result from the second digital mixer unit 403b included in the digital RF signal generation unit 101 via the path a2 of the switch 405a. Also, the D-FF 404h receives the second clock signal from the second clock generation unit 402b. The D-FF 404h outputs a delay signal obtained by delaying the input digital calculation result based on the second clock signal to the D-FF 404i. The D-FF 404i receives the delay signal output from the D-FF 404h and the second clock signal. The D-FF 404i outputs the delayed signal delayed based on the second clock signal to the analog unit 103 via the path a2 of the switch 405b.
  • the D-FF 404j inputs a digital calculation result from the second digital mixer unit 403b included in the digital RF signal generation unit 101 via the path a3 of the switch 405a.
  • the D-FF 404j receives the second clock signal from the second clock generation unit 402b.
  • the D-FF 404j outputs a delay signal obtained by delaying the input digital calculation result based on the second clock signal to the D-FF 404k.
  • the D-FF 404k receives the delay signal output from the D-FF 404j and the second clock signal.
  • the D-FF 404k outputs the delayed signal delayed based on the second clock signal to the D-FF 404l.
  • the D-FF 404l receives the delay signal output from the D-FF 404k and the second clock signal.
  • the D-FF 404l outputs the delayed signal delayed based on the second clock signal to the analog unit 103 via the path a3 of the switch 405b.
  • the route in the retiming unit 102 is not limited to the route shown in FIG.
  • the path in the retiming unit 102 is selected by each of the switches 405c, 405d, 405e, and 405f, the path b1 that passes through the D-FF 404m, and the path that passes through the D-FFs 404n and 404o. b2, a route c1 passing through the D-FFs 404p and 404q, and a route c2 passing through the D-FFs 404r, 404s, and 404t. Further, for example, as shown in FIG.
  • the route in the retiming unit 102 is selected by each of the switches 405g and 405h, the route d1 passing through the D-FF 404u, the route d2 passing through the D-FFs 404u and 404v, A route e1 passing through the D-FFs 404w and 404x and a route e2 passing through the D-FFs 404w, 404x, and 404y may be used.
  • the processing of the digital transmitter 10 according to the second embodiment of the present invention has been described above.
  • the digital transmitter 10 includes a retiming unit 102 having a first delay circuit that delays a signal corresponding to the I signal and a second delay circuit that delays a signal corresponding to the Q signal. At least one of the first delay circuit and the second delay circuit has a plurality of delay paths having different numbers of stages of D-FFs (logic circuits or delay elements).
  • the switching control unit 104 includes an I signal, a Q signal, and two output signals (I ′ signal and Q ′ signal) corresponding to the I signal and the Q signal output from the retiming unit 102. Based on the above, a switching control signal is generated.
  • Each switch unit provided in the retiming unit 102 selects one of a plurality of delay paths according to the switching control signal generated by the switching control unit 104.
  • the digital transmitter 10 is a transmission line based on the second clock signal having a frequency 4n times the carrier frequency in the retiming unit 102 which is a connection unit between the digital circuit and the analog circuit. It is possible to correct a timing shift due to a variation in length and the like and to delay the phase of the second digital RF signal corresponding to the Q signal with respect to the first digital RF signal corresponding to the I signal by 90 degrees. Can be good.
  • a digital transmitter 10 according to a third embodiment of the present invention will be described.
  • the waveform of the signal output from the digital RF signal generation unit 101 is broken in a specific path and is not a rectangular wave. It is a digital transmitter that alleviates the problem of signal distortion due to bias.
  • the digital transmitter 10 according to the third embodiment includes a digital RF signal generation unit 101, a retiming unit 102, an analog unit 103, and an IQ path switching control unit 105.
  • the digital RF signal generation unit 101 includes a first IQ path switching unit 411a at the output end.
  • the retiming unit 102 includes a second IQ path switching unit 411b at the input end.
  • the IQ path switching control unit 105 outputs an IQ path switching control signal for controlling path switching to each of the first and second IQ path switching units 411a and 411b.
  • Each of the first and second IQ path switching units 411a and 411b receives an IQ path switching control signal from the IQ path switching control unit 105, and switches the path between the I signal sequence and the Q signal sequence. Specifically, the first IQ path switching unit 411a connects the terminal f1 and the terminal f2 based on the IQ path switching control signal input from the IQ path switching control unit 105, and retimates the I signal string. 102, the terminal f3 and the terminal f4 are connected, and the Q signal sequence is output to the retiming unit 102.
  • the first IQ path switching unit 411a connects the terminal f1 and the terminal f4 based on the IQ path switching control signal input from the IQ path switching control unit 105, and outputs the I signal sequence to the retiming unit 102. Then, the terminal f3 and the terminal f2 are connected to output the Q signal sequence to the retiming unit 102. The first IQ path switching unit 411a switches the path for outputting the I signal sequence and the Q signal sequence to the retiming unit 102 based on the IQ path switching control signal.
  • the second IQ path switching unit 411b connects the terminal g1 and the terminal g2 and inputs from the terminal f2 based on the IQ path switching control signal input from the IQ path switching control unit 105.
  • the signal train (I signal train or Q signal train) is output to the next stage circuit, and the signal train (Q signal train or I signal train) input from the terminal f4 by connecting the terminal g3 and the terminal g4 to the next stage circuit.
  • the second IQ path switching unit 411b connects the terminal g1 and the terminal g4 based on the IQ path switching control signal input from the IQ path switching control unit 105 and inputs a signal sequence (I signal) from the terminal f2.
  • the second IQ path switching unit 411b switches the path in the retiming unit 102 through which the I signal sequence and the Q signal sequence input from the digital RF signal generation unit 101 propagate based on the IQ path switching control signal.
  • the IQ path switching control unit 105 has a first path and a path that propagates a desired number of D-FFs so that the I signal sequence and the Q signal sequence output from the retiming unit 102 are not changed.
  • An IQ path switching control signal for switching the second IQ path switching units 411a and 411b is generated.
  • the digital transmitter 10 further includes the switching control unit 104 described in the second embodiment, and the I output from the retiming unit 102 by the combination of the switching control unit 104 and the IQ path switching control unit 105. Control may be performed to select a path for propagating a desired number of D-FFs so as not to change the signal train and the Q signal train.
  • random timing may be considered as the timing at which the IQ route switching control unit 105 switches the route in each of the IQ route switching units 411a and 411b by the IQ route switching control signal.
  • the IQ path switching control unit 105 generates a random number at the timing of the clock signal (2fc / K) obtained by dividing the frequency 2fc twice the carrier frequency fc by K (K is an integer).
  • the IQ path switching control unit 105 switches the IQ in each of the first and second IQ path switching units 411a and 411b when the value of the generated random number exceeds a preset threshold value.
  • a path switching control signal is generated, and the IQ path switching control signal is output to each of the first and second IQ path switching units 411a and 411b. Further, the IQ route switching control unit 105 does not switch the route in each of the first and second IQ route switching units 411a and 411b when the value of the generated random number does not exceed a preset threshold value. The IQ path switching control signal is output to each of the first and second IQ path switching units 411a and 411b.
  • the IQ path switching control unit 105 outputs an IQ path switching control signal for controlling path switching.
  • the digital RF signal generation unit 101 propagates a signal corresponding to the I signal and a signal corresponding to the Q signal at the output end.
  • a first IQ path switching unit 411a that switches the path to be performed.
  • the retiming unit 102 has a path through which a signal corresponding to the I signal propagates and a path through which a signal corresponding to the Q signal propagates.
  • a second IQ path switching unit 411b the digital transmitter 10 converts the I signal between the digital RF signal generation unit 101, which is a connection unit between the digital circuit and the analog circuit, and the first amplifier 406a and the second amplifier 406b.
  • the probability of occurrence of sampling timing deviation in the path through which the corresponding signal propagates can be made substantially equal to the probability of occurrence of sampling timing deviation in the path through which the signal corresponding to the Q signal propagates.
  • the digital transmitter 10 having the minimum configuration according to the present invention will be described. As shown in FIG. 9, the digital transmitter 10 having the minimum configuration according to the present invention includes at least a digital RF signal generation unit 101, a retiming unit 102, a first amplifier 406a, a second amplifier 406b, and a combiner. 407.
  • the digital RF signal generation unit 101 digitally modulates the input I signal, which is a baseband signal, and converts it to a first digital RF signal having a bit rate twice the carrier frequency, and inputs the Q signal, which is an input baseband signal Is digitally modulated and converted into a second digital RF signal having a bit rate twice the carrier frequency.
  • the retiming unit 102 delays and outputs the first digital RF signal based on a clock signal having a frequency 4n ⁇ fc which is an integer n times 4 of the carrier frequency fc, and outputs the second digital RF signal to the first digital RF signal.
  • the phase is delayed by 90 degrees with respect to the output of the digital RF signal.
  • the first amplifier 406a amplifies the first digital RF signal output from the retiming unit 102.
  • the second amplifier 406b amplifies the second digital RF signal output from the retiming unit 102.
  • the synthesizer 407 combines the first digital RF signal amplified by the first amplifier 406a and the second digital RF signal amplified by the second amplifier 406b to generate one signal sequence.
  • the above-mentioned digital transmitter 10 has a computer system inside.
  • the process described above is stored in a computer-readable recording medium in the form of a program, and the above process is performed by the computer reading and executing this program.
  • the computer-readable recording medium means a magnetic disk, a magneto-optical disk, a CD-ROM, a DVD-ROM, a semiconductor memory, or the like.
  • the computer program may be distributed to the computer via a communication line, and the computer that has received the distribution may execute the program.
  • the program may be for realizing a part of the functions described above. Furthermore, what can implement
  • the input baseband signal I signal is digitally modulated and converted into a first digital RF signal having a bit rate twice the carrier frequency, and the input baseband signal Q signal is digitally modulated.
  • a digital RF signal generation unit for converting into a second digital RF signal having a bit rate twice as high as the carrier frequency; Based on a first clock signal having a frequency 4n (n is an integer) times the carrier frequency, the first digital RF signal is delayed and output, and the second digital RF signal is output from the first clock signal.
  • a retiming unit that outputs a phase delayed by 90 degrees with respect to the output of one digital RF signal;
  • a first amplifier for amplifying the first digital RF signal output by the retiming unit;
  • a second amplifier for amplifying the second digital RF signal output by the retiming unit;
  • a combiner that combines the first digital RF signal amplified by the first amplifier and the second digital RF signal amplified by the second amplifier to generate one signal sequence;
  • a digital transmitter comprising.
  • IQ path switching control unit for outputting IQ path switching control signal for controlling path switching
  • the digital RF signal generation unit has a path through which the first and second digital RF signals propagate to the retiming unit based on an IQ path switching control signal output from the IQ path switching control unit at an output end.
  • the retiming unit replaces a path for inputting the first and second digital RF signals at an input terminal based on an IQ path switching control signal output from the IQ path switching control unit.
  • the IQ path switching control unit Whether or not to switch paths in the first IQ path switching unit and the second IQ path switching unit is determined by the second clock signal having a frequency 2 / K times (K is an integer) with respect to the carrier frequency. Randomly determined by generating random numbers at timing, The digital transmitter according to appendix 2.
  • the retiming unit is A clock generator for generating the first clock signal; A first delay circuit in which one or more logic circuits that delay the first digital RF signal based on the clock signal generated by the clock generation unit are connected in series; A first delay circuit having one logic circuit for delaying the first digital RF signal based on the first clock signal or a plurality of the logic circuits connected in series; A circuit that delays the second digital RF signal based on the first clock signal and that has n logic circuits connected in series more than the number of the logic circuits included in the first delay circuit.
  • a second delay circuit having a circuit; Comprising The digital transmitter according to any one of appendix 1 to appendix 3.
  • the first delay circuit includes: One logic circuit that delays the first digital RF signal based on a third clock signal obtained by dividing the first clock signal generated by the clock generation unit by 2n, or a plurality of serial circuits connected in series. Further comprising the logic circuit of The second delay circuit includes: One logic circuit for delaying the second digital RF signal based on the third clock signal, or a plurality of the logic circuits connected in series; The number of logic circuits that delay the first digital RF signal based on the third clock signal and the number of logic circuits that delay the second digital RF signal based on the third clock signal Is the same number, The digital transmitter according to appendix 4.
  • At least one of the first delay circuit and the second delay circuit has a plurality of delay paths including the logic circuit, A switching control unit that generates a control signal based on the I signal, the Q signal, and the delayed first and second digital RF signals output by the retiming unit; A switch unit that selects one of the plurality of delay paths according to the control signal generated by the switching control unit; Comprising The digital transmitter according to appendix 4 or appendix 5.
  • the second delay circuit includes: With respect to the number of the logic circuits constituting the delay path in the first delay circuit, the same number of delay paths composed of the logic circuits, one delay path composed of the logic circuits, and two more logic circuits Has three delay paths with a delay path consisting of The switching control unit Generating the control signal for selecting any one of the three delay paths in the second delay circuit; The digital transmitter according to appendix 6.
  • the switching control unit When the I signal and the Q signal are the same signal, the delayed second digital RF signal output from the retiming unit is output from the retiming unit. Generating the control signal that causes the switch unit to select a delay path that is delayed by 90 degrees with respect to the signal;
  • the digital transmitter according to appendix 6 or appendix 7.
  • the logic circuit includes at least a latch.
  • the digital transmitter according to any one of appendix 4 to appendix 8.
  • the logic circuit includes at least a flip-flop.
  • the digital transmitter according to any one of appendix 4 to appendix 9.
  • the logic circuit includes at least a D flip-flop.
  • the digital transmitter according to any one of appendix 4 to appendix 10.
  • the present invention can be applied to uses that require low manufacturing cost and good distortion characteristics.
  • DESCRIPTION OF SYMBOLS 10 ... Digital transmitter 101 ... Digital RF signal generation part 102 ... Retiming part 103 ... Analog part 104 ... Switching control part 105 ... IQ path switching control part 401a ... No. 1 delta-sigma modulation part 401b ... 2nd delta-sigma modulation part 402a ... 1st clock generation part 402b ... 2nd clock generation part 403a ... 1st digital mixer part 403b ...

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Abstract

デジタル送信機において、デジタルＲＦ信号生成部は、Ｉ信号をデジタル変調してキャリア周波数の２倍のビットレートの第１のデジタルＲＦ信号に変換し、Ｑ信号をデジタル変調してキャリア周波数の２倍のビットレートの第２のデジタルＲＦ信号に変換する。リタイミング部は、キャリア周波数に対して４ｎ（ｎは整数）倍の周波数のクロック信号に基づいて、第１のデジタルＲＦ信号を遅延させて出力し、第２のデジタルＲＦ信号を、第１のデジタルＲＦ信号の出力に対して位相を９０度遅延させて出力する。第１のアンプは、リタイミング部が出力する第１のデジタルＲＦ信号を増幅する。第２のアンプは、リタイミング部が出力する第２のデジタルＲＦ信号を増幅する。合成器は、増幅された第１のデジタルＲＦ信号と、増幅された第２のデジタルＲＦ信号とを合成して１つの信号列を生成する。

Description

デジタル送信機
　本発明は、デジタル送信機に関する。
　近年、高い電力効率が期待される送信機として、ΔΣ変調器とＤ級増幅器とを組み合わせたデジタル送信機が注目されている。ΔΣ変調方式を用いたΔΣ変調器は、ハードウェアの実装が容易であることから盛んに研究されている。
　特許文献１及び非特許文献１には、関連する技術として、ローパスΔΣ変調方式を用いたΔΣ変調器に関する技術が記載されている。
　特許文献２には、関連する技術として、エンベロープΔΣ変調方式を用いたΔΣ変調器に関する技術が記載されている。
　非特許文献２には、関連する技術として、バンドパスΔΣ変調方式を用いたΔΣ変調器に関する技術が記載されている。
特開２０１１－０８６９８３号公報 特許第５３６０２３２号公報
Ａｎｔｏｉｎｅ　Ｆｒａｐｐｅ，　"Ａｎ　Ａｌｌ－Ｄｉｇｉｔａｌ　ＲＦ　Ｓｉｇｎａｌ　Ｇｅｎｅｒａｔｏｒ　Ｕｓｉｎｇ　Ｈｉｇｈ－Ｓｐｅｅｄ　Ｍｏｄｕｌａｔｏｒｓ"，ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ－ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ，ＶＯＬ．４４，ＮＯ．１０，ｐｐ．２７２２－２７３２，２００９． Ｔ．Ｍａｅｈａｔａ，Ｓ．Ｋａｍｅｄａ，ａｎｄ　Ｎ．Ｓｕｅｍａｔｓｕ，"Ｈｉｇｈ　ＡＣＬＲ　１－ｂｉｔ　Ｄｉｒｅｃｔ　Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｃｏｎｖｅｒｔｅｒ　Ｕｓｉｎｇ　Ｓｙｍｍｅｔｒｉｃ　Ｗａｖｅｆｏｒｍ，"Ｐｒｏｃ．４２ｎｄ　Ｅｕｒｏｐｅａｎ　Ｍｉｃｒｏｗａｖｅ　Ｃｏｎｆ．，ｐｐ．１０５１－１０５４，Ｎｏｖ．２０１２．
　上述の変調方式を用いたΔΣ変調器の中でも、ローパスΔΣ変調方式を用いたΔΣ変調器は、ハードウェアの実装が容易であることから盛んに研究されている。
　一般的に、ローパスΔΣ変調方式を用いたΔΣ変調器では、出力される信号のビットレートは、キャリア周波数ｆｃの４倍に限定されるため、高速動作が可能な高価なデバイスが必要となる。その結果、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）のような安価で汎用的なＩＣでローパスΔΣ変調方式を用いたΔΣ変調器を実現することは困難であり、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）などの高価で高速動作が可能な専用ＩＣが必要になる。
　また、一般的に、ローパスΔΣ変調方式を用いたΔΣ変調器では、デジタル回路で発生するノイズがアナログ回路の信号に重畳しないように、デジタル回路とアナログ回路とは分けて製造されることが多い。具体的には、アンプよりも前段のブロックがデジタル回路として製造され、アンプを含めた後段のブロックがアナログ回路として製造される。デジタル回路とアナログ回路とは別々のＩＣとして製造される。そして、回路基板上でデジタル回路のＩＣとアナログ回路のＩＣとがボンディングワイヤやフリップチップ実装などにより接続される。
　回路基板上でデジタル回路のＩＣとアナログ回路のＩＣとの接続において、Ｉ信号列を伝播させる配線とＱ信号列を伝播させる配線との間で長さのばらつきがあると、Ｉ信号とＱ信号との間での伝播遅延のずれ、ジッタ、配線における寄生成分の影響によるパルス波形のくずれ（なまり）が生じる。遅延ずれ、ジッタ、パルス波形のくずれは、後段のブロックにおけるアンプの出力にも影響を与え、アンテナから出力される信号が歪んでしまう。
　上述の特許文献１に記載の送信器では、デジタルＲＦ信号生成部が出力する信号のビットレートをキャリア周波数ｆｃの４倍から２倍にし、製造コストを低減することができる。また、特許文献１に記載の送信器は、Ｉ信号の演算過程に掛かる時間とＱ信号の演算過程に掛かる時間との時間差に起因する歪を除去するための前置歪補正回路を備える。しかしながら、特許文献１に記載の送信器における前置歪補正回路は、デジタルＲＦ信号生成部の前段に設けられるものであり、理想的な配線がされている場合であっても原理的に発生する演算過程に掛かる時間の時間差を補正するものである。そのため、特許文献１に記載の送信器における前置歪補正回路では、上述のデジタル回路のＩＣとアナログ回路のＩＣとを接続する場合に生じる信号の歪を改善することは困難である。
　そこで、この発明は、上記の課題を解決することのできるデジタル送信機を提供することを目的としている。
　上記目的を達成するために、本発明は、入力したベースバンド信号であるＩ信号をデジタル変調してキャリア周波数の２倍のビットレートの第１のデジタルＲＦ信号に変換し、入力したベースバンド信号であるＱ信号をデジタル変調して前記キャリア周波数の２倍のビットレートの第２のデジタルＲＦ信号に変換するデジタルＲＦ信号生成部と、前記キャリア周波数に対して４ｎ（ｎは整数）倍の周波数の第１のクロック信号に基づいて、前記第１のデジタルＲＦ信号を遅延させて出力し、前記第２のデジタルＲＦ信号を、前記第１のデジタルＲＦ信号の出力に対して位相を９０度遅延させて出力するリタイミング部と、前記リタイミング部が出力する前記第１のデジタルＲＦ信号を増幅する第１のアンプと、前記リタイミング部が出力する前記第２のデジタルＲＦ信号を増幅する第２のアンプと、前記第１のアンプにより増幅された前記第１のデジタルＲＦ信号と、前記第２のアンプにより増幅された前記第２のデジタルＲＦ信号とを合成して１つの信号列を生成する合成器と、を備えるデジタル送信機である。
　本発明によれば、製造コストを低く、かつ、歪特性を良好にすることができる。
本発明の第一の実施形態によるデジタル送信機の構成を示す図である。 第一の実施形態によるリタイミング部の別の構成を示す図である。 デジタル送信機におけるサンプルタイミングを説明するための図である。 本発明の第二の実施形態によるデジタル送信機の構成を示す第一の図である。 第二の実施形態による切替制御部が経路を選択する方法を説明するための図である。 第二の実施形態によるデジタル送信機の構成を示す第二の図である。 第二の実施形態によるデジタル送信機の構成を示す第三の図である。 本発明の第三の実施形態によるデジタル送信機の構成を示す図である。 本発明の最小構成のデジタル送信機の構成を示す図である。
　以下、図面を参照しながら実施形態について詳しく説明する。
＜第一の実施形態＞
　本発明の第一の実施形態によるデジタル送信機１０の構成について説明する。
　第一の実施形態によるデジタル送信機１０は、図１に示すように、デジタルＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）信号生成部１０１と、リタイミング部１０２と、アナログ部１０３と、を備える。
　デジタルＲＦ信号生成部１０１は、第１のΔΣ変調部４０１ａと、第２のΔΣ変調部４０１ｂと、第１のクロック生成部４０２ａと、第１のデジタルミキサ部４０３ａと、第２のデジタルミキサ部４０３ｂと、を備える。
　第１のΔΣ変調部４０１ａは、ベースバンド信号であるＩ信号を入力する。第１のΔΣ変調部４０１ａは、入力したＩ信号をΔΣ変調する。具体的には、第１のΔΣ変調部４０１ａは、ローパスΔΣ変調器またはＰＷＭ（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）変調器によってＩ信号を量子化する。第１のΔΣ変調部４０１ａは、変調結果を第１のデジタルミキサ部４０３ａに出力する。
　第２のΔΣ変調部４０１ｂは、ベースバンド信号であるＱ信号を入力する。第２のΔΣ変調部４０１ｂは、入力したＱ信号をΔΣ変調する。具体的には、第２のΔΣ変調部４０１ｂは、ローパスΔΣ変調器またはＰＷＭ変調器によってＱ信号を量子化する。第２のΔΣ変調部４０１ｂは、変調結果を第２のデジタルミキサ部４０３ｂに出力する。
　なお、第１のΔΣ変調部４０１ａと第２のΔΣ変調部４０１ｂとがローパスΔΣ変調器によってＩ信号及びＱ信号を量子化する場合、例えば、非特許文献１に記載されている技術を用いればよい。
　第１のクロック生成部４０２ａは、キャリア周波数ｆｃと同じ周波数で２値（１、－１）を交互に繰り返す第１のクロック信号を生成する。第１のクロック生成部４０２ａは、生成した第１のクロック信号を第１のデジタルミキサ部４０３ａと第２のデジタルミキサ部４０３ｂとに出力する。
　第１のデジタルミキサ部４０３ａは、第１のΔΣ変調部４０１ａから変調結果を入力する。また、第１のデジタルミキサ部４０３ａは、第１のクロック生成部４０２ａから第１のクロック信号を入力する。第１のデジタルミキサ部４０３ａは、入力した変調結果に第１のクロック信号を掛け合わせるデジタル演算を行う。第１のデジタルミキサ部４０３ａは、デジタル演算結果をリタイミング部１０２に出力する。
　第２のデジタルミキサ部４０３ｂは、第２のΔΣ変調部４０１ｂから変調結果を入力する。また、第２のデジタルミキサ部４０３ｂは、第１のクロック生成部４０２ａから第１のクロック信号を入力する。第２のデジタルミキサ部４０３ｂは、入力した変調結果に第１のクロック信号を掛け合わせるデジタル演算を行う。第２のデジタルミキサ部４０３ｂは、デジタル演算結果をリタイミング部１０２に出力する。
　リタイミング部１０２は、第２のクロック生成部４０２ｂと、Ｄフリップフロップ（以下、「Ｄ－ＦＦ」と記載）４０４ａと、Ｄ－ＦＦ４０４ｂと、Ｄ－ＦＦ４０４ｃと、を備える。
　第２のクロック生成部４０２ｂは、キャリア周波数ｆｃの４倍の周波数４ｆｃで２値（１、－１）を交互に繰り返す第２のクロック信号を生成する。第２のクロック生成部４０２ｂは、生成した第２のクロック信号をＤ－ＦＦ４０４ａ、Ｄ－ＦＦ４０４ｂ及びＤ－ＦＦ４０４ｃのそれぞれに出力する。
　Ｄ－ＦＦ４０４ａは、第１のデジタルミキサ部４０３ａからデジタル演算結果を入力する。また、Ｄ－ＦＦ４０４ａは、第２のクロック生成部４０２ｂから第２のクロック信号を入力する。Ｄ－ＦＦ４０４ａは、入力したデジタル演算結果を第２のクロック信号に基づいて遅延させた遅延信号をアナログ部１０３に出力する。
　Ｄ－ＦＦ４０４ｂは、第２のデジタルミキサ部４０３ｂからデジタル演算結果を入力する。また、Ｄ－ＦＦ４０４ｂは、第２のクロック生成部４０２ｂから第２のクロック信号を入力する。Ｄ－ＦＦ４０４ｂは、入力したデジタル演算結果を第２のクロック信号に基づいて遅延させた遅延信号をＤ－ＦＦ４０４ｃに出力する。
　Ｄ－ＦＦ４０４ｃは、Ｄ－ＦＦ４０４ｂから遅延信号を入力する。また、Ｄ－ＦＦ４０４ｃは、第２のクロック生成部４０２ｂから第２のクロック信号を入力する。Ｄ－ＦＦ４０４ｃは、入力した遅延信号を第２のクロック信号に基づいて更に遅延させた遅延信号をアナログ部１０３に出力する。
　アナログ部１０３は、第１のアンプ４０６ａと、第２のアンプ４０６ｂと、合成器４０７と、バンドパスフィルタ４０８と、アンテナ４０９と、を備える。
　第１のアンプ４０６ａは、Ｄ－ＦＦ４０４ａから遅延信号を入力する。第１のアンプ４０６ａは、入力した遅延信号を増幅する。第１のアンプ４０６ａは、増幅した遅延信号を合成器４０７に出力する。
　第２のアンプ４０６ｂは、Ｄ－ＦＦ４０４ｃから遅延信号を入力する。第２のアンプ４０６ｂは、入力した遅延信号を増幅する。第２のアンプ４０６ｂは、増幅した遅延信号を合成器４０７に出力する。
　なお、第１のアンプ４０６ａ及び第２のアンプ４０６ｂのそれぞれは、スイッチ動作によって高効率の増幅を実現するＤ級アンプであってよい。しかしながら、第１のアンプ４０６ａ及び第２のアンプ４０６ｂのそれぞれは、Ｄ級アンプに限定するものではない。第１のアンプ４０６ａ及び第２のアンプ４０６ｂのそれぞれは、例えば、ＡＢ級アンプ、Ｂ級アンプ、Ｅ級アンプ、Ｆ級アンプ、ドハティアンプ、または、エンベロープトラッキングアンプなどであってもよい。
　合成器４０７は、Ｄ－ＦＦ４０４ａ及びＤ－ＦＦ４０４ｃのそれぞれから出力された遅延信号であって第１及び第２のアンプ４０６ａ、４０６ｂで増幅された遅延信号を入力する。合成器４０７は、入力した２つの遅延信号を合成し、合成信号を生成する。遅延信号の値は”１”または”－１”であるので、合成信号の値は”２”、”０”または”－２”の何れかになる。例えば、合成器４０７は、Ｄ－ＦＦ４０４ａから“１”の遅延信号を入力し、Ｄ－ＦＦ４０４ｃから“１”の遅延信号を入力した場合、“２”の合成信号を生成する。また、合成器４０７は、Ｄ－ＦＦ４０４ａから“－１”の遅延信号を入力し、Ｄ－ＦＦ４０４ｃから“－１”の遅延信号を入力した場合、“－２”の合成信号を生成する。また、合成器４０７は、Ｄ－ＦＦ４０４ａとＤ－ＦＦ４０４ｃとのそれぞれから“１”または“－１”の互いに異なる遅延信号を入力した場合、“０”の合成信号を生成する。合成器４０７は、生成した合成信号をバンドパスフィルタ４０８に出力する。
　なお、合成器４０７は、ウィルキンソン合成器のような電力合成器であってよい。しかしながら、合成器４０７は、電力合成器に限定するものではない。合成器４０７は、例えば、電圧合成器や電流合成器であってもよい。
　バンドパスフィルタ４０８は、合成器４０７から合成信号を入力する。バンドパスフィルタ４０８は、入力した合成信号のうちキャリア周波数ｆｃの近傍の周波数成分以外の成分を抑制したバンドパス出力信号をアンテナ４０９に出力する。
　なお、バンドパスフィルタ４０８は、合成信号のうちキャリア周波数ｆｃの近傍の周波数成分以外の成分を抑制したバンドパス出力信号を通過すれば、どのような構成のバンドパスフィルタであってよい。
　アンテナ４０９は、バンドパスフィルタ４０８から出力されたバンドパス出力信号に基づいて、空間に電磁波を放射する。
　なお、アンテナ４０９は、バンドパスフィルタ４０８から出力されたバンドパス出力信号に基づいて、空間に電磁波を放射するアンテナであれば、どのようなアンテナであってよい。
　なお、リタイミング部１０２は、第２のクロック信号に基づいて、Ｉ信号に対応するＲＦ信号（第１のデジタルＲＦ信号）に対してＱ信号に対応するＲＦ信号（第２のデジタルＲＦ信号）を９０度の位相に相当する時間だけ遅延させる機能部である。リタイミング部１０２は、第２のクロック信号に基づいて、Ｉ信号に対応するＲＦ信号に対してＱ信号に対応するＲＦ信号を９０度の位相に相当する時間だけ遅延させる限り、Ｄ－ＦＦの段数を限定するものではない。
　また、リタイミング部１０２の構成として、第２のクロック信号に基づいて、Ｉ信号に対応するＲＦ信号に対してＱ信号に対応するＲＦ信号を９０度の位相に相当する時間だけ遅延させる回路にＤ－ＦＦを用いる構成例を示した。しかしながら、リタイミング部１０２における、Ｉ信号に対応するＲＦ信号に対してＱ信号に対応するＲＦ信号を９０度の位相に相当する時間だけ遅延させる回路は、Ｄ－ＦＦを用いる構成に限定するものではない。Ｄ－ＦＦと同様の機能であれば、Ｄフリップフロップ以外のフリップフロップやラッチ回路などが用いられてもよい。
　なお、周波数４ｆｃの第２のクロック信号は、第の２クロック生成部４０２ｂが周波数２ｆｃのクロック信号を２逓倍して生成されるものであってよい。しかしながら、周波数４ｆｃの第２のクロック信号は、第２のクロック生成部４０２ｂが周波数２ｆｃのクロック信号を２逓倍して生成されるものに限定するものではない。周波数４ｆｃの第２のクロック信号は、例えば、第１のクロック生成部４０２ａで生成される周波数ｆｃの第１のクロック信号を４逓倍して生成されるものであってもよい。また、周波数４ｆｃの第２のクロック信号は、例えば、周波数４ｎ・ｆｃ（ｎは正整数）のクロック信号から生成されるものであってよい。周波数４ｆｃの第２のクロック信号は、第１のクロック信号の４倍の周波数を有し、第２のクロック信号の立ち上がりのタイミングが４周期毎に第１のクロック信号の立ち上がりのタイミングと同期していれば、どのように生成されてもよい。
　また、リタイミング部１０２に入力される信号のビットレートは、２ｆｃ［Ｈｚ］・［ｂｉｔ］である。そのため、リタイミング部１０２は、図２に示すように、図１で示したリタイミング部１０２に加えて、Ｄ－ＦＦ４０４ｄと、Ｄ－ＦＦ４０４ｅと、２分周器４１０と、を備えるものであってよい。
　この場合、２分周器４１０は、第２のクロック生成部４０２ｂが生成した周波数４ｆｃのクロック信号を２分周した周波数２ｆｃのクロック信号を生成する。２分周器４１０は、生成した周波数２ｆｃのクロック信号をＤ－ＦＦ４０４ｄ、Ｄ－ＦＦ４０４ｅのそれぞれに出力する。
　Ｄ－ＦＦ４０４ｄは、第１のデジタルミキサ部４０３ａからデジタル演算結果を入力する。Ｄ－ＦＦ４０４ｄは、入力したデジタル演算結果を２分周器４１０から入力する周波数２ｆｃのクロック信号に基づいて遅延させた遅延信号をＤ－ＦＦ４０４ａに出力する。
　Ｄ－ＦＦ４０４ｅは、第２のデジタルミキサ部４０３ｂからデジタル演算結果を入力する。Ｄ－ＦＦ４０４ｅは、入力したデジタル演算結果を２分周器４１０から入力する周波数２ｆｃのクロック信号に基づいて遅延させた遅延信号をＤ－ＦＦ４０４ｂに出力する。Ｄ－ＦＦ４０４ａ、Ｄ－ＦＦ４０４ｂ、Ｄ－ＦＦ４０４ｃのそれぞれは、上述と同様に、第２のクロック生成部４０２ｂが生成した周波数４ｆｃのクロック信号に基づいて遅延させた遅延信号を出力する。
　以上、本発明の第一の実施形態によるデジタル送信機１０の処理について説明した。上述のデジタル送信機１０において、デジタルＲＦ信号生成部１０１は、入力したベースバンド信号であるＩ信号をデジタル変調してキャリア周波数の２倍のビットレートの第１のデジタルＲＦ信号に変換し、入力したベースバンド信号であるＱ信号をデジタル変調してキャリア周波数の２倍のビットレートの第２のデジタルＲＦ信号に変換する。リタイミング部１０２は、キャリア周波数に対して４ｎ倍（ｎは正整数）の周波数のクロック信号に基づいて、第１のデジタルＲＦ信号を遅延させて出力し、第２のデジタルＲＦ信号を、第１のデジタルＲＦ信号の出力に対して位相を９０度遅延させて出力する。第１のアンプ４０６ａは、リタイミング部１０２が出力する第１のデジタルＲＦ信号を増幅する。第２のアンプ４０６ｂは、リタイミング部１０２が出力する第２のデジタルＲＦ信号を増幅する。合成器４０７は、第１のアンプ４０６ａにより増幅された第１のデジタルＲＦ信号と、第２のアンプ４０６ｂにより増幅された第２のデジタルＲＦ信号とを合成して１つの信号列を生成する。
　このようにすれば、デジタル送信機１０は、デジタルＲＦ信号生成部１０１が出力する信号のビットレートをキャリア周波数ｆｃの４倍から２倍に緩和することができ、低周波数動作のデバイスを使用して製造コストを低くすることができる。また、デジタル送信機１０は、デジタル回路とアナログ回路との接続部であるリタイミング部１０２で、第２のクロック生成部が生成するキャリア周波数に対して４ｎ倍の周波数のクロック信号に基づいて、Ｉ信号に対応する第１のデジタルＲＦ信号に対するＱ信号に対応する第２のデジタルＲＦ信号の位相を９０度遅延させることにより、歪特性を良好にすることができる。
＜第二の実施形態＞
　本発明の第二の実施形態によるデジタル送信機１０について説明する。
　本発明の第一の実施形態によるデジタル送信機１０では、デジタルＲＦ信号生成部１０１とリタイミング部１０２との間におけるＩ信号とＱ信号との伝送線路長のばらつき等によって、リタイミング部１０２が備える各Ｄ－ＦＦに入力されるＩデータ列とＱデータ列とのそれぞれのタイミングが、所望のタイミングからずれてしまう可能性がある。
　例えば、デジタルＲＦ信号生成部１０１が図３に示すＩ／Ｑ信号（ａ）を出力する場合、リタイミング部１０２の所望の出力信号は、図３に示すＩ’／Ｑ’信号（ｂ）となる。しかしながら、リタイミング部１０２が図３におけるＩ’／Ｑ’信号（ｃ）を入力した場合、リタイミング部１０２が備えるＤ－ＦＦのそれぞれが出力する信号は図３におけるＩ／Ｑ信号（ｄ）となり、図３におけるＩ’／Ｑ’信号（ｂ）のような所望のタイミングの信号とはならない。
　第二の実施形態によるデジタル送信機１０は、Ｉ信号とＱ信号とのそれぞれの伝送線路長のばらつき等によって生じる可能性のある所望のタイミングからのずれを補正するデジタル送信機である。
　第二の実施形態によるデジタル送信機１０の構成について説明する。
　第二の実施形態によるデジタル送信機１０は、図４に示すように、デジタルＲＦ信号生成部１０１と、リタイミング部１０２と、アナログ部１０３と、切替制御部１０４と、を備える。
　第二の実施形態によるデジタルＲＦ信号生成部１０１は、第一の実施形態によるデジタルＲＦ信号生成部１０１と同様である。また、第二の実施形態によるアナログ部１０３は、第一の実施形態によるアナログ部１０３と同様である。
　第二の実施形態によるデジタル送信機１０は、リタイミング部１０２と切替制御部１０４とが第一の実施形態によるデジタル送信機１０と異なる。
　切替制御部１０４は、デジタルＲＦ信号生成部１０１からＩ信号とＱ信号とを入力する。また、切替制御部１０４は、リタイミング部１０２が出力するＩ信号に対応するＩ’信号とＱ信号に対応するＱ’信号との２つの信号を入力する。切替制御部１０４は、入力したＩ信号、Ｑ信号、Ｉ’信号及びＱ’信号の４つの信号に基づいて、スイッチ４０５ａ及びスイッチ４０５ｂのそれぞれを切り替える切替制御信号を生成する。
　切替制御部１０４がスイッチ４０５ａとスイッチ４０５ｂとにおいて経路ａ１、ａ２、ａ３のうちのどの経路を選択するかを決定する方法は、例えば、以下で示す方法である。
　切替制御部１０４は、初期の切替制御信号として、経路ａ２を選択する切替制御信号を生成する。切替制御部１０４は、生成した切替制御信号をスイッチ４０５ａとスイッチ４０５ｂとのそれぞれに出力する。この状態で、切替制御部１０４は、Ｉ信号とＱ信号とのそれぞれが最大値１（または、最小値－１）の連続した信号、すなわち図５におけるＩ／Ｑ信号（ａ）を入力する場合を考える。
　デジタルＲＦ信号生成部１０１は、第１のクロック信号に同期したＩ信号とＱ信号とをリタイミング部１０２に出力する。
　リタイミング部１０２は、第１のクロック信号に同期したＩ信号とＱ信号とをデジタルＲＦ信号生成部１０１から入力する。リタイミング部１０２は、図５に示す第２のクロック信号（ｅ）に基づいて、Ｉ’信号とＱ’信号とを切替制御部１０４に出力する。このとき、リタイミング部１０２が切替制御部１０４に出力すべきＩ’信号とＱ’信号とは、図５のＩ’／Ｑ’信号（ｂ）であり、Ｉ’信号と、Ｉ’信号が立ち上がった１クロック後にＱ’信号が立ち上がるようなＩ’信号に対して位相が９０度遅れたＱ’信号とである。
　切替制御部１０４は、リタイミング部１０２から入力したＩ’信号とＱ’信号とが所望の位相差を有する信号である場合、経路ａ２を選択する切替制御信号を出力し続ける。
　また、リタイミング部１０２から入力したＩ’信号とＱ’信号とが、図５におけるＩ’／Ｑ’信号（ｃ）のように反転した信号、すなわちＩ’信号に対してＱ’信号の位相が１８０度遅れている場合、Ｑ’信号の出力タイミングを１クロック分早めるために、切替制御部１０４は、経路ａ１を選択する切替制御信号を生成し、切替制御信号をスイッチ４０５ａとスイッチ４０５ｂとのそれぞれに出力する。
　また、リタイミング部１０２から入力したＩ’信号とＱ’信号が、図５におけるＩ’／Ｑ’信号（ｄ）のように同一の信号、すなわちＩ’信号に対してＱ’信号の位相がゼロ度である場合、Ｑ’信号の出力タイミングを１クロック分遅延させるために、切替制御部１０４は、経路ａ３を選択する切替制御信号を生成し、切替制御信号をスイッチ４０５ａとスイッチ４０５ｂとのそれぞれに出力する。
　なお、上述の切替制御部１０４が経路を選択する方法として、デジタルＲＦ信号生成部１０１に入力されるＩ信号とＱ信号とのそれぞれが連続して最大値１または最小値－１である場合を例に説明したが、それに限定するものではない。切替制御部１０４がスイッチ４０５ａとスイッチ４０５ｂとにおいて経路ａ１、ａ２、ａ３のうちのどの経路を選択するかを決定する方法は、例えば、Ｉ信号とＱ信号とのそれぞれが同一の値で任意に変化させ、リタイミング部１０２から入力したＩ’信号とＱ’信号とが所望の位相差となっているかを判定して、上述と同様に経路を選択するものであってよい。
　第二の実施形態によるリタイミング部１０２は、図４に示すように、第２のクロック生成部４０２ｂと、Ｄ－ＦＦ４０４ｆ、４０４ｇ、４０４ｈ、４０４ｉ、４０４ｊ、４０４ｋ、４０４ｌと、スイッチ４０５ａ、４０５ｂと、を備える。
　Ｄ－ＦＦ４０４ｆは、デジタルＲＦ信号生成部１０１が備える第１のデジタルミキサ部４０３ａからデジタル演算結果を入力する。また、Ｄ－ＦＦ４０４ｆは、第２のクロック生成部４０２ｂから第２のクロック信号を入力する。Ｄ－ＦＦ４０４ｆは、入力したデジタル演算結果を第２のクロック信号に基づいて遅延させた遅延信号をアナログ部１０３に出力する。
　Ｄ－ＦＦ４０４ｇは、切替制御部１０４が経路ａ１を選択した場合、デジタルＲＦ信号生成部１０１が備える第２のデジタルミキサ部４０３ｂからスイッチ４０５ａの経路ａ１を介してデジタル演算結果を入力する。また、Ｄ－ＦＦ４０４ｇは、第２のクロック生成部４０２ｂから第２のクロック信号を入力する。Ｄ－ＦＦ４０４ｇは、入力したデジタル演算結果を第２のクロック信号に基づいて遅延させた遅延信号をスイッチ４０５ｂの経路ａ１を介してアナログ部１０３に出力する。
　Ｄ－ＦＦ４０４ｈは、切替制御部１０４が経路ａ２を選択した場合、デジタルＲＦ信号生成部１０１が備える第２のデジタルミキサ部４０３ｂからスイッチ４０５ａの経路ａ２を介してデジタル演算結果を入力する。また、Ｄ－ＦＦ４０４ｈは、第２のクロック生成部４０２ｂから第２のクロック信号を入力する。Ｄ－ＦＦ４０４ｈは、入力したデジタル演算結果を第２のクロック信号に基づいて遅延させた遅延信号をＤ－ＦＦ４０４ｉへ出力する。Ｄ－ＦＦ４０４ｉは、Ｄ－ＦＦ４０４ｈから出力される遅延信号と、第２のクロック信号とを入力する。Ｄ－ＦＦ４０４ｉは、第２のクロック信号に基づいて遅延させた遅延信号をスイッチ４０５ｂの経路ａ２を介してアナログ部１０３に出力する。
　Ｄ－ＦＦ４０４ｊは、切替制御部１０４が経路ａ３を選択した場合、デジタルＲＦ信号生成部１０１が備える第２のデジタルミキサ部４０３ｂからスイッチ４０５ａの経路ａ３を介してデジタル演算結果を入力する。また、Ｄ－ＦＦ４０４ｊは、第２のクロック生成部４０２ｂから第２のクロック信号を入力する。Ｄ－ＦＦ４０４ｊは、入力したデジタル演算結果を第２のクロック信号に基づいて遅延させた遅延信号をＤ－ＦＦ４０４ｋへ出力する。Ｄ－ＦＦ４０４ｋは、Ｄ－ＦＦ４０４ｊから出力される遅延信号と、第２のクロック信号とを入力する。Ｄ－ＦＦ４０４ｋは、第２のクロック信号に基づいて遅延させた遅延信号をＤ－ＦＦ４０４ｌへ出力する。Ｄ－ＦＦ４０４ｌは、Ｄ－ＦＦ４０４ｋから出力される遅延信号と、第２のクロック信号とを入力する。Ｄ－ＦＦ４０４ｌは、第２のクロック信号に基づいて遅延させた遅延信号をスイッチ４０５ｂの経路ａ３を介してアナログ部１０３に出力する。
　なお、リタイミング部１０２における経路は、図４で示した経路に限定するものではない。リタイミング部１０２における経路は、例えば、図６に示すように、スイッチ４０５ｃ、４０５ｄ、４０５ｅ、４０５ｆのそれぞれによって選択される、Ｄ－ＦＦ４０４ｍを経由する経路ｂ１、Ｄ－ＦＦ４０４ｎ及び４０４ｏを経由する経路ｂ２、Ｄ－ＦＦ４０４ｐ及び４０４ｑを経由する経路ｃ１、Ｄ－ＦＦ４０４ｒ、４０４ｓ及び４０４ｔを経由する経路ｃ２であってよい。また、例えば、リタイミング部１０２における経路は、図７に示すように、スイッチ４０５ｇ、４０５ｈのそれぞれによって選択される、Ｄ－ＦＦ４０４ｕを経由する経路ｄ１、Ｄ－ＦＦ４０４ｕ及び４０４ｖを経由する経路ｄ２、Ｄ－ＦＦ４０４ｗ及び４０４ｘを経由する経路ｅ１、Ｄ－ＦＦ４０４ｗ、４０４ｘ及び４０４ｙを経由する経路ｅ２であってもよい。
　以上、本発明の第二の実施形態によるデジタル送信機１０の処理について説明した。上述のデジタル送信機１０は、Ｉ信号に対応する信号を遅延させる第１の遅延回路及びＱ信号に対応する信号を遅延させる第２の遅延回路を有するリタイミング部１０２を備える。第１の遅延回路と第２の遅延回路との少なくとも一方が、Ｄ－ＦＦ（ロジック回路または遅延素子）の段数の異なる複数の遅延経路を有する。デジタル送信機１０において、切替制御部１０４は、Ｉ信号と、Ｑ信号と、リタイミング部１０２が出力するＩ信号及びＱ信号のそれぞれに対応する２つの出力信号（Ｉ’信号、Ｑ’信号）とに基づいて、切替制御信号を生成する。リタイミング部１０２に備えられる各スイッチ部は、切替制御部１０４が生成した切替制御信号に応じて、複数の遅延経路のうちの１つを選択する。
　このようにすれば、デジタル送信機１０は、デジタル回路とアナログ回路との接続部であるリタイミング部１０２で、キャリア周波数に対して４ｎ倍の周波数の第２のクロック信号に基づいて、伝送線路長のばらつき等によるタイミングのずれを補正し、Ｉ信号に対応する第１のデジタルＲＦ信号に対するＱ信号に対応する第２のデジタルＲＦ信号の位相を９０度遅延させることができるため、歪特性を良好にすることができる。
＜第三の実施形態＞
　本発明の第三の実施形態によるデジタル送信機１０について説明する。
　第三の実施形態によるデジタル送信機１０は、デジタルＲＦ信号生成部１０１の出力する信号の波形が特定の経路においてくずれて矩形波でなくなることにより、サンプルタイミングがランダムに１クロック分ずれ、特定の経路に偏って信号が歪む問題を緩和するデジタル送信機である。
　第三の実施形態によるデジタル送信機１０の構成について説明する。
　第三の実施形態によるデジタル送信機１０は、図８に示すように、デジタルＲＦ信号生成部１０１と、リタイミング部１０２と、アナログ部１０３と、ＩＱ経路切替制御部１０５と、を備える。
　デジタルＲＦ信号生成部１０１は、出力端に第１のＩＱ経路切替部４１１ａを備える。
　リタイミング部１０２は、入力端に第２のＩＱ経路切替部４１１ｂを備える。
　ＩＱ経路切替制御部１０５は、第１及び第２のＩＱ経路切替部４１１ａ、４１１ｂのそれぞれに、経路の切替を制御するＩＱ経路切替制御信号を出力する。
　第１及び第２のＩＱ経路切替部４１１ａ、４１１ｂのそれぞれは、ＩＱ経路切替制御部１０５からＩＱ経路切替制御信号を入力し、Ｉ信号列とＱ信号列のと経路を互いに切り替える。
　具体的には、第１のＩＱ経路切替部４１１ａは、ＩＱ経路切替制御部１０５から入力したＩＱ経路切替制御信号に基づいて、端子ｆ１と端子ｆ２とを接続してＩ信号列をリタイミング部１０２に出力し、端子ｆ３と端子ｆ４とを接続してＱ信号列をリタイミング部１０２に出力する。または、第１のＩＱ経路切替部４１１ａは、ＩＱ経路切替制御部１０５から入力したＩＱ経路切替制御信号に基づいて、端子ｆ１と端子ｆ４とを接続してＩ信号列をリタイミング部１０２に出力し、端子ｆ３と端子ｆ２とを接続してＱ信号列をリタイミング部１０２に出力する。第１のＩＱ経路切替部４１１ａは、Ｉ信号列及びＱ信号列をリタイミング部１０２へ出力する経路を、ＩＱ経路切替制御信号に基づいて入れ替える。
　また、具体的には、第２のＩＱ経路切替部４１１ｂは、ＩＱ経路切替制御部１０５から入力したＩＱ経路切替制御信号に基づいて、端子ｇ１と端子ｇ２とを接続して端子ｆ２から入力した信号列（Ｉ信号列またはＱ信号列）を次段回路に出力し、端子ｇ３と端子ｇ４とを接続して端子ｆ４から入力した信号列（Ｑ信号列またはＩ信号列）を次段回路に出力する。または、第２のＩＱ経路切替部４１１ｂは、ＩＱ経路切替制御部１０５から入力したＩＱ経路切替制御信号に基づいて、端子ｇ１と端子ｇ４とを接続して端子ｆ２から入力した信号列（Ｉ信号列またはＱ信号列）を次段回路に出力し、端子ｇ３と端子ｇ２とを接続して端子ｆ４から入力した信号列（Ｑ信号列またはＩ信号列）を次段回路に出力する。第２のＩＱ経路切替部４１１ｂは、デジタルＲＦ信号生成部１０１から入力されるＩ信号列及びＱ信号列が伝播するリタイミング部１０２内の経路を、ＩＱ経路切替制御信号に基づいて入れ替える。
　なお、ＩＱ経路切替制御部１０５は、リタイミング部１０２から出力されるＩ信号列とＱ信号列とを変えないように、所望の段数のＤ－ＦＦを伝播する経路となるよう、第１及び第２のＩＱ経路切替部４１１ａ、４１１ｂを切り替えるＩＱ経路切替制御信号を生成する。
　また、デジタル送信機１０は、第二の実施形態で示した切替制御部１０４をさらに備え、切替制御部１０４と、ＩＱ経路切替制御部１０５との組み合わせにより、リタイミング部１０２から出力されるＩ信号列とＱ信号列とを変えないように、所望の段数のＤ－ＦＦを伝播する経路を選択する制御を行うものであってよい。
　なお、ＩＱ経路切替制御部１０５がＩＱ経路切替制御信号によりＩＱ経路切替部４１１ａ、４１１ｂのそれぞれにおける経路を切り替えるタイミングは、例えば、ランダムなタイミングが考えられる。
　具体的には、ＩＱ経路切替制御部１０５は、キャリア周波数ｆｃの２倍の周波数２ｆｃをＫ分周（Ｋは整数）したクロック信号（２ｆｃ／Ｋ）のタイミングで乱数を発生させる。そして、ＩＱ経路切替制御部１０５は、発生させた乱数の値が予め設定されたしきい値を超えた場合に、第１及び第２のＩＱ経路切替部４１１ａ、４１１ｂのそれぞれにおける経路を切り替えるＩＱ経路切替制御信号を生成し、ＩＱ経路切替制御信号を第１及び第２のＩＱ経路切替部４１１ａ、４１１ｂのそれぞれに出力する。また、ＩＱ経路切替制御部１０５は、発生させた乱数の値が予め設定されたしきい値を超えない場合には第１及び第２のＩＱ経路切替部４１１ａ、４１１ｂのそれぞれにおける経路を切り替えないＩＱ経路切替制御信号を第１及び第２のＩＱ経路切替部４１１ａ、４１１ｂのそれぞれに出力する。
　以上、本発明の第三の実施形態によるデジタル送信機１０の処理について説明した。上述のデジタル送信機１０において、ＩＱ経路切替制御部１０５は、経路の切替を制御するＩＱ経路切替制御信号を出力する。デジタルＲＦ信号生成部１０１は、出力端に、ＩＱ経路切替制御部１０５が出力するＩＱ経路切替制御信号に基づいて、Ｉ信号に対応する信号の伝播する経路と、Ｑ信号に対応する信号の伝播する経路とを切り替える第１のＩＱ経路切替部４１１ａを有する。リタイミング部１０２は、入力端に、ＩＱ経路切替制御部１０５が出力するＩＱ経路切替制御信号に基づいて、Ｉ信号に対応する信号の伝播する経路と、Ｑ信号に対応する信号の伝播する経路とを切り替える第２のＩＱ経路切替部４１１ｂを有する。
　このようにすれば、デジタル送信機１０は、デジタル回路とアナログ回路との接続部であるデジタルＲＦ信号生成部１０１と、第１のアンプ４０６ａ及び第２のアンプ４０６ｂとの間で、Ｉ信号に対応する信号が伝播する経路におけるサンプリングタイミングのずれの発生確率と、Ｑ信号に対応する信号が伝播する経路におけるサンプリングタイミングのずれの発生確率とをほぼ同等にすることができる。その結果、デジタルＲＦ信号生成部１０１の出力する信号の波形が特定の経路においてずれるという問題が緩和し、特定の経路に偏って信号が歪む問題が緩和する。
　本発明の最小構成のデジタル送信機１０について説明する。
　本発明の最小構成のデジタル送信機１０は、図９に示すように、少なくともデジタルＲＦ信号生成部１０１と、リタイミング部１０２と、第１のアンプ４０６ａと、第２のアンプ４０６ｂと、合成器４０７と、を備える。
　デジタルＲＦ信号生成部１０１は、入力したベースバンド信号であるＩ信号をデジタル変調してキャリア周波数の２倍のビットレートの第１のデジタルＲＦ信号に変換し、入力したベースバンド信号であるＱ信号をデジタル変調してキャリア周波数の２倍のビットレートの第２のデジタルＲＦ信号に変換する。
　リタイミング部１０２は、キャリア周波数ｆｃの４の整数ｎ倍の周波数４ｎ・ｆｃのクロック信号に基づいて、第１のデジタルＲＦ信号を遅延させて出力し、第２のデジタルＲＦ信号を、第１のデジタルＲＦ信号の出力に対して位相を９０度遅延させて出力する。
　第１のアンプ４０６ａは、リタイミング部１０２が出力する第１のデジタルＲＦ信号を増幅する。
　第２のアンプ４０６ｂは、リタイミング部１０２が出力する第２のデジタルＲＦ信号を増幅する。
　合成器４０７は、第１のアンプ４０６ａにより増幅された第１のデジタルＲＦ信号と、第２のアンプ４０６ｂにより増幅された第２のデジタルＲＦ信号とを合成して１つの信号列を生成する。
　なお本発明の実施形態について説明したが、上述のデジタル送信機１０は内部に、コンピュータシステムを有している。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。
　また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定するものではない。また、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができるものである。
　なお、上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
　（付記１）入力したベースバンド信号であるＩ信号をデジタル変調してキャリア周波数の２倍のビットレートの第１のデジタルＲＦ信号に変換し、入力したベースバンド信号であるＱ信号をデジタル変調して前記キャリア周波数の２倍のビットレートの第２のデジタルＲＦ信号に変換するデジタルＲＦ信号生成部と、
　前記キャリア周波数に対して４ｎ（ｎは整数）倍の周波数の第１のクロック信号に基づいて、前記第１のデジタルＲＦ信号を遅延させて出力し、前記第２のデジタルＲＦ信号を、前記第１のデジタルＲＦ信号の出力に対して位相を９０度遅延させて出力するリタイミング部と、
　前記リタイミング部が出力する前記第１のデジタルＲＦ信号を増幅する第１のアンプと、
　前記リタイミング部が出力する前記第２のデジタルＲＦ信号を増幅する第２のアンプと、
　前記第１のアンプにより増幅された前記第１のデジタルＲＦ信号と、前記第２のアンプにより増幅された前記第２のデジタルＲＦ信号とを合成して１つの信号列を生成する合成器と、
　を備えるデジタル送信機。
　（付記２）経路の切替を制御するＩＱ経路切替制御信号を出力するＩＱ経路切替制御部、
　を備え、
　前記デジタルＲＦ信号生成部は、出力端に、前記ＩＱ経路切替制御部が出力するＩＱ経路切替制御信号に基づいて、前記第１及び第２のデジタルＲＦ信号が前記リタイミング部へ伝播する経路を入れ替える第１のＩＱ経路切替部を有し、
　前記リタイミング部は、入力端に、前記ＩＱ経路切替制御部が出力するＩＱ経路切替制御信号に基づいて、前記第１及び第２のデジタルＲＦ信号を入力する経路を入れ替える第２のＩＱ経路切替部を有する、
　付記１に記載のデジタル送信機。
　（付記３）前記ＩＱ経路切替制御部は、
　前記第１のＩＱ経路切替部と前記第２のＩＱ経路切替部における経路を切り替えるか否かを、前記キャリア周波数に対して２／Ｋ倍（Ｋは整数）の周波数の第２のクロック信号のタイミングで乱数を生成することによってランダムに決定する、
　付記２に記載のデジタル送信機。
　（付記４）前記リタイミング部は、
　前記第１のクロック信号を生成するクロック生成部と、
　前記クロック生成部が生成した前記クロック信号に基づいて第１のデジタルＲＦ信号を遅延させる１個以上のロジック回路を直列に接続された第１の遅延回路と、
　前記第１のクロック信号に基づいて、前記第１のデジタルＲＦ信号を遅延させる１個のロジック回路または直列に接続された複数の前記ロジック回路を有する第１の遅延回路と、
　前記第１のクロック信号に基づいて、前記第２のデジタルＲＦ信号を遅延させる回路であって前記第１の遅延回路の有する前記ロジック回路の数よりもｎ個多い前記ロジック回路を直列に接続した回路を有する第２の遅延回路と、
　を備える、
　付記１から付記３の何れか一に記載のデジタル送信機。
　（付記５）前記第１の遅延回路は、
　前記クロック生成部が生成した前記第１のクロック信号が２ｎ分周された第３のクロック信号に基づいて前記第１のデジタルＲＦ信号を遅延させる１個の前記ロジック回路または直列に接続された複数の前記ロジック回路をさらに含み、
　前記第２の遅延回路は、
　前記第３のクロック信号に基づいて前記第２のデジタルＲＦ信号を遅延させる１個の前記ロジック回路または直列に接続された複数の前記ロジック回路をさらに含み、
　前記第３のクロック信号に基づいて前記第１のデジタルＲＦ信号を遅延させる前記ロジック回路の数と、前記第３のクロック信号に基づいて前記第２のデジタルＲＦ信号を遅延させる前記ロジック回路の数とは同数である、
　付記４に記載のデジタル送信機。
　（付記６）前記第１の遅延回路と前記第２の遅延回路との少なくとも一方は、前記ロジック回路からなる複数の遅延経路を有し、
　前記Ｉ信号と、前記Ｑ信号と、前記リタイミング部が出力する遅延した前記第１及び第２のデジタルＲＦ信号とに基づいて、制御信号を生成する切替制御部と、
　前記切替制御部が生成した前記制御信号に応じて、前記複数の遅延経路のうちの１つを選択するスイッチ部と、
　を備える、
　付記４または付記５に記載のデジタル送信機。
　（付記７）前記第２の遅延回路は、
　前記第１の遅延回路における遅延経路を構成する前記ロジック回路の数に対して、同数の前記ロジック回路からなる遅延経路と、１つ多い前記ロジック回路からなる遅延経路と、２つ多い前記ロジック回路からなる遅延経路との３つの遅延経路を有し、
　前記切替制御部は、
　前記第２の遅延回路における前記３つの遅延経路のうち何れか１つの遅延経路を選択する前記制御信号を生成する、
　付記６に記載のデジタル送信機。
　（付記８）前記切替制御部は、
　前記Ｉ信号と前記Ｑ信号とが同一信号である場合に、前記リタイミング部から出力される遅延した前記第２のデジタルＲＦ信号が前記リタイミング部から出力される遅延した前記第１のデジタルＲＦ信に対して９０度遅延する遅延経路を前記スイッチ部に選択させる前記制御信号を生成する、
　付記６または付記７に記載のデジタル送信機。
　（付記９）前記ロジック回路は、少なくともラッチを含む、
　付記４から付記８の何れか一に記載のデジタル送信機。
　（付記１０）前記ロジック回路は、少なくともフリップフロップを含む、
　付記４から付記９の何れか一に記載のデジタル送信機。
　（付記１１）前記ロジック回路は、少なくともＤフリップフロップを含む、
　付記４から付記１０の何れか一に記載のデジタル送信機。
　本願は、２０１５年１０月１日に、日本国に出願された特願２０１５－１９５８９４号に基づき優先権を主張し、その内容をここに援用する。
　本発明は、製造コストを低く、かつ、歪特性を良好にすることが必要とされる用途に適用できる。
　１０・・・デジタル送信機
　１０１・・・デジタルＲＦ信号生成部
　１０２・・・リタイミング部
　１０３・・・アナログ部
　１０４・・・切替制御部
　１０５・・・ＩＱ経路切替制御部
　４０１ａ・・・第１のΔΣ変調部
　４０１ｂ・・・第２のΔΣ変調部
　４０２ａ・・・第１のクロック生成部
　４０２ｂ・・・第２のクロック生成部
　４０３ａ・・・第１のデジタルミキサ部
　４０３ｂ・・・第２のデジタルミキサ部
　４０４ａ、４０４ｂ、４０４ｃ、４０４ｄ、４０４ｅ、４０４ｆ、４０４ｇ、４０４ｈ、４０４ｉ、４０４ｊ、４０４ｋ、４０４ｌ、４０４ｍ、４０４ｎ、４０４ｏ、４０４ｐ、４０４ｑ、４０４ｒ、４０４ｓ、４０４ｔ、４０４ｕ、４０４ｖ、４０４ｗ、４０４ｘ、４０４ｙ・・・Ｄフリップフロップ
　４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ、４０５ｅ、４０５ｆ、４０５ｇ、　４０５ｈ・・・スイッチ
　４０６ａ・・・第１のアンプ
　４０６ｂ・・・第２のアンプ
　４０７・・・合成器
　４０８・・・バンドパスフィルタ
　４０９・・・アンテナ
　４１０・・・２分周器
　４１１ａ・・・第１のＩＱ経路切替部
　４１１ｂ・・・第２のＩＱ経路切替部

Claims (10)

  1. 　入力したベースバンド信号であるＩ信号をデジタル変調してキャリア周波数の２倍のビットレートの第１のデジタルＲＦ信号に変換し、入力したベースバンド信号であるＱ信号をデジタル変調して前記キャリア周波数の２倍のビットレートの第２のデジタルＲＦ信号に変換するデジタルＲＦ信号生成部と、
    　前記キャリア周波数に対して４ｎ（ｎは整数）倍の周波数の第１のクロック信号に基づいて、前記第１のデジタルＲＦ信号を遅延させて出力し、前記第２のデジタルＲＦ信号を、前記第１のデジタルＲＦ信号の出力に対して位相を９０度遅延させて出力するリタイミング部と、
    　前記リタイミング部が出力する前記第１のデジタルＲＦ信号を増幅する第１のアンプと、
    　前記リタイミング部が出力する前記第２のデジタルＲＦ信号を増幅する第２のアンプと、
    　前記第１のアンプにより増幅された前記第１のデジタルＲＦ信号と、前記第２のアンプにより増幅された前記第２のデジタルＲＦ信号とを合成して１つの信号列を生成する合成器と、
    　を備えるデジタル送信機。
  2. 　経路の切替を制御するＩＱ経路切替制御信号を出力するＩＱ経路切替制御部、
    　を備え、
    　前記デジタルＲＦ信号生成部は、出力端に、前記ＩＱ経路切替制御部が出力するＩＱ経路切替制御信号に基づいて、前記第１及び第２のデジタルＲＦ信号が前記リタイミング部へ伝播する経路を入れ替える第１のＩＱ経路切替部を有し、
    　前記リタイミング部は、入力端に、前記ＩＱ経路切替制御部が出力するＩＱ経路切替制御信号に基づいて、前記第１及び第２のデジタルＲＦ信号を入力する経路を入れ替える第２のＩＱ経路切替部を有する、
    　請求項１に記載のデジタル送信機。
  3. 　前記ＩＱ経路切替制御部は、
    　前記第１のＩＱ経路切替部と前記第２のＩＱ経路切替部とにおける経路を切り替えるか否かを、前記キャリア周波数に対して２／Ｋ倍（Ｋは整数）の周波数の第２のクロック信号のタイミングで乱数を生成することによってランダムに決定する、
    　請求項２に記載のデジタル送信機。
  4. 　前記リタイミング部は、
    　前記第１のクロック信号を生成するクロック生成部と、
    　前記第１のクロック信号に基づいて、前記第１のデジタルＲＦ信号を遅延させる１個のロジック回路または直列に接続された複数の前記ロジック回路を有する第１の遅延回路と、
    　前記第１のクロック信号に基づいて、前記第２のデジタルＲＦ信号を遅延させる回路であって前記第１の遅延回路の有する前記ロジック回路の数よりもｎ個多い前記ロジック回路を直列に接続した回路を有する第２の遅延回路と、
    　を備える、
    　請求項１から請求項３の何れか一項に記載のデジタル送信機。
  5. 　前記第１の遅延回路は、
    　前記クロック生成部が生成した前記第１のクロック信号が２ｎ分周された第３のクロック信号に基づいて前記第１のデジタルＲＦ信号を遅延させる１個の前記ロジック回路または直列に接続された複数の前記ロジック回路をさらに含み、
    　前記第２の遅延回路は、
    　前記第３のクロック信号に基づいて前記第２のデジタルＲＦ信号を遅延させる１個の前記ロジック回路または直列に接続された複数の前記ロジック回路をさらに含み、
    　前記第３のクロック信号に基づいて前記第１のデジタルＲＦ信号を遅延させる前記ロジック回路の数と、前記第３のクロック信号に基づいて前記第２のデジタルＲＦ信号を遅延させる前記ロジック回路の数とは同数である、
    　請求項４に記載のデジタル送信機。
  6. 　前記第１の遅延回路と前記第２の遅延回路との少なくとも一方は、前記ロジック回路からなる複数の遅延経路を有し、
    　前記Ｉ信号と、前記Ｑ信号と、前記リタイミング部が出力する遅延した前記第１及び第２のデジタルＲＦ信号とに基づいて、制御信号を生成する切替制御部と、
    　前記切替制御部が生成した前記制御信号に応じて、前記複数の遅延経路のうちの１つを選択するスイッチ部と、
    　を備える、
    　請求項４または請求項５に記載のデジタル送信機。
  7. 　前記第２の遅延回路は、
    　前記第１の遅延回路における遅延経路を構成する前記ロジック回路の数に対して、同数の前記ロジック回路からなる遅延経路と、１つ多い前記ロジック回路からなる遅延経路と、２つ多い前記ロジック回路からなる遅延経路との３つの遅延経路を有し、
    　前記切替制御部は、
    　前記第２の遅延回路における前記３つの遅延経路のうち何れか１つの遅延経路を選択する前記制御信号を生成する、
    　請求項６に記載のデジタル送信機。
  8. 　前記切替制御部は、
    　前記Ｉ信号と前記Ｑ信号とが同一信号である場合に、前記リタイミング部から出力される遅延した前記第２のデジタルＲＦ信号が前記リタイミング部から出力される遅延した前記第１のデジタルＲＦ信に対して９０度遅延する遅延経路を前記スイッチ部に選択させる前記制御信号を生成する、
    　請求項６または請求項７に記載のデジタル送信機。
  9. 　前記ロジック回路は、少なくともラッチを含む、
    　請求項４から請求項８の何れか一項に記載のデジタル送信機。
  10. 　前記ロジック回路は、少なくともＤフリップフロップを含む、
    　請求項４から請求項９の何れか一項に記載のデジタル送信機。
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