JPWO2017057164A1 - デジタル送信機 - Google Patents
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Abstract
デジタル送信機において、デジタルRF信号生成部は、I信号をデジタル変調してキャリア周波数の2倍のビットレートの第1のデジタルRF信号に変換し、Q信号をデジタル変調してキャリア周波数の2倍のビットレートの第2のデジタルRF信号に変換する。リタイミング部は、キャリア周波数に対して4n(nは整数)倍の周波数のクロック信号に基づいて、第1のデジタルRF信号を遅延させて出力し、第2のデジタルRF信号を、第1のデジタルRF信号の出力に対して位相を90度遅延させて出力する。第1のアンプは、リタイミング部が出力する第1のデジタルRF信号を増幅する。第2のアンプは、リタイミング部が出力する第2のデジタルRF信号を増幅する。合成器は、増幅された第1のデジタルRF信号と、増幅された第2のデジタルRF信号とを合成して1つの信号列を生成する。
Description
本発明は、デジタル送信機に関する。
近年、高い電力効率が期待される送信機として、ΔΣ変調器とD級増幅器とを組み合わせたデジタル送信機が注目されている。ΔΣ変調方式を用いたΔΣ変調器は、ハードウェアの実装が容易であることから盛んに研究されている。
特許文献1及び非特許文献1には、関連する技術として、ローパスΔΣ変調方式を用いたΔΣ変調器に関する技術が記載されている。
特許文献2には、関連する技術として、エンベロープΔΣ変調方式を用いたΔΣ変調器に関する技術が記載されている。
非特許文献2には、関連する技術として、バンドパスΔΣ変調方式を用いたΔΣ変調器に関する技術が記載されている。
特許文献1及び非特許文献1には、関連する技術として、ローパスΔΣ変調方式を用いたΔΣ変調器に関する技術が記載されている。
特許文献2には、関連する技術として、エンベロープΔΣ変調方式を用いたΔΣ変調器に関する技術が記載されている。
非特許文献2には、関連する技術として、バンドパスΔΣ変調方式を用いたΔΣ変調器に関する技術が記載されている。
Antoine Frappe, "An All−Digital RF Signal Generator Using High−Speed Modulators",IEEE JOURNAL OF SOLID−STATE CIRCUITS,VOL.44,NO.10,pp.2722−2732,2009.
T.Maehata,S.Kameda,and N.Suematsu,"High ACLR 1−bit Direct Radio Frequency Converter Using Symmetric Waveform,"Proc.42nd European Microwave Conf.,pp.1051−1054,Nov.2012.
上述の変調方式を用いたΔΣ変調器の中でも、ローパスΔΣ変調方式を用いたΔΣ変調器は、ハードウェアの実装が容易であることから盛んに研究されている。
一般的に、ローパスΔΣ変調方式を用いたΔΣ変調器では、出力される信号のビットレートは、キャリア周波数fcの4倍に限定されるため、高速動作が可能な高価なデバイスが必要となる。その結果、FPGA(Field−Programmable Gate Array)のような安価で汎用的なICでローパスΔΣ変調方式を用いたΔΣ変調器を実現することは困難であり、ASIC(Application Specific Integrated Circuit)などの高価で高速動作が可能な専用ICが必要になる。
また、一般的に、ローパスΔΣ変調方式を用いたΔΣ変調器では、デジタル回路で発生するノイズがアナログ回路の信号に重畳しないように、デジタル回路とアナログ回路とは分けて製造されることが多い。具体的には、アンプよりも前段のブロックがデジタル回路として製造され、アンプを含めた後段のブロックがアナログ回路として製造される。デジタル回路とアナログ回路とは別々のICとして製造される。そして、回路基板上でデジタル回路のICとアナログ回路のICとがボンディングワイヤやフリップチップ実装などにより接続される。
回路基板上でデジタル回路のICとアナログ回路のICとの接続において、I信号列を伝播させる配線とQ信号列を伝播させる配線との間で長さのばらつきがあると、I信号とQ信号との間での伝播遅延のずれ、ジッタ、配線における寄生成分の影響によるパルス波形のくずれ(なまり)が生じる。遅延ずれ、ジッタ、パルス波形のくずれは、後段のブロックにおけるアンプの出力にも影響を与え、アンテナから出力される信号が歪んでしまう。
上述の特許文献1に記載の送信器では、デジタルRF信号生成部が出力する信号のビットレートをキャリア周波数fcの4倍から2倍にし、製造コストを低減することができる。また、特許文献1に記載の送信器は、I信号の演算過程に掛かる時間とQ信号の演算過程に掛かる時間との時間差に起因する歪を除去するための前置歪補正回路を備える。しかしながら、特許文献1に記載の送信器における前置歪補正回路は、デジタルRF信号生成部の前段に設けられるものであり、理想的な配線がされている場合であっても原理的に発生する演算過程に掛かる時間の時間差を補正するものである。そのため、特許文献1に記載の送信器における前置歪補正回路では、上述のデジタル回路のICとアナログ回路のICとを接続する場合に生じる信号の歪を改善することは困難である。
一般的に、ローパスΔΣ変調方式を用いたΔΣ変調器では、出力される信号のビットレートは、キャリア周波数fcの4倍に限定されるため、高速動作が可能な高価なデバイスが必要となる。その結果、FPGA(Field−Programmable Gate Array)のような安価で汎用的なICでローパスΔΣ変調方式を用いたΔΣ変調器を実現することは困難であり、ASIC(Application Specific Integrated Circuit)などの高価で高速動作が可能な専用ICが必要になる。
また、一般的に、ローパスΔΣ変調方式を用いたΔΣ変調器では、デジタル回路で発生するノイズがアナログ回路の信号に重畳しないように、デジタル回路とアナログ回路とは分けて製造されることが多い。具体的には、アンプよりも前段のブロックがデジタル回路として製造され、アンプを含めた後段のブロックがアナログ回路として製造される。デジタル回路とアナログ回路とは別々のICとして製造される。そして、回路基板上でデジタル回路のICとアナログ回路のICとがボンディングワイヤやフリップチップ実装などにより接続される。
回路基板上でデジタル回路のICとアナログ回路のICとの接続において、I信号列を伝播させる配線とQ信号列を伝播させる配線との間で長さのばらつきがあると、I信号とQ信号との間での伝播遅延のずれ、ジッタ、配線における寄生成分の影響によるパルス波形のくずれ(なまり)が生じる。遅延ずれ、ジッタ、パルス波形のくずれは、後段のブロックにおけるアンプの出力にも影響を与え、アンテナから出力される信号が歪んでしまう。
上述の特許文献1に記載の送信器では、デジタルRF信号生成部が出力する信号のビットレートをキャリア周波数fcの4倍から2倍にし、製造コストを低減することができる。また、特許文献1に記載の送信器は、I信号の演算過程に掛かる時間とQ信号の演算過程に掛かる時間との時間差に起因する歪を除去するための前置歪補正回路を備える。しかしながら、特許文献1に記載の送信器における前置歪補正回路は、デジタルRF信号生成部の前段に設けられるものであり、理想的な配線がされている場合であっても原理的に発生する演算過程に掛かる時間の時間差を補正するものである。そのため、特許文献1に記載の送信器における前置歪補正回路では、上述のデジタル回路のICとアナログ回路のICとを接続する場合に生じる信号の歪を改善することは困難である。
そこで、この発明は、上記の課題を解決することのできるデジタル送信機を提供することを目的としている。
上記目的を達成するために、本発明は、入力したベースバンド信号であるI信号をデジタル変調してキャリア周波数の2倍のビットレートの第1のデジタルRF信号に変換し、入力したベースバンド信号であるQ信号をデジタル変調して前記キャリア周波数の2倍のビットレートの第2のデジタルRF信号に変換するデジタルRF信号生成部と、前記キャリア周波数に対して4n(nは整数)倍の周波数の第1のクロック信号に基づいて、前記第1のデジタルRF信号を遅延させて出力し、前記第2のデジタルRF信号を、前記第1のデジタルRF信号の出力に対して位相を90度遅延させて出力するリタイミング部と、前記リタイミング部が出力する前記第1のデジタルRF信号を増幅する第1のアンプと、前記リタイミング部が出力する前記第2のデジタルRF信号を増幅する第2のアンプと、前記第1のアンプにより増幅された前記第1のデジタルRF信号と、前記第2のアンプにより増幅された前記第2のデジタルRF信号とを合成して1つの信号列を生成する合成器と、を備えるデジタル送信機である。
本発明によれば、製造コストを低く、かつ、歪特性を良好にすることができる。
以下、図面を参照しながら実施形態について詳しく説明する。
<第一の実施形態>
本発明の第一の実施形態によるデジタル送信機10の構成について説明する。
第一の実施形態によるデジタル送信機10は、図1に示すように、デジタルRF(Radio Frequency)信号生成部101と、リタイミング部102と、アナログ部103と、を備える。
<第一の実施形態>
本発明の第一の実施形態によるデジタル送信機10の構成について説明する。
第一の実施形態によるデジタル送信機10は、図1に示すように、デジタルRF(Radio Frequency)信号生成部101と、リタイミング部102と、アナログ部103と、を備える。
デジタルRF信号生成部101は、第1のΔΣ変調部401aと、第2のΔΣ変調部401bと、第1のクロック生成部402aと、第1のデジタルミキサ部403aと、第2のデジタルミキサ部403bと、を備える。
第1のΔΣ変調部401aは、ベースバンド信号であるI信号を入力する。第1のΔΣ変調部401aは、入力したI信号をΔΣ変調する。具体的には、第1のΔΣ変調部401aは、ローパスΔΣ変調器またはPWM(Pulse Width Modulation)変調器によってI信号を量子化する。第1のΔΣ変調部401aは、変調結果を第1のデジタルミキサ部403aに出力する。
第2のΔΣ変調部401bは、ベースバンド信号であるQ信号を入力する。第2のΔΣ変調部401bは、入力したQ信号をΔΣ変調する。具体的には、第2のΔΣ変調部401bは、ローパスΔΣ変調器またはPWM変調器によってQ信号を量子化する。第2のΔΣ変調部401bは、変調結果を第2のデジタルミキサ部403bに出力する。
なお、第1のΔΣ変調部401aと第2のΔΣ変調部401bとがローパスΔΣ変調器によってI信号及びQ信号を量子化する場合、例えば、非特許文献1に記載されている技術を用いればよい。
なお、第1のΔΣ変調部401aと第2のΔΣ変調部401bとがローパスΔΣ変調器によってI信号及びQ信号を量子化する場合、例えば、非特許文献1に記載されている技術を用いればよい。
第1のクロック生成部402aは、キャリア周波数fcと同じ周波数で2値(1、−1)を交互に繰り返す第1のクロック信号を生成する。第1のクロック生成部402aは、生成した第1のクロック信号を第1のデジタルミキサ部403aと第2のデジタルミキサ部403bとに出力する。
第1のデジタルミキサ部403aは、第1のΔΣ変調部401aから変調結果を入力する。また、第1のデジタルミキサ部403aは、第1のクロック生成部402aから第1のクロック信号を入力する。第1のデジタルミキサ部403aは、入力した変調結果に第1のクロック信号を掛け合わせるデジタル演算を行う。第1のデジタルミキサ部403aは、デジタル演算結果をリタイミング部102に出力する。
第2のデジタルミキサ部403bは、第2のΔΣ変調部401bから変調結果を入力する。また、第2のデジタルミキサ部403bは、第1のクロック生成部402aから第1のクロック信号を入力する。第2のデジタルミキサ部403bは、入力した変調結果に第1のクロック信号を掛け合わせるデジタル演算を行う。第2のデジタルミキサ部403bは、デジタル演算結果をリタイミング部102に出力する。
リタイミング部102は、第2のクロック生成部402bと、Dフリップフロップ(以下、「D−FF」と記載)404aと、D−FF404bと、D−FF404cと、を備える。
第2のクロック生成部402bは、キャリア周波数fcの4倍の周波数4fcで2値(1、−1)を交互に繰り返す第2のクロック信号を生成する。第2のクロック生成部402bは、生成した第2のクロック信号をD−FF404a、D−FF404b及びD−FF404cのそれぞれに出力する。
D−FF404aは、第1のデジタルミキサ部403aからデジタル演算結果を入力する。また、D−FF404aは、第2のクロック生成部402bから第2のクロック信号を入力する。D−FF404aは、入力したデジタル演算結果を第2のクロック信号に基づいて遅延させた遅延信号をアナログ部103に出力する。
D−FF404bは、第2のデジタルミキサ部403bからデジタル演算結果を入力する。また、D−FF404bは、第2のクロック生成部402bから第2のクロック信号を入力する。D−FF404bは、入力したデジタル演算結果を第2のクロック信号に基づいて遅延させた遅延信号をD−FF404cに出力する。
D−FF404cは、D−FF404bから遅延信号を入力する。また、D−FF404cは、第2のクロック生成部402bから第2のクロック信号を入力する。D−FF404cは、入力した遅延信号を第2のクロック信号に基づいて更に遅延させた遅延信号をアナログ部103に出力する。
アナログ部103は、第1のアンプ406aと、第2のアンプ406bと、合成器407と、バンドパスフィルタ408と、アンテナ409と、を備える。
第1のアンプ406aは、D−FF404aから遅延信号を入力する。第1のアンプ406aは、入力した遅延信号を増幅する。第1のアンプ406aは、増幅した遅延信号を合成器407に出力する。
第2のアンプ406bは、D−FF404cから遅延信号を入力する。第2のアンプ406bは、入力した遅延信号を増幅する。第2のアンプ406bは、増幅した遅延信号を合成器407に出力する。
なお、第1のアンプ406a及び第2のアンプ406bのそれぞれは、スイッチ動作によって高効率の増幅を実現するD級アンプであってよい。しかしながら、第1のアンプ406a及び第2のアンプ406bのそれぞれは、D級アンプに限定するものではない。第1のアンプ406a及び第2のアンプ406bのそれぞれは、例えば、AB級アンプ、B級アンプ、E級アンプ、F級アンプ、ドハティアンプ、または、エンベロープトラッキングアンプなどであってもよい。
なお、第1のアンプ406a及び第2のアンプ406bのそれぞれは、スイッチ動作によって高効率の増幅を実現するD級アンプであってよい。しかしながら、第1のアンプ406a及び第2のアンプ406bのそれぞれは、D級アンプに限定するものではない。第1のアンプ406a及び第2のアンプ406bのそれぞれは、例えば、AB級アンプ、B級アンプ、E級アンプ、F級アンプ、ドハティアンプ、または、エンベロープトラッキングアンプなどであってもよい。
合成器407は、D−FF404a及びD−FF404cのそれぞれから出力された遅延信号であって第1及び第2のアンプ406a、406bで増幅された遅延信号を入力する。合成器407は、入力した2つの遅延信号を合成し、合成信号を生成する。遅延信号の値は”1”または”−1”であるので、合成信号の値は”2”、”0”または”−2”の何れかになる。例えば、合成器407は、D−FF404aから“1”の遅延信号を入力し、D−FF404cから“1”の遅延信号を入力した場合、“2”の合成信号を生成する。また、合成器407は、D−FF404aから“−1”の遅延信号を入力し、D−FF404cから“−1”の遅延信号を入力した場合、“−2”の合成信号を生成する。また、合成器407は、D−FF404aとD−FF404cとのそれぞれから“1”または“−1”の互いに異なる遅延信号を入力した場合、“0”の合成信号を生成する。合成器407は、生成した合成信号をバンドパスフィルタ408に出力する。
なお、合成器407は、ウィルキンソン合成器のような電力合成器であってよい。しかしながら、合成器407は、電力合成器に限定するものではない。合成器407は、例えば、電圧合成器や電流合成器であってもよい。
なお、合成器407は、ウィルキンソン合成器のような電力合成器であってよい。しかしながら、合成器407は、電力合成器に限定するものではない。合成器407は、例えば、電圧合成器や電流合成器であってもよい。
バンドパスフィルタ408は、合成器407から合成信号を入力する。バンドパスフィルタ408は、入力した合成信号のうちキャリア周波数fcの近傍の周波数成分以外の成分を抑制したバンドパス出力信号をアンテナ409に出力する。
なお、バンドパスフィルタ408は、合成信号のうちキャリア周波数fcの近傍の周波数成分以外の成分を抑制したバンドパス出力信号を通過すれば、どのような構成のバンドパスフィルタであってよい。
なお、バンドパスフィルタ408は、合成信号のうちキャリア周波数fcの近傍の周波数成分以外の成分を抑制したバンドパス出力信号を通過すれば、どのような構成のバンドパスフィルタであってよい。
アンテナ409は、バンドパスフィルタ408から出力されたバンドパス出力信号に基づいて、空間に電磁波を放射する。
なお、アンテナ409は、バンドパスフィルタ408から出力されたバンドパス出力信号に基づいて、空間に電磁波を放射するアンテナであれば、どのようなアンテナであってよい。
なお、アンテナ409は、バンドパスフィルタ408から出力されたバンドパス出力信号に基づいて、空間に電磁波を放射するアンテナであれば、どのようなアンテナであってよい。
なお、リタイミング部102は、第2のクロック信号に基づいて、I信号に対応するRF信号(第1のデジタルRF信号)に対してQ信号に対応するRF信号(第2のデジタルRF信号)を90度の位相に相当する時間だけ遅延させる機能部である。リタイミング部102は、第2のクロック信号に基づいて、I信号に対応するRF信号に対してQ信号に対応するRF信号を90度の位相に相当する時間だけ遅延させる限り、D−FFの段数を限定するものではない。
また、リタイミング部102の構成として、第2のクロック信号に基づいて、I信号に対応するRF信号に対してQ信号に対応するRF信号を90度の位相に相当する時間だけ遅延させる回路にD−FFを用いる構成例を示した。しかしながら、リタイミング部102における、I信号に対応するRF信号に対してQ信号に対応するRF信号を90度の位相に相当する時間だけ遅延させる回路は、D−FFを用いる構成に限定するものではない。D−FFと同様の機能であれば、Dフリップフロップ以外のフリップフロップやラッチ回路などが用いられてもよい。
なお、周波数4fcの第2のクロック信号は、第の2クロック生成部402bが周波数2fcのクロック信号を2逓倍して生成されるものであってよい。しかしながら、周波数4fcの第2のクロック信号は、第2のクロック生成部402bが周波数2fcのクロック信号を2逓倍して生成されるものに限定するものではない。周波数4fcの第2のクロック信号は、例えば、第1のクロック生成部402aで生成される周波数fcの第1のクロック信号を4逓倍して生成されるものであってもよい。また、周波数4fcの第2のクロック信号は、例えば、周波数4n・fc(nは正整数)のクロック信号から生成されるものであってよい。周波数4fcの第2のクロック信号は、第1のクロック信号の4倍の周波数を有し、第2のクロック信号の立ち上がりのタイミングが4周期毎に第1のクロック信号の立ち上がりのタイミングと同期していれば、どのように生成されてもよい。
また、リタイミング部102に入力される信号のビットレートは、2fc[Hz]・[bit]である。そのため、リタイミング部102は、図2に示すように、図1で示したリタイミング部102に加えて、D−FF404dと、D−FF404eと、2分周器410と、を備えるものであってよい。
この場合、2分周器410は、第2のクロック生成部402bが生成した周波数4fcのクロック信号を2分周した周波数2fcのクロック信号を生成する。2分周器410は、生成した周波数2fcのクロック信号をD−FF404d、D−FF404eのそれぞれに出力する。
D−FF404dは、第1のデジタルミキサ部403aからデジタル演算結果を入力する。D−FF404dは、入力したデジタル演算結果を2分周器410から入力する周波数2fcのクロック信号に基づいて遅延させた遅延信号をD−FF404aに出力する。
D−FF404eは、第2のデジタルミキサ部403bからデジタル演算結果を入力する。D−FF404eは、入力したデジタル演算結果を2分周器410から入力する周波数2fcのクロック信号に基づいて遅延させた遅延信号をD−FF404bに出力する。D−FF404a、D−FF404b、D−FF404cのそれぞれは、上述と同様に、第2のクロック生成部402bが生成した周波数4fcのクロック信号に基づいて遅延させた遅延信号を出力する。
この場合、2分周器410は、第2のクロック生成部402bが生成した周波数4fcのクロック信号を2分周した周波数2fcのクロック信号を生成する。2分周器410は、生成した周波数2fcのクロック信号をD−FF404d、D−FF404eのそれぞれに出力する。
D−FF404dは、第1のデジタルミキサ部403aからデジタル演算結果を入力する。D−FF404dは、入力したデジタル演算結果を2分周器410から入力する周波数2fcのクロック信号に基づいて遅延させた遅延信号をD−FF404aに出力する。
D−FF404eは、第2のデジタルミキサ部403bからデジタル演算結果を入力する。D−FF404eは、入力したデジタル演算結果を2分周器410から入力する周波数2fcのクロック信号に基づいて遅延させた遅延信号をD−FF404bに出力する。D−FF404a、D−FF404b、D−FF404cのそれぞれは、上述と同様に、第2のクロック生成部402bが生成した周波数4fcのクロック信号に基づいて遅延させた遅延信号を出力する。
以上、本発明の第一の実施形態によるデジタル送信機10の処理について説明した。上述のデジタル送信機10において、デジタルRF信号生成部101は、入力したベースバンド信号であるI信号をデジタル変調してキャリア周波数の2倍のビットレートの第1のデジタルRF信号に変換し、入力したベースバンド信号であるQ信号をデジタル変調してキャリア周波数の2倍のビットレートの第2のデジタルRF信号に変換する。リタイミング部102は、キャリア周波数に対して4n倍(nは正整数)の周波数のクロック信号に基づいて、第1のデジタルRF信号を遅延させて出力し、第2のデジタルRF信号を、第1のデジタルRF信号の出力に対して位相を90度遅延させて出力する。第1のアンプ406aは、リタイミング部102が出力する第1のデジタルRF信号を増幅する。第2のアンプ406bは、リタイミング部102が出力する第2のデジタルRF信号を増幅する。合成器407は、第1のアンプ406aにより増幅された第1のデジタルRF信号と、第2のアンプ406bにより増幅された第2のデジタルRF信号とを合成して1つの信号列を生成する。
このようにすれば、デジタル送信機10は、デジタルRF信号生成部101が出力する信号のビットレートをキャリア周波数fcの4倍から2倍に緩和することができ、低周波数動作のデバイスを使用して製造コストを低くすることができる。また、デジタル送信機10は、デジタル回路とアナログ回路との接続部であるリタイミング部102で、第2のクロック生成部が生成するキャリア周波数に対して4n倍の周波数のクロック信号に基づいて、I信号に対応する第1のデジタルRF信号に対するQ信号に対応する第2のデジタルRF信号の位相を90度遅延させることにより、歪特性を良好にすることができる。
このようにすれば、デジタル送信機10は、デジタルRF信号生成部101が出力する信号のビットレートをキャリア周波数fcの4倍から2倍に緩和することができ、低周波数動作のデバイスを使用して製造コストを低くすることができる。また、デジタル送信機10は、デジタル回路とアナログ回路との接続部であるリタイミング部102で、第2のクロック生成部が生成するキャリア周波数に対して4n倍の周波数のクロック信号に基づいて、I信号に対応する第1のデジタルRF信号に対するQ信号に対応する第2のデジタルRF信号の位相を90度遅延させることにより、歪特性を良好にすることができる。
<第二の実施形態>
本発明の第二の実施形態によるデジタル送信機10について説明する。
本発明の第一の実施形態によるデジタル送信機10では、デジタルRF信号生成部101とリタイミング部102との間におけるI信号とQ信号との伝送線路長のばらつき等によって、リタイミング部102が備える各D−FFに入力されるIデータ列とQデータ列とのそれぞれのタイミングが、所望のタイミングからずれてしまう可能性がある。
例えば、デジタルRF信号生成部101が図3に示すI/Q信号(a)を出力する場合、リタイミング部102の所望の出力信号は、図3に示すI’/Q’信号(b)となる。しかしながら、リタイミング部102が図3におけるI’/Q’信号(c)を入力した場合、リタイミング部102が備えるD−FFのそれぞれが出力する信号は図3におけるI/Q信号(d)となり、図3におけるI’/Q’信号(b)のような所望のタイミングの信号とはならない。
第二の実施形態によるデジタル送信機10は、I信号とQ信号とのそれぞれの伝送線路長のばらつき等によって生じる可能性のある所望のタイミングからのずれを補正するデジタル送信機である。
本発明の第二の実施形態によるデジタル送信機10について説明する。
本発明の第一の実施形態によるデジタル送信機10では、デジタルRF信号生成部101とリタイミング部102との間におけるI信号とQ信号との伝送線路長のばらつき等によって、リタイミング部102が備える各D−FFに入力されるIデータ列とQデータ列とのそれぞれのタイミングが、所望のタイミングからずれてしまう可能性がある。
例えば、デジタルRF信号生成部101が図3に示すI/Q信号(a)を出力する場合、リタイミング部102の所望の出力信号は、図3に示すI’/Q’信号(b)となる。しかしながら、リタイミング部102が図3におけるI’/Q’信号(c)を入力した場合、リタイミング部102が備えるD−FFのそれぞれが出力する信号は図3におけるI/Q信号(d)となり、図3におけるI’/Q’信号(b)のような所望のタイミングの信号とはならない。
第二の実施形態によるデジタル送信機10は、I信号とQ信号とのそれぞれの伝送線路長のばらつき等によって生じる可能性のある所望のタイミングからのずれを補正するデジタル送信機である。
第二の実施形態によるデジタル送信機10の構成について説明する。
第二の実施形態によるデジタル送信機10は、図4に示すように、デジタルRF信号生成部101と、リタイミング部102と、アナログ部103と、切替制御部104と、を備える。
第二の実施形態によるデジタル送信機10は、図4に示すように、デジタルRF信号生成部101と、リタイミング部102と、アナログ部103と、切替制御部104と、を備える。
第二の実施形態によるデジタルRF信号生成部101は、第一の実施形態によるデジタルRF信号生成部101と同様である。また、第二の実施形態によるアナログ部103は、第一の実施形態によるアナログ部103と同様である。
第二の実施形態によるデジタル送信機10は、リタイミング部102と切替制御部104とが第一の実施形態によるデジタル送信機10と異なる。
第二の実施形態によるデジタル送信機10は、リタイミング部102と切替制御部104とが第一の実施形態によるデジタル送信機10と異なる。
切替制御部104は、デジタルRF信号生成部101からI信号とQ信号とを入力する。また、切替制御部104は、リタイミング部102が出力するI信号に対応するI’信号とQ信号に対応するQ’信号との2つの信号を入力する。切替制御部104は、入力したI信号、Q信号、I’信号及びQ’信号の4つの信号に基づいて、スイッチ405a及びスイッチ405bのそれぞれを切り替える切替制御信号を生成する。
切替制御部104がスイッチ405aとスイッチ405bとにおいて経路a1、a2、a3のうちのどの経路を選択するかを決定する方法は、例えば、以下で示す方法である。
切替制御部104は、初期の切替制御信号として、経路a2を選択する切替制御信号を生成する。切替制御部104は、生成した切替制御信号をスイッチ405aとスイッチ405bとのそれぞれに出力する。この状態で、切替制御部104は、I信号とQ信号とのそれぞれが最大値1(または、最小値−1)の連続した信号、すなわち図5におけるI/Q信号(a)を入力する場合を考える。
デジタルRF信号生成部101は、第1のクロック信号に同期したI信号とQ信号とをリタイミング部102に出力する。
切替制御部104は、初期の切替制御信号として、経路a2を選択する切替制御信号を生成する。切替制御部104は、生成した切替制御信号をスイッチ405aとスイッチ405bとのそれぞれに出力する。この状態で、切替制御部104は、I信号とQ信号とのそれぞれが最大値1(または、最小値−1)の連続した信号、すなわち図5におけるI/Q信号(a)を入力する場合を考える。
デジタルRF信号生成部101は、第1のクロック信号に同期したI信号とQ信号とをリタイミング部102に出力する。
リタイミング部102は、第1のクロック信号に同期したI信号とQ信号とをデジタルRF信号生成部101から入力する。リタイミング部102は、図5に示す第2のクロック信号(e)に基づいて、I’信号とQ’信号とを切替制御部104に出力する。このとき、リタイミング部102が切替制御部104に出力すべきI’信号とQ’信号とは、図5のI’/Q’信号(b)であり、I’信号と、I’信号が立ち上がった1クロック後にQ’信号が立ち上がるようなI’信号に対して位相が90度遅れたQ’信号とである。
切替制御部104は、リタイミング部102から入力したI’信号とQ’信号とが所望の位相差を有する信号である場合、経路a2を選択する切替制御信号を出力し続ける。
また、リタイミング部102から入力したI’信号とQ’信号とが、図5におけるI’/Q’信号(c)のように反転した信号、すなわちI’信号に対してQ’信号の位相が180度遅れている場合、Q’信号の出力タイミングを1クロック分早めるために、切替制御部104は、経路a1を選択する切替制御信号を生成し、切替制御信号をスイッチ405aとスイッチ405bとのそれぞれに出力する。
また、リタイミング部102から入力したI’信号とQ’信号が、図5におけるI’/Q’信号(d)のように同一の信号、すなわちI’信号に対してQ’信号の位相がゼロ度である場合、Q’信号の出力タイミングを1クロック分遅延させるために、切替制御部104は、経路a3を選択する切替制御信号を生成し、切替制御信号をスイッチ405aとスイッチ405bとのそれぞれに出力する。
また、リタイミング部102から入力したI’信号とQ’信号とが、図5におけるI’/Q’信号(c)のように反転した信号、すなわちI’信号に対してQ’信号の位相が180度遅れている場合、Q’信号の出力タイミングを1クロック分早めるために、切替制御部104は、経路a1を選択する切替制御信号を生成し、切替制御信号をスイッチ405aとスイッチ405bとのそれぞれに出力する。
また、リタイミング部102から入力したI’信号とQ’信号が、図5におけるI’/Q’信号(d)のように同一の信号、すなわちI’信号に対してQ’信号の位相がゼロ度である場合、Q’信号の出力タイミングを1クロック分遅延させるために、切替制御部104は、経路a3を選択する切替制御信号を生成し、切替制御信号をスイッチ405aとスイッチ405bとのそれぞれに出力する。
なお、上述の切替制御部104が経路を選択する方法として、デジタルRF信号生成部101に入力されるI信号とQ信号とのそれぞれが連続して最大値1または最小値−1である場合を例に説明したが、それに限定するものではない。切替制御部104がスイッチ405aとスイッチ405bとにおいて経路a1、a2、a3のうちのどの経路を選択するかを決定する方法は、例えば、I信号とQ信号とのそれぞれが同一の値で任意に変化させ、リタイミング部102から入力したI’信号とQ’信号とが所望の位相差となっているかを判定して、上述と同様に経路を選択するものであってよい。
第二の実施形態によるリタイミング部102は、図4に示すように、第2のクロック生成部402bと、D−FF404f、404g、404h、404i、404j、404k、404lと、スイッチ405a、405bと、を備える。
D−FF404fは、デジタルRF信号生成部101が備える第1のデジタルミキサ部403aからデジタル演算結果を入力する。また、D−FF404fは、第2のクロック生成部402bから第2のクロック信号を入力する。D−FF404fは、入力したデジタル演算結果を第2のクロック信号に基づいて遅延させた遅延信号をアナログ部103に出力する。
D−FF404gは、切替制御部104が経路a1を選択した場合、デジタルRF信号生成部101が備える第2のデジタルミキサ部403bからスイッチ405aの経路a1を介してデジタル演算結果を入力する。また、D−FF404gは、第2のクロック生成部402bから第2のクロック信号を入力する。D−FF404gは、入力したデジタル演算結果を第2のクロック信号に基づいて遅延させた遅延信号をスイッチ405bの経路a1を介してアナログ部103に出力する。
D−FF404hは、切替制御部104が経路a2を選択した場合、デジタルRF信号生成部101が備える第2のデジタルミキサ部403bからスイッチ405aの経路a2を介してデジタル演算結果を入力する。また、D−FF404hは、第2のクロック生成部402bから第2のクロック信号を入力する。D−FF404hは、入力したデジタル演算結果を第2のクロック信号に基づいて遅延させた遅延信号をD−FF404iへ出力する。D−FF404iは、D−FF404hから出力される遅延信号と、第2のクロック信号とを入力する。D−FF404iは、第2のクロック信号に基づいて遅延させた遅延信号をスイッチ405bの経路a2を介してアナログ部103に出力する。
D−FF404jは、切替制御部104が経路a3を選択した場合、デジタルRF信号生成部101が備える第2のデジタルミキサ部403bからスイッチ405aの経路a3を介してデジタル演算結果を入力する。また、D−FF404jは、第2のクロック生成部402bから第2のクロック信号を入力する。D−FF404jは、入力したデジタル演算結果を第2のクロック信号に基づいて遅延させた遅延信号をD−FF404kへ出力する。D−FF404kは、D−FF404jから出力される遅延信号と、第2のクロック信号とを入力する。D−FF404kは、第2のクロック信号に基づいて遅延させた遅延信号をD−FF404lへ出力する。D−FF404lは、D−FF404kから出力される遅延信号と、第2のクロック信号とを入力する。D−FF404lは、第2のクロック信号に基づいて遅延させた遅延信号をスイッチ405bの経路a3を介してアナログ部103に出力する。
なお、リタイミング部102における経路は、図4で示した経路に限定するものではない。リタイミング部102における経路は、例えば、図6に示すように、スイッチ405c、405d、405e、405fのそれぞれによって選択される、D−FF404mを経由する経路b1、D−FF404n及び404oを経由する経路b2、D−FF404p及び404qを経由する経路c1、D−FF404r、404s及び404tを経由する経路c2であってよい。また、例えば、リタイミング部102における経路は、図7に示すように、スイッチ405g、405hのそれぞれによって選択される、D−FF404uを経由する経路d1、D−FF404u及び404vを経由する経路d2、D−FF404w及び404xを経由する経路e1、D−FF404w、404x及び404yを経由する経路e2であってもよい。
以上、本発明の第二の実施形態によるデジタル送信機10の処理について説明した。上述のデジタル送信機10は、I信号に対応する信号を遅延させる第1の遅延回路及びQ信号に対応する信号を遅延させる第2の遅延回路を有するリタイミング部102を備える。第1の遅延回路と第2の遅延回路との少なくとも一方が、D−FF(ロジック回路または遅延素子)の段数の異なる複数の遅延経路を有する。デジタル送信機10において、切替制御部104は、I信号と、Q信号と、リタイミング部102が出力するI信号及びQ信号のそれぞれに対応する2つの出力信号(I’信号、Q’信号)とに基づいて、切替制御信号を生成する。リタイミング部102に備えられる各スイッチ部は、切替制御部104が生成した切替制御信号に応じて、複数の遅延経路のうちの1つを選択する。
このようにすれば、デジタル送信機10は、デジタル回路とアナログ回路との接続部であるリタイミング部102で、キャリア周波数に対して4n倍の周波数の第2のクロック信号に基づいて、伝送線路長のばらつき等によるタイミングのずれを補正し、I信号に対応する第1のデジタルRF信号に対するQ信号に対応する第2のデジタルRF信号の位相を90度遅延させることができるため、歪特性を良好にすることができる。
このようにすれば、デジタル送信機10は、デジタル回路とアナログ回路との接続部であるリタイミング部102で、キャリア周波数に対して4n倍の周波数の第2のクロック信号に基づいて、伝送線路長のばらつき等によるタイミングのずれを補正し、I信号に対応する第1のデジタルRF信号に対するQ信号に対応する第2のデジタルRF信号の位相を90度遅延させることができるため、歪特性を良好にすることができる。
<第三の実施形態>
本発明の第三の実施形態によるデジタル送信機10について説明する。
第三の実施形態によるデジタル送信機10は、デジタルRF信号生成部101の出力する信号の波形が特定の経路においてくずれて矩形波でなくなることにより、サンプルタイミングがランダムに1クロック分ずれ、特定の経路に偏って信号が歪む問題を緩和するデジタル送信機である。
本発明の第三の実施形態によるデジタル送信機10について説明する。
第三の実施形態によるデジタル送信機10は、デジタルRF信号生成部101の出力する信号の波形が特定の経路においてくずれて矩形波でなくなることにより、サンプルタイミングがランダムに1クロック分ずれ、特定の経路に偏って信号が歪む問題を緩和するデジタル送信機である。
第三の実施形態によるデジタル送信機10の構成について説明する。
第三の実施形態によるデジタル送信機10は、図8に示すように、デジタルRF信号生成部101と、リタイミング部102と、アナログ部103と、IQ経路切替制御部105と、を備える。
第三の実施形態によるデジタル送信機10は、図8に示すように、デジタルRF信号生成部101と、リタイミング部102と、アナログ部103と、IQ経路切替制御部105と、を備える。
デジタルRF信号生成部101は、出力端に第1のIQ経路切替部411aを備える。
リタイミング部102は、入力端に第2のIQ経路切替部411bを備える。
IQ経路切替制御部105は、第1及び第2のIQ経路切替部411a、411bのそれぞれに、経路の切替を制御するIQ経路切替制御信号を出力する。
リタイミング部102は、入力端に第2のIQ経路切替部411bを備える。
IQ経路切替制御部105は、第1及び第2のIQ経路切替部411a、411bのそれぞれに、経路の切替を制御するIQ経路切替制御信号を出力する。
第1及び第2のIQ経路切替部411a、411bのそれぞれは、IQ経路切替制御部105からIQ経路切替制御信号を入力し、I信号列とQ信号列のと経路を互いに切り替える。
具体的には、第1のIQ経路切替部411aは、IQ経路切替制御部105から入力したIQ経路切替制御信号に基づいて、端子f1と端子f2とを接続してI信号列をリタイミング部102に出力し、端子f3と端子f4とを接続してQ信号列をリタイミング部102に出力する。または、第1のIQ経路切替部411aは、IQ経路切替制御部105から入力したIQ経路切替制御信号に基づいて、端子f1と端子f4とを接続してI信号列をリタイミング部102に出力し、端子f3と端子f2とを接続してQ信号列をリタイミング部102に出力する。第1のIQ経路切替部411aは、I信号列及びQ信号列をリタイミング部102へ出力する経路を、IQ経路切替制御信号に基づいて入れ替える。
具体的には、第1のIQ経路切替部411aは、IQ経路切替制御部105から入力したIQ経路切替制御信号に基づいて、端子f1と端子f2とを接続してI信号列をリタイミング部102に出力し、端子f3と端子f4とを接続してQ信号列をリタイミング部102に出力する。または、第1のIQ経路切替部411aは、IQ経路切替制御部105から入力したIQ経路切替制御信号に基づいて、端子f1と端子f4とを接続してI信号列をリタイミング部102に出力し、端子f3と端子f2とを接続してQ信号列をリタイミング部102に出力する。第1のIQ経路切替部411aは、I信号列及びQ信号列をリタイミング部102へ出力する経路を、IQ経路切替制御信号に基づいて入れ替える。
また、具体的には、第2のIQ経路切替部411bは、IQ経路切替制御部105から入力したIQ経路切替制御信号に基づいて、端子g1と端子g2とを接続して端子f2から入力した信号列(I信号列またはQ信号列)を次段回路に出力し、端子g3と端子g4とを接続して端子f4から入力した信号列(Q信号列またはI信号列)を次段回路に出力する。または、第2のIQ経路切替部411bは、IQ経路切替制御部105から入力したIQ経路切替制御信号に基づいて、端子g1と端子g4とを接続して端子f2から入力した信号列(I信号列またはQ信号列)を次段回路に出力し、端子g3と端子g2とを接続して端子f4から入力した信号列(Q信号列またはI信号列)を次段回路に出力する。第2のIQ経路切替部411bは、デジタルRF信号生成部101から入力されるI信号列及びQ信号列が伝播するリタイミング部102内の経路を、IQ経路切替制御信号に基づいて入れ替える。
なお、IQ経路切替制御部105は、リタイミング部102から出力されるI信号列とQ信号列とを変えないように、所望の段数のD−FFを伝播する経路となるよう、第1及び第2のIQ経路切替部411a、411bを切り替えるIQ経路切替制御信号を生成する。
また、デジタル送信機10は、第二の実施形態で示した切替制御部104をさらに備え、切替制御部104と、IQ経路切替制御部105との組み合わせにより、リタイミング部102から出力されるI信号列とQ信号列とを変えないように、所望の段数のD−FFを伝播する経路を選択する制御を行うものであってよい。
また、デジタル送信機10は、第二の実施形態で示した切替制御部104をさらに備え、切替制御部104と、IQ経路切替制御部105との組み合わせにより、リタイミング部102から出力されるI信号列とQ信号列とを変えないように、所望の段数のD−FFを伝播する経路を選択する制御を行うものであってよい。
なお、IQ経路切替制御部105がIQ経路切替制御信号によりIQ経路切替部411a、411bのそれぞれにおける経路を切り替えるタイミングは、例えば、ランダムなタイミングが考えられる。
具体的には、IQ経路切替制御部105は、キャリア周波数fcの2倍の周波数2fcをK分周(Kは整数)したクロック信号(2fc/K)のタイミングで乱数を発生させる。そして、IQ経路切替制御部105は、発生させた乱数の値が予め設定されたしきい値を超えた場合に、第1及び第2のIQ経路切替部411a、411bのそれぞれにおける経路を切り替えるIQ経路切替制御信号を生成し、IQ経路切替制御信号を第1及び第2のIQ経路切替部411a、411bのそれぞれに出力する。また、IQ経路切替制御部105は、発生させた乱数の値が予め設定されたしきい値を超えない場合には第1及び第2のIQ経路切替部411a、411bのそれぞれにおける経路を切り替えないIQ経路切替制御信号を第1及び第2のIQ経路切替部411a、411bのそれぞれに出力する。
具体的には、IQ経路切替制御部105は、キャリア周波数fcの2倍の周波数2fcをK分周(Kは整数)したクロック信号(2fc/K)のタイミングで乱数を発生させる。そして、IQ経路切替制御部105は、発生させた乱数の値が予め設定されたしきい値を超えた場合に、第1及び第2のIQ経路切替部411a、411bのそれぞれにおける経路を切り替えるIQ経路切替制御信号を生成し、IQ経路切替制御信号を第1及び第2のIQ経路切替部411a、411bのそれぞれに出力する。また、IQ経路切替制御部105は、発生させた乱数の値が予め設定されたしきい値を超えない場合には第1及び第2のIQ経路切替部411a、411bのそれぞれにおける経路を切り替えないIQ経路切替制御信号を第1及び第2のIQ経路切替部411a、411bのそれぞれに出力する。
以上、本発明の第三の実施形態によるデジタル送信機10の処理について説明した。上述のデジタル送信機10において、IQ経路切替制御部105は、経路の切替を制御するIQ経路切替制御信号を出力する。デジタルRF信号生成部101は、出力端に、IQ経路切替制御部105が出力するIQ経路切替制御信号に基づいて、I信号に対応する信号の伝播する経路と、Q信号に対応する信号の伝播する経路とを切り替える第1のIQ経路切替部411aを有する。リタイミング部102は、入力端に、IQ経路切替制御部105が出力するIQ経路切替制御信号に基づいて、I信号に対応する信号の伝播する経路と、Q信号に対応する信号の伝播する経路とを切り替える第2のIQ経路切替部411bを有する。
このようにすれば、デジタル送信機10は、デジタル回路とアナログ回路との接続部であるデジタルRF信号生成部101と、第1のアンプ406a及び第2のアンプ406bとの間で、I信号に対応する信号が伝播する経路におけるサンプリングタイミングのずれの発生確率と、Q信号に対応する信号が伝播する経路におけるサンプリングタイミングのずれの発生確率とをほぼ同等にすることができる。その結果、デジタルRF信号生成部101の出力する信号の波形が特定の経路においてずれるという問題が緩和し、特定の経路に偏って信号が歪む問題が緩和する。
このようにすれば、デジタル送信機10は、デジタル回路とアナログ回路との接続部であるデジタルRF信号生成部101と、第1のアンプ406a及び第2のアンプ406bとの間で、I信号に対応する信号が伝播する経路におけるサンプリングタイミングのずれの発生確率と、Q信号に対応する信号が伝播する経路におけるサンプリングタイミングのずれの発生確率とをほぼ同等にすることができる。その結果、デジタルRF信号生成部101の出力する信号の波形が特定の経路においてずれるという問題が緩和し、特定の経路に偏って信号が歪む問題が緩和する。
本発明の最小構成のデジタル送信機10について説明する。
本発明の最小構成のデジタル送信機10は、図9に示すように、少なくともデジタルRF信号生成部101と、リタイミング部102と、第1のアンプ406aと、第2のアンプ406bと、合成器407と、を備える。
本発明の最小構成のデジタル送信機10は、図9に示すように、少なくともデジタルRF信号生成部101と、リタイミング部102と、第1のアンプ406aと、第2のアンプ406bと、合成器407と、を備える。
デジタルRF信号生成部101は、入力したベースバンド信号であるI信号をデジタル変調してキャリア周波数の2倍のビットレートの第1のデジタルRF信号に変換し、入力したベースバンド信号であるQ信号をデジタル変調してキャリア周波数の2倍のビットレートの第2のデジタルRF信号に変換する。
リタイミング部102は、キャリア周波数fcの4の整数n倍の周波数4n・fcのクロック信号に基づいて、第1のデジタルRF信号を遅延させて出力し、第2のデジタルRF信号を、第1のデジタルRF信号の出力に対して位相を90度遅延させて出力する。
第1のアンプ406aは、リタイミング部102が出力する第1のデジタルRF信号を増幅する。
第2のアンプ406bは、リタイミング部102が出力する第2のデジタルRF信号を増幅する。
第2のアンプ406bは、リタイミング部102が出力する第2のデジタルRF信号を増幅する。
合成器407は、第1のアンプ406aにより増幅された第1のデジタルRF信号と、第2のアンプ406bにより増幅された第2のデジタルRF信号とを合成して1つの信号列を生成する。
なお本発明の実施形態について説明したが、上述のデジタル送信機10は内部に、コンピュータシステムを有している。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、CD−ROM、DVD−ROM、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。
また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル(差分プログラム)であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定するものではない。また、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができるものである。
なお、上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
(付記1)入力したベースバンド信号であるI信号をデジタル変調してキャリア周波数の2倍のビットレートの第1のデジタルRF信号に変換し、入力したベースバンド信号であるQ信号をデジタル変調して前記キャリア周波数の2倍のビットレートの第2のデジタルRF信号に変換するデジタルRF信号生成部と、
前記キャリア周波数に対して4n(nは整数)倍の周波数の第1のクロック信号に基づいて、前記第1のデジタルRF信号を遅延させて出力し、前記第2のデジタルRF信号を、前記第1のデジタルRF信号の出力に対して位相を90度遅延させて出力するリタイミング部と、
前記リタイミング部が出力する前記第1のデジタルRF信号を増幅する第1のアンプと、
前記リタイミング部が出力する前記第2のデジタルRF信号を増幅する第2のアンプと、
前記第1のアンプにより増幅された前記第1のデジタルRF信号と、前記第2のアンプにより増幅された前記第2のデジタルRF信号とを合成して1つの信号列を生成する合成器と、
を備えるデジタル送信機。
前記キャリア周波数に対して4n(nは整数)倍の周波数の第1のクロック信号に基づいて、前記第1のデジタルRF信号を遅延させて出力し、前記第2のデジタルRF信号を、前記第1のデジタルRF信号の出力に対して位相を90度遅延させて出力するリタイミング部と、
前記リタイミング部が出力する前記第1のデジタルRF信号を増幅する第1のアンプと、
前記リタイミング部が出力する前記第2のデジタルRF信号を増幅する第2のアンプと、
前記第1のアンプにより増幅された前記第1のデジタルRF信号と、前記第2のアンプにより増幅された前記第2のデジタルRF信号とを合成して1つの信号列を生成する合成器と、
を備えるデジタル送信機。
(付記2)経路の切替を制御するIQ経路切替制御信号を出力するIQ経路切替制御部、
を備え、
前記デジタルRF信号生成部は、出力端に、前記IQ経路切替制御部が出力するIQ経路切替制御信号に基づいて、前記第1及び第2のデジタルRF信号が前記リタイミング部へ伝播する経路を入れ替える第1のIQ経路切替部を有し、
前記リタイミング部は、入力端に、前記IQ経路切替制御部が出力するIQ経路切替制御信号に基づいて、前記第1及び第2のデジタルRF信号を入力する経路を入れ替える第2のIQ経路切替部を有する、
付記1に記載のデジタル送信機。
を備え、
前記デジタルRF信号生成部は、出力端に、前記IQ経路切替制御部が出力するIQ経路切替制御信号に基づいて、前記第1及び第2のデジタルRF信号が前記リタイミング部へ伝播する経路を入れ替える第1のIQ経路切替部を有し、
前記リタイミング部は、入力端に、前記IQ経路切替制御部が出力するIQ経路切替制御信号に基づいて、前記第1及び第2のデジタルRF信号を入力する経路を入れ替える第2のIQ経路切替部を有する、
付記1に記載のデジタル送信機。
(付記3)前記IQ経路切替制御部は、
前記第1のIQ経路切替部と前記第2のIQ経路切替部における経路を切り替えるか否かを、前記キャリア周波数に対して2/K倍(Kは整数)の周波数の第2のクロック信号のタイミングで乱数を生成することによってランダムに決定する、
付記2に記載のデジタル送信機。
前記第1のIQ経路切替部と前記第2のIQ経路切替部における経路を切り替えるか否かを、前記キャリア周波数に対して2/K倍(Kは整数)の周波数の第2のクロック信号のタイミングで乱数を生成することによってランダムに決定する、
付記2に記載のデジタル送信機。
(付記4)前記リタイミング部は、
前記第1のクロック信号を生成するクロック生成部と、
前記クロック生成部が生成した前記クロック信号に基づいて第1のデジタルRF信号を遅延させる1個以上のロジック回路を直列に接続された第1の遅延回路と、
前記第1のクロック信号に基づいて、前記第1のデジタルRF信号を遅延させる1個のロジック回路または直列に接続された複数の前記ロジック回路を有する第1の遅延回路と、
前記第1のクロック信号に基づいて、前記第2のデジタルRF信号を遅延させる回路であって前記第1の遅延回路の有する前記ロジック回路の数よりもn個多い前記ロジック回路を直列に接続した回路を有する第2の遅延回路と、
を備える、
付記1から付記3の何れか一に記載のデジタル送信機。
前記第1のクロック信号を生成するクロック生成部と、
前記クロック生成部が生成した前記クロック信号に基づいて第1のデジタルRF信号を遅延させる1個以上のロジック回路を直列に接続された第1の遅延回路と、
前記第1のクロック信号に基づいて、前記第1のデジタルRF信号を遅延させる1個のロジック回路または直列に接続された複数の前記ロジック回路を有する第1の遅延回路と、
前記第1のクロック信号に基づいて、前記第2のデジタルRF信号を遅延させる回路であって前記第1の遅延回路の有する前記ロジック回路の数よりもn個多い前記ロジック回路を直列に接続した回路を有する第2の遅延回路と、
を備える、
付記1から付記3の何れか一に記載のデジタル送信機。
(付記5)前記第1の遅延回路は、
前記クロック生成部が生成した前記第1のクロック信号が2n分周された第3のクロック信号に基づいて前記第1のデジタルRF信号を遅延させる1個の前記ロジック回路または直列に接続された複数の前記ロジック回路をさらに含み、
前記第2の遅延回路は、
前記第3のクロック信号に基づいて前記第2のデジタルRF信号を遅延させる1個の前記ロジック回路または直列に接続された複数の前記ロジック回路をさらに含み、
前記第3のクロック信号に基づいて前記第1のデジタルRF信号を遅延させる前記ロジック回路の数と、前記第3のクロック信号に基づいて前記第2のデジタルRF信号を遅延させる前記ロジック回路の数とは同数である、
付記4に記載のデジタル送信機。
前記クロック生成部が生成した前記第1のクロック信号が2n分周された第3のクロック信号に基づいて前記第1のデジタルRF信号を遅延させる1個の前記ロジック回路または直列に接続された複数の前記ロジック回路をさらに含み、
前記第2の遅延回路は、
前記第3のクロック信号に基づいて前記第2のデジタルRF信号を遅延させる1個の前記ロジック回路または直列に接続された複数の前記ロジック回路をさらに含み、
前記第3のクロック信号に基づいて前記第1のデジタルRF信号を遅延させる前記ロジック回路の数と、前記第3のクロック信号に基づいて前記第2のデジタルRF信号を遅延させる前記ロジック回路の数とは同数である、
付記4に記載のデジタル送信機。
(付記6)前記第1の遅延回路と前記第2の遅延回路との少なくとも一方は、前記ロジック回路からなる複数の遅延経路を有し、
前記I信号と、前記Q信号と、前記リタイミング部が出力する遅延した前記第1及び第2のデジタルRF信号とに基づいて、制御信号を生成する切替制御部と、
前記切替制御部が生成した前記制御信号に応じて、前記複数の遅延経路のうちの1つを選択するスイッチ部と、
を備える、
付記4または付記5に記載のデジタル送信機。
前記I信号と、前記Q信号と、前記リタイミング部が出力する遅延した前記第1及び第2のデジタルRF信号とに基づいて、制御信号を生成する切替制御部と、
前記切替制御部が生成した前記制御信号に応じて、前記複数の遅延経路のうちの1つを選択するスイッチ部と、
を備える、
付記4または付記5に記載のデジタル送信機。
(付記7)前記第2の遅延回路は、
前記第1の遅延回路における遅延経路を構成する前記ロジック回路の数に対して、同数の前記ロジック回路からなる遅延経路と、1つ多い前記ロジック回路からなる遅延経路と、2つ多い前記ロジック回路からなる遅延経路との3つの遅延経路を有し、
前記切替制御部は、
前記第2の遅延回路における前記3つの遅延経路のうち何れか1つの遅延経路を選択する前記制御信号を生成する、
付記6に記載のデジタル送信機。
前記第1の遅延回路における遅延経路を構成する前記ロジック回路の数に対して、同数の前記ロジック回路からなる遅延経路と、1つ多い前記ロジック回路からなる遅延経路と、2つ多い前記ロジック回路からなる遅延経路との3つの遅延経路を有し、
前記切替制御部は、
前記第2の遅延回路における前記3つの遅延経路のうち何れか1つの遅延経路を選択する前記制御信号を生成する、
付記6に記載のデジタル送信機。
(付記8)前記切替制御部は、
前記I信号と前記Q信号とが同一信号である場合に、前記リタイミング部から出力される遅延した前記第2のデジタルRF信号が前記リタイミング部から出力される遅延した前記第1のデジタルRF信に対して90度遅延する遅延経路を前記スイッチ部に選択させる前記制御信号を生成する、
付記6または付記7に記載のデジタル送信機。
前記I信号と前記Q信号とが同一信号である場合に、前記リタイミング部から出力される遅延した前記第2のデジタルRF信号が前記リタイミング部から出力される遅延した前記第1のデジタルRF信に対して90度遅延する遅延経路を前記スイッチ部に選択させる前記制御信号を生成する、
付記6または付記7に記載のデジタル送信機。
(付記9)前記ロジック回路は、少なくともラッチを含む、
付記4から付記8の何れか一に記載のデジタル送信機。
付記4から付記8の何れか一に記載のデジタル送信機。
(付記10)前記ロジック回路は、少なくともフリップフロップを含む、
付記4から付記9の何れか一に記載のデジタル送信機。
付記4から付記9の何れか一に記載のデジタル送信機。
(付記11)前記ロジック回路は、少なくともDフリップフロップを含む、
付記4から付記10の何れか一に記載のデジタル送信機。
付記4から付記10の何れか一に記載のデジタル送信機。
本願は、2015年10月1日に、日本国に出願された特願2015−195894号に基づき優先権を主張し、その内容をここに援用する。
本発明は、製造コストを低く、かつ、歪特性を良好にすることが必要とされる用途に適用できる。
10・・・デジタル送信機
101・・・デジタルRF信号生成部
102・・・リタイミング部
103・・・アナログ部
104・・・切替制御部
105・・・IQ経路切替制御部
401a・・・第1のΔΣ変調部
401b・・・第2のΔΣ変調部
402a・・・第1のクロック生成部
402b・・・第2のクロック生成部
403a・・・第1のデジタルミキサ部
403b・・・第2のデジタルミキサ部
404a、404b、404c、404d、404e、404f、404g、404h、404i、404j、404k、404l、404m、404n、404o、404p、404q、404r、404s、404t、404u、404v、404w、404x、404y・・・Dフリップフロップ
405a、405b、405c、405d、405e、405f、405g、 405h・・・スイッチ
406a・・・第1のアンプ
406b・・・第2のアンプ
407・・・合成器
408・・・バンドパスフィルタ
409・・・アンテナ
410・・・2分周器
411a・・・第1のIQ経路切替部
411b・・・第2のIQ経路切替部
101・・・デジタルRF信号生成部
102・・・リタイミング部
103・・・アナログ部
104・・・切替制御部
105・・・IQ経路切替制御部
401a・・・第1のΔΣ変調部
401b・・・第2のΔΣ変調部
402a・・・第1のクロック生成部
402b・・・第2のクロック生成部
403a・・・第1のデジタルミキサ部
403b・・・第2のデジタルミキサ部
404a、404b、404c、404d、404e、404f、404g、404h、404i、404j、404k、404l、404m、404n、404o、404p、404q、404r、404s、404t、404u、404v、404w、404x、404y・・・Dフリップフロップ
405a、405b、405c、405d、405e、405f、405g、 405h・・・スイッチ
406a・・・第1のアンプ
406b・・・第2のアンプ
407・・・合成器
408・・・バンドパスフィルタ
409・・・アンテナ
410・・・2分周器
411a・・・第1のIQ経路切替部
411b・・・第2のIQ経路切替部
Claims (10)
- 入力したベースバンド信号であるI信号をデジタル変調してキャリア周波数の2倍のビットレートの第1のデジタルRF信号に変換し、入力したベースバンド信号であるQ信号をデジタル変調して前記キャリア周波数の2倍のビットレートの第2のデジタルRF信号に変換するデジタルRF信号生成部と、
前記キャリア周波数に対して4n(nは整数)倍の周波数の第1のクロック信号に基づいて、前記第1のデジタルRF信号を遅延させて出力し、前記第2のデジタルRF信号を、前記第1のデジタルRF信号の出力に対して位相を90度遅延させて出力するリタイミング部と、
前記リタイミング部が出力する前記第1のデジタルRF信号を増幅する第1のアンプと、
前記リタイミング部が出力する前記第2のデジタルRF信号を増幅する第2のアンプと、
前記第1のアンプにより増幅された前記第1のデジタルRF信号と、前記第2のアンプにより増幅された前記第2のデジタルRF信号とを合成して1つの信号列を生成する合成器と、
を備えるデジタル送信機。 - 経路の切替を制御するIQ経路切替制御信号を出力するIQ経路切替制御部、
を備え、
前記デジタルRF信号生成部は、出力端に、前記IQ経路切替制御部が出力するIQ経路切替制御信号に基づいて、前記第1及び第2のデジタルRF信号が前記リタイミング部へ伝播する経路を入れ替える第1のIQ経路切替部を有し、
前記リタイミング部は、入力端に、前記IQ経路切替制御部が出力するIQ経路切替制御信号に基づいて、前記第1及び第2のデジタルRF信号を入力する経路を入れ替える第2のIQ経路切替部を有する、
請求項1に記載のデジタル送信機。 - 前記IQ経路切替制御部は、
前記第1のIQ経路切替部と前記第2のIQ経路切替部とにおける経路を切り替えるか否かを、前記キャリア周波数に対して2/K倍(Kは整数)の周波数の第2のクロック信号のタイミングで乱数を生成することによってランダムに決定する、
請求項2に記載のデジタル送信機。 - 前記リタイミング部は、
前記第1のクロック信号を生成するクロック生成部と、
前記第1のクロック信号に基づいて、前記第1のデジタルRF信号を遅延させる1個のロジック回路または直列に接続された複数の前記ロジック回路を有する第1の遅延回路と、
前記第1のクロック信号に基づいて、前記第2のデジタルRF信号を遅延させる回路であって前記第1の遅延回路の有する前記ロジック回路の数よりもn個多い前記ロジック回路を直列に接続した回路を有する第2の遅延回路と、
を備える、
請求項1から請求項3の何れか一項に記載のデジタル送信機。 - 前記第1の遅延回路は、
前記クロック生成部が生成した前記第1のクロック信号が2n分周された第3のクロック信号に基づいて前記第1のデジタルRF信号を遅延させる1個の前記ロジック回路または直列に接続された複数の前記ロジック回路をさらに含み、
前記第2の遅延回路は、
前記第3のクロック信号に基づいて前記第2のデジタルRF信号を遅延させる1個の前記ロジック回路または直列に接続された複数の前記ロジック回路をさらに含み、
前記第3のクロック信号に基づいて前記第1のデジタルRF信号を遅延させる前記ロジック回路の数と、前記第3のクロック信号に基づいて前記第2のデジタルRF信号を遅延させる前記ロジック回路の数とは同数である、
請求項4に記載のデジタル送信機。 - 前記第1の遅延回路と前記第2の遅延回路との少なくとも一方は、前記ロジック回路からなる複数の遅延経路を有し、
前記I信号と、前記Q信号と、前記リタイミング部が出力する遅延した前記第1及び第2のデジタルRF信号とに基づいて、制御信号を生成する切替制御部と、
前記切替制御部が生成した前記制御信号に応じて、前記複数の遅延経路のうちの1つを選択するスイッチ部と、
を備える、
請求項4または請求項5に記載のデジタル送信機。 - 前記第2の遅延回路は、
前記第1の遅延回路における遅延経路を構成する前記ロジック回路の数に対して、同数の前記ロジック回路からなる遅延経路と、1つ多い前記ロジック回路からなる遅延経路と、2つ多い前記ロジック回路からなる遅延経路との3つの遅延経路を有し、
前記切替制御部は、
前記第2の遅延回路における前記3つの遅延経路のうち何れか1つの遅延経路を選択する前記制御信号を生成する、
請求項6に記載のデジタル送信機。 - 前記切替制御部は、
前記I信号と前記Q信号とが同一信号である場合に、前記リタイミング部から出力される遅延した前記第2のデジタルRF信号が前記リタイミング部から出力される遅延した前記第1のデジタルRF信に対して90度遅延する遅延経路を前記スイッチ部に選択させる前記制御信号を生成する、
請求項6または請求項7に記載のデジタル送信機。 - 前記ロジック回路は、少なくともラッチを含む、
請求項4から請求項8の何れか一項に記載のデジタル送信機。 - 前記ロジック回路は、少なくともDフリップフロップを含む、
請求項4から請求項9の何れか一項に記載のデジタル送信機。
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