JP2014220647A - Δσａ／ｄ変換装置 - Google Patents

Abstract

【課題】ＤＥＭを用いず、回路構成が簡単であって高精度で安定してＡ／Ｄ変換できるＡ／Ｄ変換装置を提供する。【解決手段】減算器１は入力アナログ電圧からＤ／Ａ変換器６からのアナログ電圧を減算して低域通過フィルタ２を介して出力する。並列型確率的Ａ／Ｄ変換器３はろ波後のアナログ電圧をデジタルデータにＡ／Ｄ変換する。可変レベルデジタル量子化器４はデジタルデータをデジタル量子化して第１のビットコードのデジタルデータを出力する。Ｄ／Ａ変換器６はデジタル量子器４からのデジタルデータをアナログ電圧にＤ／Ａ変換して減算器１に出力する。デコーダ５はデジタル量子化器４からの第１のビット数コードのデジタルデータを第２のビットコードのデジタルデータに復号化する。ここで、デジタル量子化器４の量子化レベルと、デコーダ５のマッピングテーブルのうちの少なくとも一方をＤ／Ａ変換器６の誤差が最小となるように設定する。【選択図】図１

Description

本発明は、ΔΣＡ／Ｄ変調器のマルチビット量子化器に、多数のコンパレータの統計性を用いた確率的Ａ／Ｄ変換器を用いたΔΣＡ／Ｄ変換装置に関する。

近年、情報化社会の発展に伴い無線通信技術に対する要求も高まっている。携帯電話をはじめとする情報通信端末では、更なる高機能化、小型化、低消費電力化が求められており、微細ＣＭＯＳプロセスが必要不可欠になっている。一方、ＣＭＯＳプロセスの微細化に伴いデバイスのばらつきは相対的に増加し、それに伴う回路性能の劣化が問題になっている。このためＣＭＯＳプロセスの微細化と回路の高精度化の両立が困難になっている。

一般に電子回路において、雑音やデバイスのばらつきは回路性能を劣化させるものであるが、一方でこのような雑音やばらつきが役に立つケースが存在する。これが確率共鳴現象であり、雑音やばらつきによってしきい値以下の信号が増幅される現象である。電子回路においてこの現象を利用することにより、従来検出できなかった微弱な信号が検出でき、信号処理システムの高分解能化が可能になると考えられる。

デバイスのばらつきには統計性があり、その多くはガウス分布に従う。この統計性を積極的に利用することによりしきい値以下の微弱な信号を検出することが可能となり、回路システムの分解能を向上させることができる。

例えば、特許文献１においては、内部雑音の統計性に基づいた信号処理を行うことにより、回路内部で大きな雑音を含む場合でも、信号検出を可能とするＡ／Ｄ変換装置が提案されている。当該Ａ／Ｄ変換装置では、複数の比較器をアレイ状に並べ、２つのしきい値Ｂ，−Ｂを用い、入力信号がしきい値Ｂを超えた比較器の数Ｎ＋と、しきい値−Ｂを下回った比較器の数Ｎ−とから、雑音に埋もれた小さな入力信号波形を推定する。これにより、この装置を通信用受信機に適用することで、Ａ／Ｄ変換のダイナミックレンジを大きく向上させることができる。

また、非特許文献１では、素子特性ミスマッチを用いた高速サンプリング並列型Ａ／Ｄ変換装置の設計方法が提案されている。当該Ａ／Ｄ変換装置の性能劣化の問題を解決するために、コンパレータのオフセットを有効に活用し、オフセット以下の信号を検出することができるＡ／Ｄ変換装置を提案している。ここで、オフセットを緩和させるための技術やオフセットをキャンセルするキャリブレーション回路を必要とせず、オフセットの統計性から信号を検出することを確認している。

特開２０１０−０４５６２２号公報 特開２０１０−２４５７６５号公報

ハム・ヒョンジュほか，「素子特性ミスマッチを用いた高速サンプリング並列型確率的Ａ−Ｄコンバータの設計」，電気学会論文誌Ｃ（電子・情報・システム部門誌），Vol.131, No.11, pp.1848-1857，２０１１年１１月

しかしながら、特許文献１及び非特許文献１において提案されたＡ／Ｄ変換装置では、多数のコンパレータのアレイを用いた並列構成であるため、そのままではダイナミックレンジの向上が困難であるという問題点があった。

これを克服するために、ΔΣＡ／Ｄ変換装置に応用した場合、Ｄ／Ａ変換部のダイナミック・エレメント・マッチング（ＤＥＭ）の要求性能が厳しくなり、これにより、高精度化のための処理回路が複雑となり、回路が複雑になるとともに、占有面積が増大し、消費電力が増大するという問題点があった。ここで、ＤＥＭとは、単位アナログ素子を複数個用いて、アナログ出力に応じてその選択数を変化させ、素子選択を循環的に行うなどでミスマッチを平均化しその影響を低減する手法である（例えば、特許文献２参照）。

本発明の目的は以上の問題点を解決し、ＤＥＭを用いず、従来技術に比較して回路構成が簡単であって高精度で安定してＡ／Ｄ変換できるＡ／Ｄ変換装置を提供することにある。

本発明に係るＡ／Ｄ変換装置は、
入力アナログ電圧から、Ｄ／Ａ変換手段からのアナログ電圧を減算して、減算結果のアナログ電圧を出力する減算手段と、
上記減算手段からのアナログ電圧を低域通過もしくは帯域通過ろ波して出力するフィルタと、
変更可能な複数の量子化レベルを有し、上記フィルタからのアナログ電圧を第１のビットコードのデジタルデータにＡ／Ｄ変換して出力するＡ／Ｄ変換手段と、
上記Ａ／Ｄ変換手段からの第１のビットコードのデジタルデータをアナログ電圧にＤ／Ａ変換して上記減算手段に出力する上記Ｄ／Ａ変換手段と、
第１のビットコードのデジタルデータを、上記第１のビットコードのビット数よりも大きいビット数を有する第２のビットコードのデジタルデータに復号化するためのマッピングテーブルを有し、上記デジタル量子化手段からの第１のビット数コードのデジタルデータを上記第２のビットコードのデジタルデータに復号化して出力する復号化手段と、
上記Ａ／Ｄ変換手段の複数の量子化レベルと、上記復号化手段のマッピングテーブルのうちの少なくとも一方を、上記Ｄ／Ａ変換手段の誤差が最小となるように設定する制御手段とを備えたことを特徴とする。

上記Ａ／Ｄ変換装置において、上記Ａ／Ｄ変換手段は、
それぞれ互いに異なるしきい値を有する複数のコンパレータと、当該複数のコンパレータからの各出力信号を加算する加算器を含み、上記フィルタからのアナログ電圧をデジタルデータにＡ／Ｄ変換する並列型確率的Ａ／Ｄ変換手段と、
変更可能な複数の量子化レベルを有し、上記並列型確率的Ａ／Ｄ変換手段からのデジタルデータをデジタル量子化して所定の第１のビットコードのデジタルデータを出力するデジタル量子化手段とを備えたことを特徴とする。

また、上記Ａ／Ｄ変換装置において、上記制御手段は、所定の基準信号を入力したときに、当該Ａ／Ｄ変換装置から出力されるデジタルデータと、上記基準信号をＡ／Ｄ変換したときの期待するデジタルデータとの誤差を最小化させることにより、上記Ｄ／Ａ変換手段の誤差を最小化させることを特徴とする。

さらに、上記Ａ／Ｄ変換装置において、上記制御手段は、上記デジタル量子化手段の複数の量子化レベルと、上記復号化手段のマッピングテーブルのうちの少なくとも一方を、上記Ｄ／Ａ変換手段の誤差が最小となるように適応化することを特徴とする。

またさらに、上記Ａ／Ｄ変換装置において、上記並列型確率的Ａ／Ｄ変換手段の複数のコンパレータは、第１のコンパレータ群と、第２のコンパレータ群とに分割されて構成され、
上記第１のコンパレータ群の各しきい値は所定のオフセットの標準偏差に設定され、
上記第２のコンパレータ群の各しきい値は上記オフセットの標準偏差の逆符号の値に設定されることを特徴とする。

本発明に係るＡ／Ｄ変換装置によれば、以下の効果を有する。
（１）ＤＥＭを用いず、従来技術に比較して回路構成が簡単であって高精度で安定してＡ／Ｄ変換できるＡ／Ｄ変換装置を提供できる。これにより、Ａ／Ｄ変換装置を低電力化及び小面積化できる。
（２）Ａ／Ｄ変換装置において、コンパレータオフセットの統計性を解析して制御し、オフセットレベル以下の信号も検出でき、素子特性ミスマッチの大きい微細プロセスでもダイナミックレンジを確保できる。
（３）高精度ΔΣＡ／Ｄ変換装置の設計効率が向上し、市場要求や製造技術変更への対応が容易となる。

本発明の一実施形態に係るΔΣＡ／Ｄ変換装置１００の構成を示すブロック図である。 一般的なフィードバック型ΔΣ変調器の構成を示す回路図である。 一般的なフィードフォワード型ΔΣ変調器の構成を示す回路図である。 本実施形態で用いるΔΣＡ／Ｄ変換装置の等価回路を示す回路図である。 図４の各乗算器の利得の数値例を示す表である。 従来技術に係る並列型Ａ／Ｄ変換器の構成を示すブロック図である。 図７の並列型Ａ／Ｄ変換器においてコンパレータのしきい値に対する確率密度分布を示すグラフである。 本実施形態において量子化器として用いる並列型確率的Ａ／Ｄ変換器（以下、ＳＦ−Ａ／Ｄ変換器という。）の構成を示すブロック図である。 図８のＳＦ−Ａ／Ｄ変換器においてコンパレータのしきい値に対する確率密度分布を示すグラフである。 図８のＳＦ−Ａ／Ｄ変換器の変形例の構成を示すブロック図である。 図１０のＳＦ−Ａ／Ｄ変換器の変形例においてコンパレータのしきい値に対する確率密度分布を示すグラフである。 図１０のＳＦ−Ａ／Ｄ変換器の変形例においてコンパレータのしきい値に対する累積確率密度分布を示すグラフである。 従来技術に係る多ビットＤ／Ａ変換器の構成例を示す回路図である。 本実施形態における量子化器入力電圧に対する１出力のコンパレータ数Ｎの関係を示すグラフである。 本実施形態で用いるコード補正を示すデジタルコードに対するアナログ値を示すグラフである。 図１のΔΣＡ／Ｄ変換装置１００においてレジスタテーブル７ａ，７ｂのレジスタ値を適応化するための適応化装置の構成を示すブロック図である。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、Ｄ／Ａ変換器において入力デジタルデータに対する出力アナログ電圧の関係を示すグラフである。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、１出力のコンパレータ数Ｎに対するデジタルコードの関係を示すグラフである。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、コード補正の効果を示すためのデジタルコードに対するアナログ電圧値を示すグラフである。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、３ビットコードを用いたときのパワースペクトル密度（ＰＳＤ）を示すグラフである。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、１２ビットコードを用いたときのコード補正によるパワースペクトル密度（ＰＳＤ）を示すグラフである。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション条件を示す表である。 ＳＦ−Ａ／Ｄ変換器のコンパレータのオフセット値に対する確率密度を示すグラフである。 フラッシュＡ／Ｄ変換器のコンパレータのオフセット値に対する確率密度を示すグラフである。 量子化器がＳＦ−Ａ／Ｄ変換器（σ_１≒１００ｍＶ）であるときのコンパレータ数ＮとピークＳＮＤＲ（Signal to Noise and Distortion Ratio）との関係を示すグラフである。 量子化器がフラッシュＡ／Ｄ変換器であるときの標準偏差σ_２とピークＳＮＤＲとの関係を示すグラフである。 ＳＦ−Ａ／Ｄ変換器を用いたときの量子化器の面積比を示す表である。 ＳＦ−Ａ／Ｄ変換器（σ_１≒１００ｍＶ）のときのコンパレータ数Ｎと標準偏差σ_２との関係を示す表である。 本実施形態に係るΔΣＡ／Ｄ変換装置１００において量子化器としてＳＦ−Ａ／Ｄ変換器及びフラッシュＡ／Ｄ変換器をそれぞれ用いた場合(量子化器の面積が同じ場合)の分解能（ピークＳＮＤＲ）の比較を示す表である。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、入力振幅に対するＳＮＤＲを示すグラフである。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、入力振幅に対するＳＦＤＲを示すグラフである。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、コンパレータ数Ｎに対するばらつきを考慮したピークＳＮＤＲを示す表である。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、コンパレータ数Ｎ＝１６のときの入力振幅に対するＳＮＤＲを示すグラフである。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、コンパレータ数Ｎ＝３２のときの入力振幅に対するＳＮＤＲを示すグラフである。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、コンパレータ数Ｎ＝６４のときの入力振幅に対するＳＮＤＲを示すグラフである。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、コンパレータ数Ｎ＝１２８のときの入力振幅に対するＳＮＤＲを示すグラフである。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、コンパレータ数Ｎ＝２５６のときの入力振幅に対するＳＮＤＲを示すグラフである。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、コンパレータ数Ｎ＝５１２のときの入力振幅に対するＳＮＤＲを示すグラフである。 本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、コンパレータ数Ｎに対するばらつきを考慮したピークＳＮＤＲ（ＳＮＤＲ_ｗ）を示すグラフである。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。まず、実施形態の概要及び特徴について説明する。

図１は本発明の一実施形態に係るΔΣＡ／Ｄ変換装置１００の構成を示すブロック図である。本実施形態に係るΔΣ(以下、“Δ−Σ”は“ΔΣ”に統一)Ａ／Ｄ変換装置１００は、減算器１と、低域通過フィルタ（ＬＰＦ）２と、複数Ｎ個のコンパレータ１１−１〜１１−Ｎ及び加算器１２からなるＳＦ−Ａ／Ｄ変換器３と、量子化レベルが可変である可変レベルデジタル量子化器４と、デコーダ５と、Ｄ／Ａ変換器６と、可変レベルデジタル量子化器４の量子化レベルを格納するレジスタテーブル７ａ及びデコーダ５において３ビットコードを１２ビットコードに変換してコード補正するマッピングテーブルの１２ビットコード値を格納するレジスタテーブル７ｂを含むテーブルメモリ７とを備えて構成される。なお、本実施形態では、信号周波数を通過帯域に含む低域通過フィルタ２を用いているが、本発明はこれに限らず、上記信号周波数を通過帯域に含むが、直流成分及びその近傍における成分をも除去する帯域通過フィルタ(ＢＰＦ)を用いてもよい。以下の実施形態では、一般性を損なうことがないので、低域通過フィルタ（ＬＰＦ）２に限って説明をする。

ここで、Δ−ΣＡ／Ｄ変換装置１００は、特に、可変レベルデジタル量子化器４とデコーダ５とテーブルメモリ７とを備えたことを特徴とし、非特許文献１などの確率的手法をΔΣＡ／Ｄ変調装置に適用することで微細ＣＭＯＳプロセスを用いた高分解能Ａ／Ｄ変換器を実現することを目的としている。すなわち、本実施形態では、図１に示すように、ΔΣＡ／Ｄ変換装置１００のマルチビット量子化器である可変レベルデジタル量子化器４に、多数のコンパレータ１１−１〜１１−Ｎの統計性を用いた確率的Ａ／Ｄ変換器であるＳＦ−Ａ／Ｄ変換器３を用いる。また、ＳＦ−Ａ／Ｄ変換器３の量子化レベルをＤ／Ａ変換器６の量子化レベルと一致させることにより、マルチビットΔΣＡ／Ｄ変調装置のＤ／Ａ変換器６のＤＥＭを不要とする。さらに、ＳＦ−Ａ／Ｄ変換器３の量子化レベルの調整に伴い、デコーダ５においてデジタル出力をコード補正する。なお、低歪みの特長を持つフィードフォワード型ΔΣ変調器のように、Ｄ／Ａ変換器６が１つの場合に有効となる。

図１において、減算器１は入力アナログ電圧からＤ／Ａ変換器６からのアナログ電圧を減算して、減算結果の電圧を低域通過フィルタ２を介してＳＦ−Ａ／Ｄ変換器３に出力する。ＳＦ−Ａ／Ｄ変換器３は、それぞれしきい値電圧Δ_１〜Δ_Ｎを有する複数Ｎ個のコンパレータ１１−１〜１１−Ｎを用いて比較した後、各コンパレータ１１−１〜１１−Ｎからの出力信号を加算器１２により加算するＡ／Ｄ変換して可変レベルデジタル量子化器４に出力する。可変レベルデジタル量子化器４は、テーブルメモリ７のレジスタテーブル７ａに格納された複数の可変量子化レベルであって例えば所定の間隔を有して互いに異なる複数の量子化レベルを有し、入力されるデジタルデータを例えば３ビットコードのデジタルデータに量子化してデコーダ５及びＤ／Ａ変換器６に出力する。Ｄ／Ａ変換器６は入力されるデジタルデータをアナログ電圧にＤ／Ａ変換した後、減算器１に出力する。デコーダ５は、テーブルメモリ７のレジスタテーブル７ａに格納された複数の１２ビットコード値を含むマッピングテーブルを用いて、３ビットコードを１２ビットコードに変換してコード補正することにより復号化して、復号化後の出力デジタルデータを出力する。ここで、テーブルメモリ７のレジスタテーブル７ａ，７ｂ内のデータについては、図１６を参照して詳細後述するように、Ｄ／Ａ変換器６の上記量子化レベルとの誤差が最小となるように図１６の適応化コントローラ１１０により適応化することを特徴としており、可変レベルデジタル量子化器４及びデコーダ５によりＤ／Ａ変換器誤差補正回路８を構成している。

次いで、提案方式の詳細構成について以下に説明する。

Ａ／Ｄ変換装置は、一般に、回路素子の特性はばらつき（素子特性ミスマッチ）を有しており、その多くはガウス分布に従う。従来方式の量子化器ではこの素子特性ミスマッチが回路の性能を劣化させるため、回路の微細化において大きな問題となる。一方、この素子特性ミスマッチを積極的に利用してＡ／Ｄ変換を行う方式として、ＳＦ−Ａ／Ｄ変換器が提案されている。本実施形態ではこれをΔΣ変調器の量子化器として用いることで微弱信号の検出及び微細化が可能な方式を提案する。また、本実施形態では微細プロセスを用いた７レベルのΔΣ変調器の実現を目的としており、Ｄ／Ａ変換器誤差による性能劣化が課題となる。そこで、本実施形態では可変レベルデジタル量子化器４とデコーダ５を用いてＤ／Ａ変換器誤差を補正する方式を提案する。

本実施形態では、７レベル４次フィードフォワード型ΔΣ変調器を取り扱う。フィルタの次数を高くすることでノイズシェーピングの効果が大きくなるという利点がある。しかし、ΔΣ変調器は負帰還回路であるから、２次以上の場合にはシステムが不安定になる可能性がある。そのためゲインを調整するなどして安定化を図る必要がある。システムが安定となるための必要条件として、フィルタの極が複素平面上の単位円の内側にある必要がある。ΔΣ変調器の内部のゲインを調整することによりフィルタの極を操作することが可能であり、安定化を図ることができる。ただし、安定化を図り、ゲインを調整するとフィルタの次数は実効的に下がるので、得られる信号対雑音電力比（ＳＮＲ）は低下する。

図２は一般的な４次フィードバック型ΔΣ変調器の構成を示す回路図であり、図３は一般的な４次フィードフォワード型ΔΣ変調器の構成を示す回路図である。

安定化を図るためのΔΣ変調器の構成としては、図２のようなフィードバック型ΔΣ変調器や図３のようなフィードフォワード型ΔΣ変調器のものが用いられる。図２において、フィードバック型ΔΣ変調器は、４個の積分器２１〜２４と、量子化器(Ａ/Ｄ変換器)２５と、４個の減算器３１〜３４と、乗算器(Ｄ/Ａ変換器を具備)４１〜４４とを備えて構成される。また、図３において、フィードフォワード型ΔΣ変調器は、４個の積分器２１〜２４と、量子化器(Ａ/Ｄ変換器)２５と、減算器３１と、加算器３５〜３７と、４個の乗算器５１〜５４と、Ｄ/Ａ変換器２６とを備えて構成される。

ここで、フィードバック型ΔΣ変調器とフィードフォワード型ΔΣ変調器では積分器の振幅が異なる。フィードフォワード型ΔΣ変調器の方が振幅が小さく、安定化に有利である。また、フィードフォワード型ΔΣ変調器は積分器の非線形性に対する感度を低減するのに適している。図３に示す構造では、ノイズ伝達関数（以下、ＮＴＦという。）の零点はｚ＝１、すなわちＤＣの点にあるが、ＮＴＦの零点を最適化することで安定性を向上させることが可能となる。零点の最適化はループフィルタの内部に局部フィードバックを加えることで実現できる。

図４は本実施形態で用いるΔΣＡ／Ｄ変換装置の等価回路を示す回路図である。以上の理由から、本実施形態では図４に示すような４次フィードフォワード型ΔΣ変調器に局部フィードバックを加えた構造のΔΣ変調器を用いる。差動信号を取り扱うことを想定しているため量子化器は７レベルとしている。なお、各乗算器のゲインは図５に示すとおりである。図４において、本実施形態に係るΔΣＡ／Ｄ変換装置は、４個の積分器２１〜２４と、２個の減算器３１、３３と、加算器２７と、量子化器(Ａ/Ｄ変換器)２５と、Ｄ／Ａ変換器２６と、４個の乗算器５１〜５４と、４個の乗算器５１〜５４，６１〜６５とを備えて構成される。

次いで、量子化器について以下に説明する。本実施形態では素子特性ミスマッチの統計性を利用したＳＦ−Ａ／Ｄ変換器３を量子化器として用いることで高分解能化を図る。

図６は従来技術に係る並列型Ａ／Ｄ変換器の構成を示すブロック図である。図６において、並列型Ａ／Ｄ変換器は、参照電圧発生器１３と、複数Ｎ個のコンパレータ１１−１〜１１−Ｎと、サーモメータバイナリ変換エンコーダ１５とを備えて構成される。並列型Ａ／Ｄ変換器は、並列に接続されたＮ個のコンパレータにより同時に比較を行うので、高速動作が可能である。このため並列型Ａ／Ｄ変換器はフラッシュＡ／Ｄ変換器とも呼ばれる。なお、複数Ｎ個の加算器１４−１〜１４−Ｎは、後述のオフセットの影響を等価的に示すため仮想的なものである。

図７は図６の並列型Ａ／Ｄ変換器においてコンパレータのしきい値に対する確率密度分布を示すグラフである。並列型Ａ／Ｄ変換器は図７に示すように等間隔に分布するしきい値を持っている。しかし、素子特性ミスマッチによりコンパレータ１１−１〜１１−Ｎのしきい値にはオフセット（電圧）Δ_{ｏｆｆ，１}〜Δ_{ｏｆｆ，Ｎ}が発生し、変換特性に誤差が生じる。そのため、オフセット以下の微弱な信号を検出することができず、また微細プロセスでは高分解能化が困難である。以上の理由から多ビットのΔΣ変調器の量子化器として用いる場合には、オフセットによる分解能の劣化を改善する必要がある。

図８は本実施形態において量子化器として用いるＳＦ−Ａ／Ｄ変換器３の構成を示すブロック図であり、図９は図８のＳＦ−Ａ／Ｄ変換器３においてコンパレータのしきい値に対する確率密度分布を示すグラフである。本実施形態で提案する方式では、量子化器として図８に示すＳＦ−Ａ／Ｄ変換器３を用いる。この方式では従来の並列型Ａ／Ｄ変換器のように、コンパレータ数Ｎの分だけ参照電圧を生成する回路は不要であり、コンパレータオフセットをしきい値として利用する。このため、しきい値は図９に示すようなガウス分布に従う。

図８において、参照電圧θ_ＲＥＦを与えれば分布の中心を任意の電圧に設定することが可能である。従来方式ではコンパレータオフセットにより分解能が制限されるのに対し、この方式ではコンパレータオフセットを積極的に利用するので、オフセット以下の微弱な信号を検出できる。また従来の並列型Ａ／Ｄ変換器では参照電圧を生成するために、抵抗を接地から電源電圧まで積み上げることが多く、抵抗のミスマッチもまた誤差となり分解能が制限される。一方、ＳＦ−Ａ／Ｄ変換器では参照電圧が不要であるためこの問題も解決できる。

以下にＳＦ−Ａ／Ｄ変換器３の変換機構について述べる。前述のようにＳＦ−Ａ／Ｄ変換器３はガウス分布に従うランダムなしきい値をもっている。そのためコンパレータ群の出力はフラッシュＡ／Ｄ変換器のようなサーモメータコードではなく０（ローレベル）または１（ハイレベル）のランダムな出力である。そこで、ＳＦ−Ａ／Ｄ変換器３では多数のコンパレータ１１−１〜１１−Ｎにより入力値を比較し、出力を加算する。加算した値（１を出力するコンパレータの数に対応）と入力電圧の関係はガウス分布の累積分布に従うので、加算結果に応じてデジタル出力を決定することでＡ／Ｄ変換を行うことが可能である。

ＳＦ−Ａ／Ｄ変換器はガウス分布に従うしきい値を利用するので、非線形性を有している。また、コンパレータ数が有限であることから歪みが生じる。線形性を確保するためには、累積分布の線形に変化する範囲を使用する必要があり、入力範囲が狭くなったり、使用されないコンパレータが多くなったりする。入力範囲はオフセットの標準偏差σ_ｏｆｆによって決まり、線形性を保つためには±σ_ｏｆｆの範囲でＳＦ−Ａ／Ｄ変換器３を使用する必要がある。

図１０は図９のＳＦ−Ａ／Ｄ変換器の変形例の構成を示すブロック図であり、図１１は図１０のＳＦ−Ａ／Ｄ変換器の変形例においてコンパレータのしきい値に対する確率密度分布を示すグラフである。また、図１２は図１０のＳＦ−Ａ／Ｄ変換器の変形例においてコンパレータのしきい値に対する累積確率密度分布を示すグラフである。

そこで、非線形性を低減し入力範囲を拡大するために図１０のようにコンパレータ１１−１〜１１−Ｎを二つのグループＧ１，Ｇ２に分け、それぞれ逆符号の参照電圧＋σ_ｏｆｆ，−σ_ｏｆｆを与える。なお、参照電圧の絶対値はコンパレータオフセットの標準偏差値σ_ｏｆｆである。ここで、グループＧ１はコンパレータ１１−１〜１１−（Ｎ／２）からなり、グループＧ２はコンパレータ１１−（Ｎ／２＋１）〜１１−Ｎからなる。これにより、図１１のようにしきい値の分布を平坦化できる。平坦化したしきい値分布の累積分布は図１２の実線のようになる。図１２より、しきい値分布の平坦化を行うことによりＳＦ−Ａ／Ｄ変換器の非線形性を低減でき入力範囲が拡大できることが分かる。本実施形態で提案する方式では、この非線形性低減技術を用いるので、フルスケール入力範囲は±２σ_ｏｆｆに設定する。

次いで、Ｄ／Ａ変換器誤差の補正について以下に説明する。

上述したように、ΔΣ変調器では多ビット化によってダイナミックレンジや安定性の向上が可能となる。一方で多ビット化に伴い、素子特性ミスマッチに起因するＤ／Ａ変換器の誤差が発生し分解能を大きく低下させる。そのため何らかの手法によりＤ／Ａ変換器誤差の影響を低減する必要がある。従来のＤ／Ａ変換器誤差の補正技術として代表的なものにＤＥＭが存在する。

図１３は従来技術に係る多ビットＤ／Ａ変換器の構成例を示す回路図である。図１３においては、ほぼ同一の容量値を持つ容量Ｃ１〜ＣＮ、スイッチＳ１〜ＳＮ及び直流電圧源７０を用いた多ビットＤ／Ａ変換器の構成例を示す。通常、Ｄ／Ａ変換器では入力されるデジタル信号に対して選択される素子が一意に決まっている。このためＤ／Ａ変換器を構成する素子のミスマッチによりＤ／Ａ変換器の出力には一定の誤差が含まれてしまい、性能劣化につながる。ＤＥＭではクロックごとに異なる素子を選択することにより、Ｄ／Ａ変換器の誤差を平均化する。これによりＤ／Ａ変換器誤差の影響を低減でき、多ビットのΔΣ変調器における性能劣化を低減する。この方式ではランダムに素子を選択する必要があるが、Ｄ／Ａ変換器の入力信号によっては周期的に素子が選択されてしまい十分に誤差の平均化ができない場合が存在する。これは歪みとして出力信号に影響し分解能を低下させる。またクロックごとに素子を選択する回路を駆動するため低消費電力化の面では不利である。

本実施形態で提案する方式では、ΔΣ変調器の量子化器としてＳＦ−Ａ／Ｄ変換器３を用いることで分解能の向上を図るとともに、フィードバックＤ／Ａ変換器で生じた誤差を補正する。以下でその原理について述べる。

図１４は本実施形態における量子化器入力電圧に対するコンパレータ数Ｎの関係を示すグラフである。ＳＦ−Ａ／Ｄ変換器３では入力値に対して１を出力するコンパレータ１１−１〜１１−Ｎの総数Ｎで量子化出力を決定する。フィードバック型(“型”は不要)Ｄ／Ａ変換器６が理想的な場合、図１４のように反応するコンパレータ数に応じて線形に量子化出力を変化させればよい。しかし、Ｄ／Ａ変換器６に誤差がある場合、量子化器４との間で量子化レベルの誤差が生じ、誤差がΔΣ変調器内部で蓄積されるので大きく分解能が低下する。そこで、本実施形態ではＤ／Ａ変換器６の誤差に応じて量子化器４の入出力特性を変化させ、量子化レベルの誤差を低減することでＤ／Ａ変換器６の誤差を補正する。これによりΔΣ変調器内部での線形性が向上し分解能の低下を軽減できる。

ここで、ｉ番目のデジタルコードに対応する点での誤差をΔ_ｉとする。図１４において、入力範囲の上限及び下限に対応するコンパレータ数をそれぞれＮｕ及びＮｌとする。このとき入力範囲のしきい値を持つコンパレータの数は（Ｎｕ−Ｎｌ）となる。また、ｉ番目のレベルに対応するコンパレータ数をＮ_ｉとし、フルスケール入力範囲を２ＦＳとする。各レベルに対応するコンパレータの数をＤ／Ａ変換器６の誤差に対応する分だけ変化させればよいので、Ｄ／Ａ変換器６の誤差に応じて変化させたコンパレータ数Ｎ_ｉ’は次式で表される。

ただし、コンパレータ数Ｎ_ｉ’は整数であるから、最も近い整数値に近似する必要がある。このように各量子化レベルに対応するコンパレータ数を誤差に応じて調整するだけで、静的にＤ／Ａ変換器６の誤差を補正できる。ＳＦ−Ａ／Ｄ変換器３では１を出力するコンパレータ数が量子化出力に対応するため、デジタル回路により量子化レベルを調整できる。しかし、これにより量子化器はＤ／Ａ変換器６の誤差に応じた非線形性を持つことになり、ΔΣ変調器の内部では線形性が向上するが、ΔΣ変調器から出力されるデジタル値にはＤ／Ａ変換器の誤差に応じた非線形な値が対応することになる。

なお、同様の量子化レベル調整は、図６の並列型Ａ／Ｄ変換器において、参照電圧発生器１３中にＤ／Ａ変換器を具備することでも実現可能であり、図１の実施形態のＳＦ−Ａ／Ｄ変換器３と可変レベルデジタル量子化器４を代替できる。この場合、レジスタテーブル７aに従って、参照電圧発生器１３中のＤ／Ａ変換器の出力、つまり、参照電圧が調整される。しかし、後述のように、分解能と面積を考慮した場合のＳＦ−Ａ／Ｄ変換器３の利点が大きく、またＤ／Ａ変換器なしでも量子化レベルをデジタル的に調整できる利点などより、以下では、ＳＦ−Ａ／Ｄ変換器３と可変レベルデジタル量子化器４を用いて実現する実施形態を説明する。

さらに、コード補正について以下に説明する。

図１５は本実施形態で用いるコード補正を示すデジタルコードに対するアナログ値を示すグラフである。上述のように、Ｄ／Ａ変換器６の誤差を量子化器で補正することによりΔΣ変調器の内部では線形性が向上するが、量子化された出力には非線形な値が対応している。このため本方式のΔΣ変調器を用いてＡ／Ｄ変換装置を実現するためには出力のデジタルコードを補正して、線形な値が対応するようにしなければならない。このため本実施形態ではデコーダにより量子化器の出力に９ビットを加えて、出力範囲を細かく分割することで出力が線形な値と対応するようにコードを補正する。通常、７レベル量子化器の出力ならば３ビットで表現できる。

しかし、本方式では量子化器４が非線形なため、３ビットではデジタルコードとアナログ値の間の関係は線形な特性からずれてしまう。一方、１２ビットコードにより出力範囲を更に細かく分割すると、図１５のようにデジタルコードとアナログ値が線形に対応するように調整することができる。

図１６は図１のΔΣＡ／Ｄ変換装置１００においてレジスタテーブル７ａ，７ｂのレジスタ値を適応化するための適応化装置の構成を示すブロック図である。図１６において、適応化装置は、基準電圧発生器１０１と、高精度Ａ／Ｄ変換器１０２と、誤差演算器１０３と、適応化コントローラ１１０とを備えて構成される。

図１６において、基準電圧発生器１０１は、互いに異なる所定の複数の基準電圧を順次発生してΔ−ΣＡ／Ｄ変換装置１００及びＡ／Ｄ変換器１０２に入力する。Ａ／Ｄ変換器１０２はΔ−ΣＡ／Ｄ変換装置１００よりも高い精度でＡ／Ｄ変換可能なＡ／Ｄ変換器であって、入力電圧をＡ／Ｄ変換して誤差演算器１０３に出力する。誤差演算器１０３は、Δ−ΣＡ／Ｄ変換装置１００からのデジタル値と、Ａ／Ｄ変換器１０２からのデジタル値との誤差（以下、Ｄ／Ａ変換器誤差という。）を演算して適応化コントローラ１１０に出力する。適応化コントローラ１１０は、上記Ｄ／Ａ変換器誤差が最小となるような、テーブルメモリ７のレジスタテーブル７ａ，７ｂ内の可変レベルデジタル量子化器４の各量子化レベル及びマッピングテーブルの１２ビットコード値を含む多変量パラメータを求めて、Δ−ΣＡ／Ｄ変換装置１００の動作前に設定する。

すなわち、レジスタテーブル７ａ，７ｂに保持される値は、事前に基準となるテスト用基準電圧を用いてΔ−ΣＡ／Ｄ変換装置１００が正常な出力デジタルデータを得るように調整される。具体的には、テスト用基準アナログ電圧を高精度Ａ／Ｄ変換器１０２で生成したデジタル値を対象とするＡ／Ｄ変換器１０２の所望の動作モデルに基づきデジタル的に推定した出力期待値の時間系列と、実際のテストで得られるΔ−ΣＡ／Ｄ変換装置１００からの出力デジタルデータの時系列を比較し、ある時間範囲での両者の平均二乗誤差などを最小とするように、レジスタテーブル７ａ，７ｂに保持されるパラメータ値を調整することで、最適なパラメータ値を得ることができる。最適値の探索手法としては、例えば最急降下法に基づくＬＭＳ（ＬｅａｓｔＭｅａｎ Ｓｑｕａｒｅ）アルゴリズムなどを用いる。このレジスタに保持される値は、電源投入時もしくは動作中断時に、上記手法で更新される。なお、最適値の探索手法として、例えば遺伝子アルゴリズム、２分割最尤検索法、ニューラルネットワークの学習アルゴリズムなどを用いてもよい。

以上説明したように、本実施形態では、コンパレータの統計的なミスマッチを利用した確率的Ａ／Ｄ変換器をΔΣＡ／Ｄ変調器のマルチビット量子化器に用いている。この量子化器は多数のコンパレータの統計性を用いて実現しており、量子化レベルの設定は、それに対応するハイレベル信号を出力するコンパレータ数の設定を変更することで、容易かつ柔軟に実現できる。具体的には、理想的には２５６個のコンパレータ中、１２８個のコンパレータがハイレベル信号を出力した際に、コード「０００」を出すとすると、Ｄ／Ａ変換器６のミスマッチに対応して、例えば、１２０個のコンパレータがハイレベル信号を出力した際にコード「０００」を出力する。この量子化レベルをＤ／Ａ変換器６でのミスマッチに伴う非線形性に対応して設定することで、ＤＥＭを不要とする。この結果、量子化器は非線形な入出力特性を持つが、この補正のためにデコーダ５を通して、アナログ入力信号に線形に対応したデジタル出力が得られるようにする。このデコーダ５のマッピングテーブル及び前述の量子化レベルの設定はテーブルメモリ７に記憶し、その内容は基準信号を用いたキャリブレーションによって更新される。

以上の実施形態においては、可変レベルデジタル量子化器４は３ビットコードのデジタルデータを出力し、デコーダ５は上記コード補正のために３ビットコードのデジタルデータを１２ビットコードのデジタルデータに復号化している。しかし、可変レベルデジタル量子化器４及びデコーダ５で用いるデジタルデータのビットコードのビット数はこれに限定されず、少なくとも、デコーダ５は、上記コード補正のために、第１のビットコードのデジタルデータを、上記第１のビットコードのビット数よりも大きいビット数を有する第２のビットコードのデジタルデータに復号化するためのマッピングテーブルを有し、可変レベルデジタル量子化器４からの第１のビット数コードのデジタルデータを上記第２のビットコードのデジタルデータに復号化するように構成すればよい。

以上の実施形態においては、図１６のシステムを用いてレジスタテーブル７ａ，７ｂのパラメータ値（可変レベルデジタル量子化器４の量子化レベル及びデコーダ５のマッピングテーブル（特に、変換後のデジタルデータ値））を予めＤ／Ａ変換器誤差が最小となるように適応化された値を求めて設定して使用してもよい。また、適応化するパラメータ値は、可変レベルデジタル量子化器４の量子化レベル及びデコーダ５のマッピングテーブル（特に、変換後のデジタルデータ値）のうちの少なくとも一方でもよい。さらに、適応化は、例えば電源オン時、動作時の所定の時間間隔で実行される。

本発明者らは、本実施形態に係るΔ−ΣＡ／Ｄ変換装置について、数値シミュレーションを行ってその性能を評価し、それに対する考察を行う。なお数値シミュレーションにはＭＡＴＬＡＢを用いた。

図１７は本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、Ｄ／Ａ変換器において入力デジタルデータに対する出力アナログ電圧の関係を示すグラフである。まず、Ｄ／Ａ変換器誤差の補正について、量子化器での誤差の補正がある場合とない場合での入出力関係の違いを比較した。Ｄ／Ａ変換器６が理想的な場合と誤差が生じた場合の入出力特性を図１７に示す。

式（１）に従いＤ／Ａ変換器誤差を補正した場合の量子化器の入出力特性をシミュレーションした。なお、コンパレータ数Ｎ＝２５６とし、上述したオフセット分布の平坦化による非線形性低減技術を用いた。以下のシミュレーションにおいても特に断りのない限り、オフセット分布の平坦化による非線形性低減技術（図１０の変形例）を用いている。

図１８は本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、１を出力するコンパレータ数Ｎに対するデジタルコードの関係を示すグラフである。すなわち、図１８に１を出力するコンパレータ数と対応するデジタルコード（−３〜３）の対応を示す。実線で示した特性がＤ／Ａ変換器誤差の補正を行った場合の特性である。コンパレータ数Ｎとデジタルコードの関係がＤ／Ａ変換器誤差に応じて非線形に変化していることが分かる。

次いで、本発明者らは、コード補正についてシミュレーションを行った。

図１９は本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、コード補正の効果を示すためのデジタルコードに対するアナログ電圧値を示すグラフである。Ｄ／Ａ変換器誤差を補正するために量子化器の入出力特性は非線形となっているので、３ビットのデジタルコードには図１９の点線のように非線形な値が対応している。ここで、９ビットのコードを付加して、７レベルで分割された入力範囲をさらに分割し、デジタル値とアナログ値の関係が線形となるようにコードを割り当てる。このコード補正により、図１９の実線のようにデジタルコードとアナログ値の関係を線形に近づけられることが分かる。

図２０Ａは本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、３ビットコードを用いたときのパワースペクトル密度（ＰＳＤ）を示すグラフであり、図２０Ｂは本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、１２ビットコードを用いたときのコード補正によるパワースペクトル密度（ＰＳＤ）を示すグラフである。また、図２１は本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション条件を示す表である。

図２０Ａ及び図２０Ｂにコード補正によるパワースペクトル密度（Ｐｏｗｅｒ Ｓｐｅｃｔｒａｌ Ｄｅｎｓｉｔｙ：ＰＳＤ）の変化を示す。３ビットコードではＤ／Ａ変換器誤差の補正によって生じた量子化器の非線形誤差の影響により、低域のノイズが多くなっているが、１２ビットコードでは非線形誤差を補正することでノイズが低減できていることが確認できる。

次いで、上記のシミュレーション結果をもとに、ＳＦ−Ａ／Ｄ変換器３の量子化器とそれによるＤ／Ａ変換器誤差補正をΔΣ変調器に適用した場合を想定したシミュレーションを行った。出力信号に対し高速フーリエ変換（ＦＦＴ）を行うことで、周波数スペクトルを求め、信号対雑音及び歪み電力比（ＳＮＤＲ）を計算し性能を比較した。ここで、７レベルの量子化器について、フラッシュＡ／Ｄ変換器を用いた場合とＳＦ−Ａ／Ｄ変換器を用いた場合についてピークＳＮＤＲを求め性能を比較した。なお、Ｄ／Ａ変換器はいずれの場合も理想的であるとした。

性能を比較するため、同じピークＳＮＤＲを得るときのチップ上での量子化器の面積比を求めた。面積比の求め方は以下のとおりである。半導体工学によればＭＯＳＦＥＴのしきい値電圧の標準偏差ΔＶ_ｔｈ（ｍＶ）は、ゲート酸化膜厚ｔ_ｏｘ（ｎｍ）、ゲート長Ｌ（μｍ）、ゲート幅Ｗ（μｍ）として次の式で近似できる。

コンパレータオフセットはＭＯＳＦＥＴのしきい値電圧のばらつきにより生じると仮定し、オフセットの標準偏差σ_ｏｆｆは次の式に従うと仮定する。

ただし、Ｋは比例係数、Ａ＝ＬＷはゲート面積である。

図２２ＡはＳＦ−Ａ／Ｄ変換器のコンパレータのオフセット値に対する確率密度を示すグラフである。また、図２２ＢはフラッシュＡ／Ｄ変換器のコンパレータのオフセット値に対する確率密度を示すグラフである。ここで、各コンパレータオフセットの標準偏差をそれぞれσ_１，σ_２とし、コンパレータ１個あたりのチップ上での面積をそれぞれＡ_１、Ａ_２とする。またＳＦ−Ａ／Ｄ変換器のコンパレータ数をＮとする。７レベルフラッシュＡ／Ｄ変換器のコンパレータ数は６であるから、ＳＦ−Ａ／Ｄ変換器及びフラッシュＡ／Ｄ変換器のチップ面積はそれぞれ次のようになる。

したがって面積比は次のようになる。

まず、ＳＦ−Ａ／Ｄ変換器の場合についてコンパレータ数を変化させてピークＳＮＤＲを求めた。コンパレータオフセットの標準偏差σ_１はσ_１≒１００ｍＶとなるように設定した。

図２３はＳＦ−Ａ／Ｄ変換器（σ_１≒１００ｍＶ）のときのコンパレータ数ＮとピークＳＮＤＲ（Signal to Noise and Distortion Ratio）との関係を示すグラフである。なお、このデータは１００回シミュレーションを行った平均値である。また、シミュレーションの条件は図２１のとおりである。

次に、本発明者らはフラッシュＡ／Ｄ変換器の場合について、しきい値ばらつきの大きさとＰｅａｋＳＮＤＲの関係をシミュレーションした。

図２４はフラッシュＡ／Ｄ変換器のときの標準偏差σ_２とピークＳＮＤＲとの関係を示すグラフである。このデータは１００回シミュレーションを行った平均値である。また、シミュレーションの条件は図２１のとおりである。図２４から明らかなように、コンパレータのしきい値ばらつきの標準偏差σ_２とピークＳＮＤＲの関係を一次式で近似する。回帰分析により求めた近似式は次のようになる。

この式より任意のσ_２でのピークＳＮＤＲを近似的に求めることができる。これらの結果より、ＳＦ−Ａ／Ｄ変換器３のコンパレータ数Ｎごとに式（７）を用いて、同じピークＳＮＤＲを得るときのσ_２を求め、量子化器の面積を比較した。

図２５はＳＦ−Ａ／Ｄ変換器を用いたときの量子化器の面積比を示す表である。図２５から明らかなように、同じ分解能を実現する際、本実施形態の方式を用いることで従来方式比べ微細化が可能であることが分かる。ただし、ＳＦ−Ａ／Ｄ変換器３のコンパレータ数Ｎを大きくするとピークＳＮＤＲは向上するが、量子化器の占有面積が大きくなってしまう。

次に、面積が同じであるとして、ＳＦ−Ａ／Ｄ変換器を用いた場合とフラッシュＡ／Ｄ変換器を用いた場合とで分解能（ＰｅａｋＳＮＤＲ）を比較した。量子化器の面積が同じであるとき、式（６）の値は１となる。すなわち、次式を得る。

このとき、σ_１とσ_２の関係は次のようになる。

図２６はＳＦ−Ａ／Ｄ変換器（σ_１≒１００ｍＶ）のときのコンパレータ数Ｎと標準偏差σ_２との関係を示す表である。図２６において、各Ｎでのσ_２の値を示す。ただし、Ｎ＝２５６以下では、フルスケール入力振幅を同じにしたうえで量子化器の面積を同じにすると、ＬＳＢ＝５７．１ｍＶに対して標準偏差σ_２が大きくなってしまう。このため、Ｎ＝２５６以下では、量子化器の単調性が確保できないので、ＳＮＤＲを比較することはできない。すなわち、量子化器としてＳＦ−Ａ／Ｄ変換器を用いることで、従来方式では検出できない微小な信号を取り扱うことが可能である。Ｎ＝５１２ではフラッシュＡ／Ｄ変換器の単調性が確保できているとして、式（７）よりピークＳＮＤＲを求められる。

図２７はΔΣＡ／Ｄ変換装置１００において量子化器としてＳＦ−Ａ／Ｄ変換器及びフラッシュＡ／Ｄ変換器をそれぞれ用いた場合の分解能（ピークＳＮＤＲ）の比較を示す表である。図２７から明らかなように、同一面積の場合ＳＦ−Ａ／Ｄ変換器を用いることで、フラッシュＡ／Ｄ変換器に比べて高分解能化が可能であることが分かる。

さらに、本発明者らは、本実施形態で提案する方式による効果を検証するため、量子化器にＳＦ−Ａ／Ｄ変換器を用いてＤ／Ａ変換器誤差の補正を行った場合について入力振幅とＳＮＤＲの関係をシミュレーションした。Ｄ／Ａ変換器誤差の標準偏差はσ_ＤＡＣ≒０．１５ＬＳＢとなるよう設定した。このシミュレーションではコード補正を行った上で対応するアナログ値を生成し、ＦＦＴを行っている。シミュレーション条件は図２１に示すとおりである。

図２８は本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、入力振幅に対するＳＮＤＲを示すグラフである。なお、コンパレータ数はＮ＝２５６である。比較のため、量子化器として理想的なフラッシュＡ／Ｄ変換器を用い、Ｄ／Ａ変換器に誤差が生じた場合のシミュレーション結果を併せて示している。

上述したように、従来の方式では７レベルとすると量子化器やＤ／Ａ変換器の誤差の影響により微細化が困難であったり、分解能が低下したりする。一方、図２８から分かるように、本実施形態で提案する方式を用いることにより７レベルであっても分解能の維持が可能である。特にＤ／Ａ変換器誤差を補正することによって大きくＳＮＤＲが向上している事が確認できる。Ｄ／Ａ変換器誤差がない場合と比較すると、ＳＮＤＲは１０〜１５ｄＢ程度低下するが、これは連続的な値であるＤ／Ａ変換器の誤差を離散的な値であるコンパレータ数で補正していることにより生じる誤差の影響であると考えられる。また、１２ビットコードでは補正しきれなかった量子化器の非線形性も影響していると考えられる。よって、量子化レベル数や補正後のコードのビット数を増やすことで改善できる。

図２９は本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、入力振幅に対するＳＦＤＲを示すグラフである。図２９から明らかなように、ＳＮＤＲと同様ＳＦＤＲもＤ／Ａ変換器誤差補正により大きく向上しており、線形性が向上している事が確認できる。図２９から明らかなように、Ｄ／Ａ変換器誤差の補正がない場合に大きくＳＦＤＲが低下していることから、Ｄ／Ａ変換器の非線形性が出力信号の歪みとして影響することが分かる。この場合に、入力振幅が−３０ｄＢＦＳ付近でＳＦＤＲがピークを示すが、これは振幅が小さいときには使用されるレベルが少ないためと考えられる。

次いで、コンパレータ数による変化について以下に説明する。

ＳＦ−Ａ／Ｄ変換器ではコンパレータ数Ｎが大きい程ＳＮＤＲの向上が期待できるが、Ｎが必要以上に大きくなると占有面積が大きくなってしまう。そのため、ΔΣ変調器にＳＦ−Ａ／Ｄ変換器を用いる場合に最適なコンパレータ数Ｎを調べる必要がある。そこでコンパレータ数Ｎを１６から５１２まで変化させて、入力振幅とＳＮＤＲの関係をシミュレーションした。シミュレーション条件は図２１に示すとおりである。また、１００回シミュレーションを行って平均値を求めたほか、歩留まりを考慮するためＳＮＤＲの標準偏差σ_ＳＮＤＲを求めた。

図３１Ａ〜図３１Ｆはそれぞれ、本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、コンパレータ数Ｎ＝１６，３２，６４，１２８，２５６，５１２のときの入力振幅に対するＳＮＤＲを示すグラフである。ここで歩留まりを考慮するためピークＳＮＤＲについて以下の値を計算する。

ＳＮＤＲ_ｗは最も悪い場合のピークＳＮＤＲを表している。統計的には９９．７の場合これ以上のＳＮＤＲが得られるといえる。すなわち平均値が大きくてもばらつきσ_ＳＮＤＲが大きいとこの式（１０）の値は小さくなる。

図３２は本実施形態に係るΔΣＡ／Ｄ変換装置１００のシミュレーション結果であって、コンパレータ数Ｎに対する歩留まりを考慮したピークＳＮＤＲ（ＳＮＤＲ_ｗ）を示すグラフである。図３２から明らかなように、コンパレータ数Ｎが大きくなるとＳＮＤＲが向上する割合が小さくなることが分かる。また、コンパレータ数Ｎが大きくなるほどＳＮＤＲのばらつきは小さくなり歩留まりが良くなると言える。この結果より、必要となるＳＮＤＲが決まればコンパレータ数を決定することが可能となる。

以上説明したように、素子特性ミスマッチは微細化とともに増大し、ＬＳＩデバイスの精度を維持する上で大きな問題となる。ΔΣ変調器でも多ビット化によって、量子化器、Ｄ／Ａ変換器に対する素子特性ミスマッチの影響は大きくなり、分解能の低下につながる。そこで、本実施形態では、確率的手法を用いて素子特性ミスマッチを積極的に利用し、ΔΣ型Ａ／Ｄ変換器の高分解能化を達成する方式を提案した。従来方式の量子化器ではコンパレータオフセットにより分解能が制限されるため、微細化が困難であった。そこで本実施形態ではオフセットの統計性を利用したＳＦ−Ａ／Ｄ変換器を量子化器として用いることで、微細化及び微弱信号の検出が可能な方式を提案した。

また、システムレベルのシミュレーションを行うことで、量子化器としてＳＦ−Ａ／Ｄ変換器を用いることにより、微細化及び高分解能化が可能であることを確認した。従来の方式ではΔΣ変調器を多ビット化する場合、Ｄ／Ａ変換器の誤差が大きな問題となり、分解能の維持が困難であった。そのためＤＥＭのようなＤ／Ａ変換器誤差補正技術が必要であるが、この方式は周期的選択による歪みの発生、消費電力の増加という問題が存在する。

そこで、本実施形態ではＳＦ−Ａ／Ｄ変換器によりＤ／Ａ変換器誤差を補正する方式を提案した。シミュレーションにより、本方式を用いることでＤ／Ａ変換器の誤差が補正でき、多ビットのΔΣ変調器の分解能を向上できることが確認できた。これによりΔΣ変調器の多ビット化に伴う性能劣化が低減でき、ダイナミックレンジや安定性を高めることができる。

従って、本実施形態で提案したＳＦ−Ａ／Ｄ変換器を用いた量子化器とそれによるＤ／Ａ変換器誤差補正により、微細ＣＭＯＳプロセスを用いた高分解能Ａ／Ｄ変換器が実現可能になる。

以上詳述したように、本発明に係るＡ／Ｄ変換装置によれば、以下の効果を有する。
（１）ＤＥＭを用いず、従来技術に比較して回路構成が簡単であって高精度で安定してＡ／Ｄ変換できるＡ／Ｄ変換装置を提供できる。これにより、Ａ／Ｄ変換装置を低電力化及び小面積化できる。
（２）Ａ／Ｄ変換装置において、コンパレータオフセットの統計性を解析して制御し、オフセットレベル以下の信号も検出でき、素子特性ミスマッチの大きい微細プロセスでもダイナミックレンジを確保できる。
（３）高精度ΔΣＡ／Ｄ変換装置の設計効率が向上し、市場要求や製造技術変更への対応が容易となる。

１…減算器、
２…低域通過フィルタ（ＬＰＦ）、
３…並列型確率的Ａ／Ｄ変換器、
４…可変レベルデジタル量子化器、
５…デコーダ、
６…Ｄ／Ａ変換器、
７…テーブルメモリ、
７ａ，７ｂ…レジスタテーブル、
８…Ｄ／Ａ変換器誤差補正回路、
１１−１〜１１−Ｎ…コンパレータ、
１２…加算器、
１３…参照電圧発生器、
１４−１〜１４−Ｎ…加算器、
１５…サーモメータバイナリ変換エンコーダ、
２１〜２４…積分器、
２５…量子化器(Ａ/Ｄ変換器)、
２６…Ｄ／Ａ変換器、
２７…加算器、
３１〜３４…減算器、
３５〜３７…加算器、
４１〜４４…乗算器(Ｄ/Ａ変換を具備)，
５１〜５４，６１〜６５…乗算器、
７０…直流電圧源、
１００…ΔΣＡ／Ｄ変換装置、
１０１…参照電圧発生器、
１０２…Ａ／Ｄ変換器、
１０３…誤差演算器、
１１０…適応化コントローラ、
Ｃ１〜ＣＮ…キャパシタ、
Ｇ１，Ｇ２…コンパレータグループ、
Ｓ１〜ＳＮ…スイッチ。

本発明に係るＡ／Ｄ変換装置は、
入力アナログ電圧から、Ｄ／Ａ変換手段からのアナログ電圧を減算して、減算結果のアナログ電圧を出力する減算手段と、
上記減算手段からのアナログ電圧を低域通過もしくは帯域通過ろ波して出力するフィルタと、
変更可能な複数の量子化レベルを有し、上記フィルタからのアナログ電圧を第１のビットコードのデジタルデータにＡ／Ｄ変換して出力するＡ／Ｄ変換手段と、
上記Ａ／Ｄ変換手段からの第１のビットコードのデジタルデータをアナログ電圧にＤ／Ａ変換して上記減算手段に出力する上記Ｄ／Ａ変換手段と、
第１のビットコードのデジタルデータを、上記第１のビットコードのビット数よりも大きいビット数を有する第２のビットコードのデジタルデータに復号化するためのマッピングテーブルを有し、上記第１のビット数コードのデジタルデータを上記第２のビットコードのデジタルデータに復号化して出力する復号化手段と、
上記Ａ／Ｄ変換手段の複数の量子化レベルと、上記復号化手段のマッピングテーブルのうちの少なくとも一方を、上記Ｄ／Ａ変換手段の誤差が最小となるように設定する制御手段とを備えたことを特徴とする。

またさらに、上記Ａ／Ｄ変換装置において、上記Ａ／Ｄ変換手段の複数のコンパレータは、第１のコンパレータ群と、第２のコンパレータ群とに分割されて構成され、
上記第１のコンパレータ群の各しきい値は所定のオフセットの標準偏差に設定され、
上記第２のコンパレータ群の各しきい値は上記オフセットの標準偏差の逆符号の値に設定されることを特徴とする。

Claims (5)

1. 入力アナログ電圧から、Ｄ／Ａ変換手段からのアナログ電圧を減算して、減算結果のアナログ電圧を出力する減算手段と、
   上記減算手段からのアナログ電圧を低域通過もしくは帯域通過ろ波して出力するフィルタと、
   変更可能な複数の量子化レベルを有し、上記フィルタからのアナログ電圧を第１のビットコードのデジタルデータにＡ／Ｄ変換して出力するＡ／Ｄ変換手段と、
   上記Ａ／Ｄ変換手段からの第１のビットコードのデジタルデータをアナログ電圧にＤ／Ａ変換して上記減算手段に出力する上記Ｄ／Ａ変換手段と、
   第１のビットコードのデジタルデータを、上記第１のビットコードのビット数よりも大きいビット数を有する第２のビットコードのデジタルデータに復号化するためのマッピングテーブルを有し、上記デジタル量子化手段からの第１のビット数コードのデジタルデータを上記第２のビットコードのデジタルデータに復号化して出力する復号化手段と、
   上記Ａ／Ｄ変換手段の複数の量子化レベルと、上記復号化手段のマッピングテーブルのうちの少なくとも一方を、上記Ｄ／Ａ変換手段の誤差が最小となるように設定する制御手段とを備えたことを特徴とするＡ／Ｄ変換装置。
2. 上記Ａ／Ｄ変換手段は、
   それぞれ互いに異なるしきい値を有する複数のコンパレータと、当該複数のコンパレータからの各出力信号を加算する加算器を含み、上記フィルタからのアナログ電圧をデジタルデータにＡ／Ｄ変換する並列型確率的Ａ／Ｄ変換手段と、
   変更可能な複数の量子化レベルを有し、上記並列型確率的Ａ／Ｄ変換手段からのデジタルデータをデジタル量子化して所定の第１のビットコードのデジタルデータを出力するデジタル量子化手段とを備えたことを特徴とする請求項１記載のＡ／Ｄ変換装置。
3. 上記制御手段は、所定の基準信号を入力したときに、当該Ａ／Ｄ変換装置から出力されるデジタルデータと、上記基準信号をＡ／Ｄ変換器したときのデジタルデータとの誤差を最小化させることにより、上記Ｄ／Ａ変換手段の誤差を最小化させることを特徴とする請求項１又は２記載のＡ／Ｄ変換装置。
4. 上記制御手段は、上記デジタル量子化手段の複数の量子化レベルと、上記復号化手段のマッピングテーブルのうちの少なくとも一方を、上記Ｄ／Ａ変換手段の誤差が最小となるように適応化することを特徴とする請求項１〜３のうちのいずれか１つに記載のＡ／Ｄ変換装置。
5. 上記並列型確率的Ａ／Ｄ変換手段の複数のコンパレータは、第１のコンパレータ群と、第２のコンパレータ群とに分割されて構成され、
   上記第１のコンパレータ群の各しきい値は所定のオフセットの標準偏差に設定され、
   上記第２のコンパレータ群の各しきい値は上記オフセットの標準偏差の逆符号の値に設定されることを特徴とする請求項２〜４のうちのいずれか１つに記載のＡ／Ｄ変換装置。

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