JP2013042488A - 構成変更可能な連続時間シグマデルタアナログ−デジタル変換器 - Google Patents
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Abstract
【課題】フィードバック経路において連続時間DACまたは離散時間型DACのいずれかを有するように構成可能なシグマデルタADCを提供する。
【解決手段】アナログ−デジタル変換器(ADC)10は、入力端子と出力端子とを有する連続時間フィルタ14と、連続時間フィルタ14の出力端子に結合された入力端子と、複数の出力端子とを有する量子化器18と、量子化器18の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器(DAC)20と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型DAC24と、連続時間DAC20の出力端子に結合された第1の入力端子と、離散時間型DAC24の出力端子に結合された第2の入力端子と、連続時間フィルタの入力端子に結合された出力端子とを有するスイッチ26と、を備える。
【選択図】図1
【解決手段】アナログ−デジタル変換器(ADC)10は、入力端子と出力端子とを有する連続時間フィルタ14と、連続時間フィルタ14の出力端子に結合された入力端子と、複数の出力端子とを有する量子化器18と、量子化器18の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器(DAC)20と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型DAC24と、連続時間DAC20の出力端子に結合された第1の入力端子と、離散時間型DAC24の出力端子に結合された第2の入力端子と、連続時間フィルタの入力端子に結合された出力端子とを有するスイッチ26と、を備える。
【選択図】図1
Description
本開示は、一般にアナログ−デジタル変換器に関し、より詳細には、構成変更可能な連続時間シグマデルタ(またはデルタシグマ)アナログ−デジタル変換器に関する。
シグマデルタアナログ−デジタル(ADC)変換器の2つの種類は、連続時間シグマデルタADCおよび離散時間型シグマデルタADCである。2種類の変換器の間の1つの差は、用いられるフィードバックデジタル−アナログ(DAC)信号の種類である。連続時間シグマデルタADCは、RC、LC、gmCまたは他の連続時間フィルタを用いることが可能であるのに対し、離散時間型シグマデルタADCは、スイッチキャパシタフィルタを用いることが可能である。連続時間シグマデルタADCでは、離散時間型シグマデルタADCの場合と比べ、正確なクロックがより重要である。連続時間シグマデルタADCの方が、クロックジッタの影響をより受けやすい。また、連続時間シグマデルタADCは、離散時間型シグマデルタADCと比べ、より良い精度、固有のアンチエイリアシング、およびより高い動作周波数を提供する。システムが連続時間シグマデルタADCの性能や出力に関する利点を必要とする場合もあり、そうでない場合もある。特許文献1には、連続時間シグマデルタADCにおけるクロックジッタの最小化について記載されている。
一般に、フィードバック経路において連続時間DACまたは離散時間型DACのいずれかを有するように構成可能なシグマデルタADCが提供される。このADCフィードバック経路は、利用可能なクロック信号の品質に応じて連続時間DACまたは離散時間型DACのいずれかを用いるように、スイッチを用いて再構成可能である。2つのフィードバックDACのうちの1つを選択することによって、変換器の帯域幅、出力、および精度の間におけるトレードオフを得ることが可能である。
一態様では、アナログ−デジタル変換器(ADC)が提供される。このアナログ−デジタル変換器(ADC)は、入力端子と出力端子とを有する連続時間フィルタと、連続時間フィルタの出力端子に結合された入力端子と、複数の出力端子とを有する量子化器と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器(DAC)と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型DACと、連続時間DACの出力端子に結合された第1の入力端子と、離散時間型DACの出力端子に結合された第2の入力端子と、連続時間フィルタの入力端子に結合された出力端子とを有するスイッチと、を備える。連続時間フィルタは複数の積分段を含んでよく、連続時間フィルタは複数のフィードフォワード経路を含み、各フィードフォワード経路は前記複数の積分段のうちの1つの積分段に結合された入力と、出力とを有する。ADCは複数の入力端子を有する加算要素をさらに備えてよく、前記複数の入力端子のうちの1つの入力端子は、前記複数のフィードフォワード経路のうちの1つのフィードフォワード経路に結合されている。連続時間フィルタは、RC(抵抗−容量)フィルタ、LC(インダクタンス−キャパシタンス)フィルタ、gmC(コンダクタンス−容量)フィルタのうちの1つであってよい。ADCは、前記量子化器の複数の出力端子と前記離散時間型DACの複数の入力端子との間に結合されている遅延要素をさらに備えてよい。連続時間DACは連続時間DACパルスを提供してよい。離散時間型DACはスイッチキャパシタDACであってよい。ADCは、前記量子化器の複数の出力端子に結合された複数の入力端子と、デジタル出力を提供するための複数の出力端子とを有するデシメーションフィルタをさらに備えてよい。連続時間フィルタはN次の積分器であり、Nは1以上の整数であってよい。
別の態様では、アナログ−デジタル変換器(ADC)が提供される。このアナログ−デジタル変換器(ADC)は、入力端子と複数の出力端子とを有するフィルタと、フィルタの前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する加算回路と、加算回路の出力端子に結合された入力端子と、複数の出力端子とを有する量子化器と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器(DAC)と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型DACと、連続時間DACの出力端子に結合された第1の入力端子と、離散時間型DACの出力端子に結合された第2の入力端子と、連続時間フィルタの入力端子に結合された出力端子と、制御信号を受信するための制御端子とを有するスイッチと、を備える。フィルタはN次の積分器であり、Nは整数であってよい。フィルタは、RC(抵抗−容量)フィルタ、LC(インダクタンス−キャパシタンス)フィルタ、gmC(コンダクタンス−容量)フィルタのうちの1つである連続時間フィルタであってよい。ADCは、前記量子化器の複数の出力端子と前記離散時間型DACの複数の入力端子との間に結合されている遅延要素をさらに備えてよい。連続時間DACは連続時間RZ−DACであってよい。離散時間型DACはスイッチキャパシタDACであってよい。
さらに別の態様では、アナログ−デジタル変換器(ADC)が提供される。このアナログ−デジタル変換器(ADC)は、入力端子と複数の出力端子とを有する連続時間フィルタと、連続時間フィルタの前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する加算回路と、加算回路の出力端子に結合された入力端子と、複数の出力端子とを有する量子化器と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器(DAC)と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型DACと、連続時間DACの出力端子に結合された第1の入力端子と、離散時間型DACの出力端子に結合された第2の入力端子と、連続時間フィルタの入力端子に結合された出力端子とを有し、制御信号に応答するスイッチと、を備える。加算回路は複数の利得要素を備えてよく、前記複数の利得要素の各々は前記加算回路の複数の入力端子のうちの1つの入力に対応する第1の入力端子を有し、前記複数の利得要素は各々第2の端子を有し、該第2の端子同士は一体に結合されており、前記増幅器は、前記複数の利得要素の第2の端子に結合された入力端子と、量子化器の入力端子に結合された出力端子とを有する。連続時間フィルタはN次の積分器であり、Nは整数であってよい。連続時間DACは連続時間RZ−DACであってよい。離散時間型DACはスイッチキャパシタDACであってよい。
添付の図面によって本発明を例として示すが、限定されるものではない。同様の参照符号は同様の要素を示す。図における要素は簡潔明瞭に示されており、必ずしも縮尺に応じてはいない。
図面では、部分ブロック図の形態および部分概略図の形態により、構成変更可能な連続時間シグマデルタADCを示す。
用語「アサート」または「設定」および「ネゲート」(または「デアサート」もしくは「クリア」」)は、本明細書では、信号、状態ビット、またはそれぞれその論理的に真もしくは論理的に偽の状態への同様の装置のレンダリングを指すときに用いられる。論理的に真の状態が論理レベル1である場合、論理的に偽の状態は論理レベル0である。また、論理的に真の状態が論理レベル0である場合、論理的に偽の状態は論理レベル1である。
用語「アサート」または「設定」および「ネゲート」(または「デアサート」もしくは「クリア」」)は、本明細書では、信号、状態ビット、またはそれぞれその論理的に真もしくは論理的に偽の状態への同様の装置のレンダリングを指すときに用いられる。論理的に真の状態が論理レベル1である場合、論理的に偽の状態は論理レベル0である。また、論理的に真の状態が論理レベル0である場合、論理的に偽の状態は論理レベル1である。
本明細書に記載の各信号は正の論理または負の論理として設計されており、信号名の上の横棒または信号名に続くアスタリスク(*)によって負の論理を示すことが可能である。負の論理信号の場合、信号はアクティブなロー(low)であり、論理的に真の状態が論理レベル0に相当する。正の論理信号の場合、信号はアクティブなハイ(high)であり、論理的に真の状態が論理レベル1に相当する。なお、本明細書に記載のいずれの信号も、負の論理信号または正の論理信号として表すことができる。したがって、代替の実施形態では、正の論理信号として記載した信号が負の論理信号として実装されてもよく、負の論理信号として記載した信号が正の論理信号として実装されてもよい。
図1には、部分ブロック図の形態および部分概略図の形態により、構成変更可能な連続時間シグマデルタADC10を示す。構成変更可能なADC10は、約1.4ボルトの電源電圧を用いる従来の相補型金属酸化膜半導体(CMOS)製造プロセス技術を用いて、集積回路の一部として製造される。別の実施形態では、ADC10は異なるように製造され、異なる電源電圧を用いることが可能である。構成変更可能なADC10は、抵抗器12、連続時間フィルタ14、加算回路16、量子化器18、連続時間DAC20、遅延要素22、離散時間型DAC24、およびスイッチ26を備える。示した実施形態では、連続時間フィルタ14はN次の積分器であり、Nは整数である。連続時間フィルタ14は、増幅器30,32,34、抵抗器36,38,40、およびキャパシタ42,44および46を備える。加算回路16は、増幅器50、および抵抗器52,54,56,58,60を備える。
抵抗器12は、「アナログ入力」と示されているアナログ入力信号を受信するための第1の端子と、第2の端子とを有する。フィルタ14は、抵抗器12の第2の端子に接続された入力と、第1、第2、第3、および第4の出力とを有する。加算回路16は、フィルタ14の第1の出力に接続された第1の入力と、フィルタ14の第2の出力に接続された第2の入力と、フィルタ14の第3の出力に接続された第3の入力と、フィルタ14の第4の出力に接続された第4の入力をと有する。量子化器18は、加算回路16の出力に接続された入力と、複数の出力端子とを有する。遅延要素22は、量子化器18の複数の出力端子に接続された複数の入力端子と、複数の出力端子とを有する。離散時間型DAC24は、遅延要素22の複数の出力端子に接続された複数の入力端子と、出力端子とを有する。連続時間DAC20は、量子化器18の複数の出力端子に接続された複数の入力端子と、連続時間DACパルスを提供するための出力端子とを有する。スイッチ26は、連続時間DAC20の出力端子に接続された第1の入力端子と、離散時間型DAC24の出力端子に接続された第2の入力端子と、連続時間フィルタ14の入力端子に接続された出力端子とを有する。デシメーション(間引き)フィルタ28は、量子化器18の複数の出力端子に接続された複数の入力端子と、複数の出力ビット(「デジタル出力」と示されている)を提供するための複数の出力端子とを有する。なお、ADC10がシングルエンドの入力および出力端子を有するように示されているが、ADC10が差動入力および/または出力を有するように実装可能であることが当業者には知られている。
連続時間フィルタ14は複数の積分段を備える。フィードフォワード経路は、複数の積分段の各々同士の間から提供される。第1のフィードフォワード経路は、抵抗器12の第1の入力端子から抵抗器58の第1の端子までに存在する。第2のフィードフォワード経路は、抵抗器36の第1の入力端子から抵抗器56の第1の入力端子までに存在する。第3のフィードフォワード経路は、抵抗器38の第1の入力端子から抵抗器54の第1の入力端子までに存在する。フィードフォワード経路の数は、積分の次数に依存する。別の実施形態では、フィードフォワード経路の数と積分の次数とが異なってもよい。別の実施形態では、連続時間フィルタ14はフィードフォワード経路に代えてフィードバック経路を備えてよい。
連続時間フィルタ14では、増幅器30は、抵抗器12の第2の端子に接続された入力端子と、出力端子とを有する。キャパシタ42は、増幅器30の入力端子に接続された第1の板電極と、キャパシタ42の出力端子に接続された第2の板電極とを有する。抵抗器36は、増幅器30の出力端子に接続された第1の端子と、第2の端子とを有する。増幅器32は、抵抗器36の第2の端子に接続された入力端子と、出力端子とを有する。キャパシタ44は、増幅器32の入力端子に接続された第1の板電極と、増幅器32の出力端子に接続された第2の板電極とを有する。抵抗器38は、増幅器32の出力端子に接続された第1の端子と、第2の端子とを有する。増幅器34は、抵抗器38の第2の端子に接続された入力端子と、出力端子とを有する。キャパシタ46は、増幅器34の入力端子に接続された第1の板電極と、増幅器34の出力端子に接続された第2の板電極とを有する。抵抗器40は、増幅器32の入力端子に接続された第1の端子と、増幅器34の出力端子に接続された第2の端子とを有する。
動作中、シグマデルタADC10は、アナログ入力信号(アナログ入力)を受信し、これに応答して、アナログ入力信号(アナログ入力)を表す複数のデジタル出力ビットを提供する。出力ビットの数は、所望の分解能に少なくとも部分的には依存する、任意の数であってよい。一実施形態では、出力ビットの数は8に等しい。一般に、ビット数の増大によって、より大きな分解能が得られる。DAC10内では、連続時間フィルタ14は、アナログ入力信号と、スイッチ26からのフィードバック信号とを受信する。連続時間フィルタ14はN次の積分器として実装されており、Nは1以上の整数である、示すように、連続時間フィルタ14は、3次の積分を含む。別の実施形態では、連続時間フィルタ14は、任意の次数の積分を有することが可能である。連続時間フィルタ14は、積分器出力に加えて複数のフィードフォワード経路出力を、加算回路16の複数の入力に提供する。加算回路16の複数の入力の各々は、利得要素を含む。例示の実施形態では、利得要素は抵抗器52,54,56,58である。別の実施形態では、利得要素は異なってよい。なお、クロック信号(図示せず)は図面に示すブロックの各々によって受信され、アナログ−デジタル変換処理を制御するために用いられる。量子化器18はマルチビットADCとして実装される。量子化器18は、加算回路16から受信された入力に基づき、量子化された離散マルチビット出力を発生させる。
2つのフィードバック経路のうちの1つが、「制御」と示されている制御信号をスイッチ26にアサートすることによって選択される。制御信号(「制御」)はユーザによって生成されてもよい。一実施形態では、制御信号は、マイクロプロセッサ(図示せず)に関連したランダムアクセスメモリ(RAM)から提供され、単一の制御ビットを含む。別の実施形態では、制御信号は異なって生成されてよい。
一方のフィードバック経路は、離散時間型DAC24および遅延要素22を含む。他方のフィードバック経路は、連続時間DAC20を含む。離散時間型DAC24は、スイッチキャパシタMビットアレイを用いて実装される。スイッチキャパシタMビットアレイでは、クロック信号の立ち上がりエッジのみが電荷貯蔵に用いられ、クロック信号の立ち下がりエッジは電荷移動に用いられるので、クロックジッタ耐性が比較的良好である。クロック信号エッジは、電荷移動を停止するためには用いられない。離散時間型DAC24は、クロック信号が比較的大きなジッタを有するときに用いられ得る。連続時間DAC20は、示した実施形態では、連続時間RZ(return−to−zero)DAC−Mビットアレイを用いて実装される。連続時間DAC20は、離散時間型DAC24と共に用いられることの可能な比較的ジッタの少ない高品質なクロック信号を必要とする。遅延要素22は、正確なタイミングを保証するべく、一部の実施形態に含まれる。2つのフィードバックDACの各々によって提供されるこの種類の出力信号は、図面において関連するブロックにより図示される。
デシメーションフィルタ28は従来のローパスフィルタであり、量子化器18のマルチビット出力に結合され、サンプリングレートを低下させ、追加のノイズを除去し、かつ出力の分解能を増大させるために用いられる。
上述において記載した動作の機能間の境界が単なる例示であることが当業者には認められる。複数の動作からなる機能が単一の動作へと結合されてもよく、単一の動作からなる機能が追加の動作に分散されてもよく、その両方であってもよい。さらに、代替の実施形態には特定の動作の複数のインスタンスが含まれてよく、様々な他の実施形態において動作の順序が変更されてもよい。
本発明について特定の実施形態に関連して本明細書に記載したが、添付の特許請求の範囲に述べるような本発明の範囲から逸脱することなく、様々な修正および変更が可能である。したがって、明細書および図面は限定的な意味ではなく例示として捉えられるものであり、そのような修正は全て、本発明の範囲の内に含まれることが意図される。特定の実施形態に関して本明細書に記載した、いかなる利益、利点、または課題の解決手段も、請求項の一部又は全部に必須の、必要な、又は不可欠な事項または要素であると解釈されることを意図したものではない。
Claims (20)
- アナログ−デジタル変換器(ADC)において、
入力端子と出力端子とを有する連続時間フィルタと、
連続時間フィルタの出力端子に結合された入力端子と、複数の出力端子とを有する量子化器と、
量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器(DAC)と、
量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型DACと、
連続時間DACの出力端子に結合された第1の入力端子と、離散時間型DACの出力端子に結合された第2の入力端子と、連続時間フィルタの入力端子に結合された出力端子とを有するスイッチと、
を備えるアナログ−デジタル変換器。 - 連続時間フィルタは複数の積分段を含み、
連続時間フィルタは複数のフィードフォワード経路を含み、
各フィードフォワード経路は前記複数の積分段のうちの1つの積分段に結合された入力と、出力とを有する、
請求項1に記載のアナログ−デジタル変換器。 - 複数の入力端子を有する加算要素をさらに備え、
前記複数の入力端子のうちの1つの入力端子は、前記複数のフィードフォワード経路のうちの1つのフィードフォワード経路に結合されている、
請求項2に記載のアナログ−デジタル変換器。 - 連続時間フィルタは、RC(抵抗−容量)フィルタ、LC(インダクタンス−キャパシタンス)フィルタ、gmC(コンダクタンス−容量)フィルタのうちの1つである、
請求項1に記載のアナログ−デジタル変換器。 - 前記量子化器の複数の出力端子と前記離散時間型DACの複数の入力端子との間に結合されている遅延要素をさらに備える、
請求項1に記載のアナログ−デジタル変換器。 - 連続時間DACは連続時間DACパルスを提供する、
請求項1に記載のアナログ−デジタル変換器。 - 離散時間型DACはスイッチキャパシタDACである、
請求項1に記載のアナログ−デジタル変換器。 - 前記量子化器の複数の出力端子に結合された複数の入力端子と、デジタル出力を提供するための複数の出力端子とを有するデシメーションフィルタをさらに備える、
請求項1に記載のアナログ−デジタル変換器。 - 連続時間フィルタはN次の積分器であり、Nは1以上の整数である、
請求項1に記載のアナログ−デジタル変換器。 - アナログ−デジタル変換器(ADC)において、
入力端子と複数の出力端子とを有するフィルタと、
フィルタの前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する加算回路と、
加算回路の出力端子に結合された入力端子と、複数の出力端子とを有する量子化器と、
量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器(DAC)と、
量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型DACと、
連続時間DACの出力端子に結合された第1の入力端子と、離散時間型DACの出力端子に結合された第2の入力端子と、連続時間フィルタの入力端子に結合された出力端子と、制御信号を受信するための制御端子とを有するスイッチと、
を備えるアナログ−デジタル変換器。 - フィルタはN次の積分器であり、Nは整数である、
請求項10に記載のアナログ−デジタル変換器。 - フィルタは、RC(抵抗−容量)フィルタ、LC(インダクタンス−キャパシタンス)フィルタ、gmC(コンダクタンス−容量)フィルタのうちの1つである連続時間フィルタである、
請求項10に記載のアナログ−デジタル変換器。 - 前記量子化器の複数の出力端子と前記離散時間型DACの複数の入力端子との間に結合されている遅延要素をさらに備える、
請求項10に記載のアナログ−デジタル変換器。 - 連続時間DACは連続時間RZ−DACである、
請求項10に記載のアナログ−デジタル変換器。 - 離散時間型DACはスイッチキャパシタDACである、
請求項10に記載のアナログ−デジタル変換器。 - アナログ−デジタル変換器(ADC)において、
入力端子と複数の出力端子とを有する連続時間フィルタと、
連続時間フィルタの前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する加算回路と、
加算回路の出力端子に結合された入力端子と、複数の出力端子とを有する量子化器と、
量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器(DAC)と、
量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型DACと、
連続時間DACの出力端子に結合された第1の入力端子と、離散時間型DACの出力端子に結合された第2の入力端子と、連続時間フィルタの入力端子に結合された出力端子とを有し、制御信号に応答するスイッチと、
を備えるアナログ−デジタル変換器。 - 加算回路は複数の利得要素と、増幅器とを備え、
前記複数の利得要素の各々は前記加算回路の複数の入力端子のうちの1つの入力に対応する第1の入力端子を有し、
前記複数の利得要素は各々第2の端子を有し、該第2の端子同士は一体に結合されており、
前記増幅器は、前記複数の利得要素の第2の端子に結合された入力端子と、量子化器の入力端子に結合された出力端子とを有する、
請求項16に記載のアナログ−デジタル変換器。 - 連続時間フィルタはN次の積分器であり、Nは整数である、
請求項16に記載のアナログ−デジタル変換器。 - 連続時間DACは連続時間RZ−DACである、
請求項16に記載のアナログ−デジタル変換器。 - 離散時間型DACはスイッチキャパシタDACである、
請求項16に記載のアナログ−デジタル変換器。
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