WO2021220489A1 - 半導体集積回路 - Google Patents

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WO2021220489A1
WO2021220489A1 PCT/JP2020/018324 JP2020018324W WO2021220489A1 WO 2021220489 A1 WO2021220489 A1 WO 2021220489A1 JP 2020018324 W JP2020018324 W JP 2020018324W WO 2021220489 A1 WO2021220489 A1 WO 2021220489A1
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signal
switch
adc
capacitor
integrated circuit
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PCT/JP2020/018324
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English (en)
French (fr)
Inventor
淳 冨澤
Original Assignee
三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal

Definitions

  • the present disclosure relates to a semiconductor integrated circuit having a function of converting an analog signal into a digital signal.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2002-314420 (Patent Document 1) describes a semiconductor integrated circuit in which a pipeline-type AD converter in which a plurality of stages of AD (Analog-to-Digital) conversion stages are sequentially connected is formed. It is disclosed. According to the semiconductor integrated circuit, it is possible to improve the accuracy of AD conversion while suppressing an increase in chip area and power consumption.
  • AD Analog-to-Digital
  • isolated ADC Analog-to-Digital Converter
  • Insulated ADCs include, for example, delta-sigma modulators, isolators, and filters.
  • the insulating ADC includes a ⁇ modulator
  • the resolution of the delta-sigma modulator directly affects the resolution of the isolated ADC.
  • the semiconductor integrated circuit disclosed in Patent Document 1 does not function as a delta-sigma modulator, the degree of contribution to the reduction of the manufacturing cost of the insulated ADC and the improvement of the resolution of the insulated ADC is low.
  • the present disclosure has been made to solve the above-mentioned problems, and an object thereof is to improve the resolution of the semiconductor integrated circuit while reducing the manufacturing cost of the semiconductor integrated circuit functioning as a ⁇ modulator. Is.
  • the semiconductor integrated circuit receives a differential input signal and outputs an output signal.
  • the semiconductor integrated circuit includes an integrator, a loop filter, a first ADC, a second ADC, and a digital arithmetic unit.
  • the integrator outputs the integrated value of the difference between the differential input signal and the output signal.
  • the loop filter receives the output of the integrator.
  • the first ADC receives the signal from the loop filter and outputs the first digital signal.
  • the second ADC receives the differential input signal and outputs the second digital signal.
  • the digital arithmetic unit adds the first digital signal to the weighted second digital signal to generate an output signal.
  • Each of the first ADC and the second ADC transforms an analog signal into three or more discrete values that are different from each other.
  • a semiconductor integrated circuit that functions as a ⁇ modulator by generating an output signal by digital calculation on signals from each of the first ADC and the second ADC that convert an analog signal into three or more discrete values that are different from each other.
  • the resolution of the semiconductor integrated circuit can be improved while reducing the manufacturing cost of the semiconductor integrated circuit.
  • FIG. It is a block diagram which shows the functional structure of the semiconductor integrated circuit which concerns on Embodiment 1.
  • FIG. It is a block diagram which shows the circuit structure of the integrator of FIG. It is a block diagram which shows the circuit structure of each of the two ADCs of FIG. It is a timing chart of the semiconductor integrated circuit of FIG.
  • It is a block diagram which shows the circuit structure of the ADC included in the semiconductor integrated circuit which concerns on Embodiment 2.
  • FIG. It is a block diagram which shows the circuit structure of the integrator of FIG. It is a block diagram which shows the functional structure of the semiconductor integrated circuit which concerns on Embodiment 5.
  • FIG. 1 is a block diagram showing a functional configuration of the semiconductor integrated circuit 100 according to the first embodiment.
  • the semiconductor integrated circuit 100 includes an integrator 110, a loop filter 102, an ADC (Analog-Digital Converter) 120 (first ADC), an ADC 130 (second ADC), and a digital arithmetic unit 140. , DFF (Digital Flip-Flop) 190.
  • ADC Analog-Digital Converter
  • ADC 130 second ADC
  • DFF Digital Flip-Flop
  • the semiconductor integrated circuit 100 is a ⁇ modulator, receives the differential input signals VIP and VIN which are analog signals, and receives the differential input signals VIP and VIN, and receives the output signal PDM (Pulsence density modulation signal corresponding to the differential input signals VIP and VIN) ( Pulse-Density Modulation) _OUT is output.
  • PDM Pulsence density modulation signal corresponding to the differential input signals VIP and VIN
  • Pulse-Density Modulation Pulse-Density Modulation
  • Integrator 110 outputs the differential input signal V IP, the integral value of the difference between the respective output signal PDM_OUT of V IN to ADC120 via the loop filter 102.
  • the semiconductor integrated circuit may include a plurality of integrators and a plurality of loop filters.
  • Each of the ADCs 120 and 130 is a 1.5-bit ADC (Analog-Digital Converter) that converts an analog signal into a digital signal corresponding to any of three different discrete values.
  • the ADC 120 converts the signal from the loop filter 102 into a digital signal vd (first digital signal) and outputs the signal to the digital arithmetic unit 140.
  • ADC130 converts the differential input signal V IP, the V IN to a digital signal vdi (second digital signal) and outputs the digital signal to the digital calculator 140.
  • ADC130 is feedforward differential input signal V IP, the V IN to the output of the semiconductor integrated circuit 100.
  • the digital arithmetic unit 140 includes a multiplication block 141 and an addition block 142.
  • the multiplication block 141 multiplies the digital signal from the ADC 130 by a predetermined weight (coefficient) and outputs the weighted digital signal to the addition block 142.
  • the addition block 142 adds a digital signal from the ADC 130 via the multiplication block 141 and a digital signal from the ADC 120 to generate an output signal PDM_OUT, and outputs an output signal PDM_OUT via the DFF 190.
  • FIG. 2 is a block diagram showing a circuit configuration of the integrator 110 of FIG.
  • the integrator 110 includes a switched capacitor circuit 111, a fully differential amplifier 112, and capacitors 113, 114.
  • the capacitor 113 first integration capacitor
  • the capacitor 114 (capacitor for second integration) is connected between the non-inverting input terminal and the inverting output terminal of the fully differential amplifier 112.
  • the switched capacitor circuit 111 includes a capacitor 151 (capacitor for first sampling), a capacitor 152 (capacitor for second sampling), a switch 161 (9th switch), a switch 162 (9th switch), and a switch 163 (10th switch).
  • Switch 164 (10th switch), Switch 171 (11th switch), Switch 172 (13th switch), Switch 173 (14th switch), Switch 174 (12th switch), DAC (Digital-Analog) Converter) 181 (first DAC), DAC182 (second DAC) and the like are included.
  • Each of the DACs 181, 182 is a 1.5-bit ADC and receives an inverted output signal PDM_OUTB in which the amplitudes of the output signal PDM_OUT and the output signal PDM_OUT are inverted, respectively.
  • Switch 161 and 162 receives differential input signals V IP, V IN, respectively.
  • the switches 164 and 174 are connected to the inverting input terminal and the non-inverting input terminal of the fully differential amplifier 112, respectively.
  • Capacitor 151 is connected between switches 161 and 164.
  • the switch 162 is connected between the DAC 181 and the connection node of the switch 161 and the capacitor 151.
  • the switch 163 is connected between the signal ground (the node of the ground voltage) and the connection node of the capacitor 151 and the switch 164.
  • the capacitor 152 is connected between the switches 171 and 174.
  • the switch 172 is connected between the DAC 182 and the connection node of the switch 171 and the capacitor 152.
  • Switch 173 is connected between the signal ground and the connection nodes of capacitor 152 and switch 174.
  • the loop filter 102 in FIG. 1 When the loop filter 102 in FIG. 1 is not an integrator, the loop filter 102 may be a circuit having a bandpass characteristic or a highpass characteristic having the same circuit configuration as the switched capacitor circuit 111.
  • the switch included in the integrator 110 is, for example, a CMOS switch.
  • Integrator 110 the differential input signal V IP, integrating the difference between V IN and the output signal PDM_OUT. Specifically, the difference voltage obtained by subtracting the voltage of the output signal of the DAC181 from the voltage of the differential input signal V IP at certain clock phases in the clock signal is stored as electric charge in the capacitor 151. Further, in the phase, the differential voltage obtained by subtracting the voltage of the output signal of the DAC 182 from the voltage of the differential input signal VIN is stored as an electric charge in the capacitor 152. In the phase of the clock following the clock, the electric charge stored in the capacitors 151 and 152 is transferred to the capacitors 113 and 114.
  • FIG. 3 is a block diagram showing the circuit configurations of the two ADCs 120 and 130 of FIG.
  • each of the ADCs 120 and 130 includes a fully differential DAC 131, a differential pair 132 (first differential pair), a differential pair 133 (second differential pair), and an encoding unit 134.
  • the encoding unit 134 includes current sources 1341, 1342, a latch-type comparator 1343, and an encoder 1344.
  • the fully differential DAC 131 is a 1.5 bit DAC.
  • the two output terminals of the fully differential DAC131 are connected to the two input terminals of the differential pair 132.
  • Differential input signals VIP and VIN are input to the two input terminals of the differential pair 133, respectively.
  • the clock divider 135 generates a clock signal as a control signal by, for example, the logical product of a 2-divided signal of a clock signal of about 20 MHz and a 4-divided signal of the clock signal.
  • the waveform of the clock signal may be molded by DFF.
  • the logic 136 outputs a clock signal as a control signal to the fully differential DAC 131, the comparator 1343, and the encoder 1344 in response to the signal from the clock divider 135.
  • the differential pair 132 outputs a current corresponding to the signal from the fully differential DAC 131 to the encoding unit 134.
  • Differential pair 133 outputs the differential input signal V IP, a current corresponding to V IN to the encoding unit 134.
  • the current from the differential pair 132 and the current from the differential pair 133 are combined and added in the encoding unit 134, and converted into a voltage corresponding to the added value of the current by the pair of current sources 1341 and 1342.
  • Comparator 1343 and encoder 1344 convert the voltage into a digital signal.
  • a general feed-forward type ⁇ modulator has a loop for reducing the amplitude of the integrator by analog-adding the input signal with the analog signal corresponding to the output signal in front of the integrator.
  • the semiconductor integrated circuit 100 digitally adds the digital signal obtained by 1.5-bit conversion of the integration result of the integrator 110 to the digital signal obtained by performing 1.5-bit conversion on the differential input signal. As a result, signal distortion due to analog addition can be suppressed, and the amplitude in the integrator 110 can also be reduced.
  • CMOS Complementary Metal Oxide Semiconductor
  • the effect of miniaturization of the CMOS process is unlikely to occur.
  • the digital addition performed in the semiconductor integrated circuit 100 is realized by the digital circuit, the effect of miniaturization by the CMOS process is directly manifested, and the chip area on which the semiconductor integrated circuit 100 is formed can be reduced. can.
  • the influence of the midpoint offset is less likely to become apparent due to the 1.5-bit conversion performed in the feedforward path and the quantization, the semiconductor integrated circuit 100 can be operated stably.
  • FIG. 4 is a timing chart of the semiconductor integrated circuit 100 of FIG. As shown in FIG. 4, when the phase ⁇ of the clock Ck1 is asserted (enabled), the clock Ck3 and the clock Ck2 are output as four times the clock of the clock Ck1.
  • the integrator 110 performs a sampling operation, and the loop filter 102 executes a charge transfer operation to output a signal x2 [n-2] (n is a natural number of 2 or more).
  • the fully differential DAC131 of the ADC 130 outputs 0, Vr / 3, 2Vr / 3, respectively, in the phases a, b, and c of the clock Ck2 with Vr as the reference voltage.
  • the reference voltage Vr is, for example, the power supply voltage Vdd or Vdd / 2.
  • Comparator 1343 ADC130 outputs a signal VC corresponding to the magnitude relationship between the output voltage from the differential input signal V IP, V IN and the fully differential DAC 131.
  • Differential input signal V IP when V IN is Vr / 3 or less, the signal VC is a LL value.
  • Differential input signal V IP when V IN is larger 2Vr / 3 or less than Vr / 3, the signal VC is a HL value.
  • Differential input signal V IP when V IN is larger 2Vr / 3 or less than Vr / 3, the signal VC is a HL value.
  • Differential input signal V IP when V IN is greater than 2Vr / 3, the signal VC is a HH values.
  • the encoder 1344 outputs the signal vdi corresponding to the signal VC.
  • the signal vdi is 0b00.
  • the signal VC is the HL value, the signal vdi is 0b01.
  • the signal VC is the HH value, the signal vdi is 0b11.
  • the conversion result of the ADC 130 is output to the signal vdi [2n-4] in the phase h of the clock Ck3.
  • the conversion operation is also performed in the ADC 120 to which the signal x2 [n-2] is input, and the conversion result is output to the signal vd [n-2].
  • Each of the ADCs 120 and 130 converts an analog signal into three digital values (discrete values).
  • the signal vd [n-2] is read by the DFF 190.
  • the integrator 110 performs an integration operation using the sampling result and outputs a signal x1 [n-2].
  • the signal vdi [2n-3] and the signal vd [n-2] weighted by the multiplication block 141 are added in the addition block 142.
  • the result of the addition operation by the addition block 142 is the output signal PDM_OUT of the semiconductor integrated circuit 100.
  • the output signal PDM_OUT is fed back to DAC1811,182 of the integrator 110.
  • unnecessary bits are truncated.
  • the number of bits that can be processed in each of the DACs 181 and 182 may be expanded from 1.5 bits to 3 bits, and the output signal PDM_OUT may be fed back without truncating the bits.
  • the semiconductor integrated circuit 100 functions as a quantized 1.5-bit secondary ⁇ modulator.
  • the semiconductor integrated circuit 100 has a higher resolution than the ⁇ modulator having a quantization number of 1 even when the oversampling is the same as that of the ⁇ modulator having a quantization number of 1. Further, by increasing the number of loop filters included in the semiconductor integrated circuit 100, the order of the semiconductor integrated circuit 100 can be increased to further improve the resolution. By reducing oversampling while maintaining the resolution, the conversion speed of the semiconductor integrated circuit 100 can be increased.
  • the semiconductor integrated circuit according to the first embodiment it is possible to improve the resolution of the semiconductor integrated circuit while reducing the manufacturing cost of the semiconductor integrated circuit functioning as a ⁇ modulator.
  • Embodiment 2 a specific configuration of the fully differential DAC when the fully differential DAC 131 of FIG. 3 is a capacitive array type fully differential DAC will be described.
  • the configuration of the semiconductor integrated circuit according to the second embodiment is such that the ADCs 120 and 130 in FIG. 3 are replaced with the capacitive ADC 220 (first ADC) and the ADC 230 (second ADC) shown in FIG. 5, respectively. Since the configurations other than these are the same as those in the first embodiment, the description will not be repeated.
  • FIG. 5 is a block diagram showing a circuit configuration of ADCs 220 and 230 included in the semiconductor integrated circuit according to the second embodiment.
  • the configurations of the ADCs 220 and 230 are such that the fully differential DAC 131 of FIG. 3 is replaced with the fully differential DAC 231. Other than this, the explanation is not repeated because it is the same.
  • the fully differential DAC 231 includes a switch 221 (first switch), a switch 222 (second switch), a capacitive sub-array SaA 1 (first capacitive sub-array), a capacitive sub-array SaA 2 (first capacitive sub-array), and a capacitive sub-array. It includes a SaA 3 (first capacitive subarray), a capacitive subarray SaB 1 (second capacitive subarray), a capacitive subarray SaB 2 (second capacitive subarray), and a capacitive subarray SaB 3 (second capacitive subarray).
  • Switch 221 (first switch) is connected between the signal ground and one input terminal of the differential pair 132.
  • the switch 222 is connected between the signal ground and the other input terminal of the differential pair 132.
  • the three capacitive subarrays SaA 1 to SaA 3 are connected to a signal line Ln1 (first signal line) between the switch 221 and one input terminal of the differential pair 132.
  • the three capacitive subarrays SaB 1 to SaB 3 are connected to a signal line Ln2 (second signal line) between the switch 222 and the other input terminal of the differential pair 132.
  • the capacitive sub-array SaA 1 includes a capacitor CA 1 (first capacitor), a switch SA 1 (third switch), and a switch SA 2 (fourth switch).
  • the capacitor CA 1 is connected to the signal line Ln1.
  • the switch SA 1 is connected between the capacitor CA 1 and the node of the power supply voltage (specific voltage).
  • the switch SA 2 is connected between the capacitor CA 1 and the signal ground.
  • the capacitive sub-array SaA 2 includes a capacitor CA 2 (first capacitor), a switch SA 3 (third switch), and a switch SA 4 (fourth switch).
  • the capacitor CA 2 is connected to the signal line Ln1.
  • the switch SA 3 is connected between the capacitor CA 2 and the power supply voltage node.
  • the switch SA 4 is connected between the capacitor CA 2 and the signal ground.
  • the capacitive sub-array SaA 3 includes a capacitor CA 3 (first capacitor), a switch SA 5 (third switch), and a switch SA 6 (fourth switch).
  • the capacitor CA 3 is connected to the signal line Ln1.
  • the switch SA 5 is connected between the capacitor CA 3 and the power supply voltage node.
  • the switch SA 6 is connected between the capacitor CA 3 and the signal ground.
  • the capacitive sub-array SaB 1 includes a capacitor CB 1 (second capacitor), a switch SB 1 (fifth switch), and a switch SB 2 (sixth switch).
  • the capacitor CB 1 is connected to the signal line Ln2.
  • the switch SB 1 is connected between the capacitor CB 1 and the power supply voltage node.
  • the switch SB 2 is connected between the capacitor CB 1 and the signal ground.
  • the capacitive sub-array SaB 2 includes a capacitor CB 2 (second capacitor), a switch SB 3 (fifth switch), and a switch SB 4 (sixth switch).
  • the capacitor CB 2 is connected to the signal line Ln 2.
  • the switch SB 3 is connected between the capacitor CB 2 and the power supply voltage node.
  • the switch SB 4 is connected between the capacitor CB 2 and the signal ground.
  • the capacitive sub-array SaB 3 includes a capacitor CB 3 (second capacitor), a switch SB 5 (fifth switch), and a switch SB 6 (sixth switch).
  • the capacitor CB 3 is connected to the signal line Ln 2.
  • the switch SB 5 is connected between the capacitor CB 3 and the power supply voltage node.
  • the switch SB 6 is connected between the capacitor CB 3 and the signal ground.
  • Capacitors CA 1 to CA 3 and CB 1 to CB 3 each have the same capacitance value.
  • the switch included in the DAC 231 is, for example, a CMOS switch.
  • Capacitors CA 1 to CA 3 are turned on when each of the switches 221, 222 is turned on (conducting state), and each of the switches SA 2 , SA 4 , SA 6 , SB 2 , SB 4 , and SB 6 is turned on. , All charges of CB 1 to CB 3 are reset. In this case, the fully differential DAC 231 outputs 0V. Following the charge reset, each of the switches 221, 222 is turned off (non-conducting state), the switches SA 1 and SB 1 are turned on, the switches SA 2 and SB 2 are turned off, and the switch SA is turned off. 3 , SB 3 is turned off, switches SA 4 and SB 4 are turned on, switches SA 5 and SB 5 are turned off, and switches SA 6 and SB 6 are turned on.
  • the differential DAC 231 outputs a voltage of Vr / 3, ⁇ Vr / 3r. Subsequently, each of the switches 221, 222 is turned off, the switches SA 1 and SB 1 are turned on, the switches SA 2 and SB 2 are turned off, and the switches SA 3 and SB 3 are turned on. , Switches SA 4 and SB 4 are turned off, switches SA 5 and SB 5 are turned off, switches SA 6 and SB 6 are turned on, and the fully differential DAC231 is 2Vr / 3, -2Vr /. It outputs a voltage of 3r.
  • the size of the fully differential DAC231 built in each of the ADCs 220 and 230 can be reduced. Further, by arranging a plurality of capacitors having the same capacitance in parallel in the CMOS process, relative variation can be reduced. As a result, the accuracy of the output voltage of the fully differential DAC 231 can be improved. Depending on the design of the fully differential DAC231, the conversion error can be reduced to about 10 bits.
  • the resolution of the semiconductor integrated circuit can be improved while reducing the manufacturing cost of the semiconductor integrated circuit functioning as a ⁇ modulator, and the semiconductor integrated circuit can be improved. Manufacturing variations and conversion errors can be reduced.
  • each of the two ADCs included in the semiconductor integrated circuit is a 1.5-bit ADC, and a configuration for converting an analog signal into three discrete values has been described.
  • the third embodiment a configuration in which the ADC converts an analog signal into a number of discrete values larger than three will be described.
  • the configuration of the semiconductor integrated circuit according to the third embodiment is such that the ADCs 120, 130, comparator 1343, and encoder 1344 of FIG. 3 are capacitive ADCs 320 (first ADC), ADC330 (second ADC), comparators 3343, shown in FIG. And the encoder 3344, respectively. Since the configurations other than these are the same as those in the first embodiment, the description will not be repeated.
  • FIG. 6 is a block diagram showing a circuit configuration of ADCs 320 and 330 included in the semiconductor integrated circuit according to the third embodiment.
  • the configurations of the ADCs 320 and 330 are such that the fully differential DAC 231 in FIG. 5 is replaced with the fully differential DAC 331.
  • the configuration of the fully differential DAC 331 is such that the number of capacitive subarrays connected to each of the signal lines Ln1 and Ln2 in FIG. 5 is changed from 3 to N (N is a natural number of 4 or more).
  • the capacitive sub-array connected to the signal line Ln1 is referred to as SaA k (first capacitive sub-array), and the capacitive sub- array connected to the signal line Ln2 is referred to as SaB k (second capacitive sub-array) (k is 1 or more and N).
  • SaA k first capacitive sub-array
  • SaB k second capacitive sub-array
  • the capacitive subarray SaA k includes a capacitor CA k (first capacitor), a switch SA 2k-1 (third switch), and a switch SA 2k (fourth switch).
  • the capacitor CA k is connected to the signal line Ln1.
  • Switch SA 2k-1 is connected between a node of the capacitor CA k and the power source voltage.
  • Switch SA 2k is connected between the capacitor CA k from the signal ground.
  • the capacitive sub-array SaB k includes a capacitor CB k (second capacitor), a switch SB 2k-1 (fifth switch), and a switch SB 2k (sixth switch).
  • the capacitor CB k is connected to the signal line Ln2.
  • the switch SB 2k-1 is connected between the capacitor CB k and the power supply voltage node.
  • the switch SB 2k is connected between the capacitor CB k and the signal ground.
  • Capacitors CA 1 to CAN and CB 1 to CB N each have the same capacitance value.
  • the switch included in the DAC 331 is, for example, a CMOS switch.
  • FIG. 7 is a timing chart when N is 8 in the semiconductor integrated circuit according to the third embodiment. As shown in FIG. 7, the fully differential DAC331 outputs 0, Vr / 8, 2Vr / 8, 3Vr / 8, 4Vr / 8, 5Vr / 8, 6Vr / 8, and 7Vr / 8.
  • the comparator 3343 outputs the differential input signal V IP, a signal VC corresponding to the magnitude relationship between the output voltage from V IN and the total differential DAC331 encoder 3344.
  • the encoder 3344, the differential input signal V IP when V IN is Vr / 8 or less, and outputs a 0b000.
  • the encoder 3344, the differential input signal V IP when V IN is larger 2Vr / 8 or less than Vr / 8, and outputs the 0b001.
  • the encoder 3344, the differential input signal V IP, V IN is the case of large 3Vr / 8 or less than 2Vr / 8, and outputs the 0b010.
  • the encoder 3344, the differential input signal V IP, V IN is the case of large 4VR / 8 or less than 3Vr / 8, and outputs the 0b011.
  • the encoder 3344, the differential input signal V IP, V IN is the case of large 5Vr / 8 or less than 4VR / 8, and outputs the 0b100.
  • the encoder 3344, the differential input signal V IP, V IN is the case of large 6VR / 8 or less than 5Vr / 8, and outputs the 0B101.
  • the encoder 3344, the differential input signal V IP, V IN is the case of large 7Vr / 8 or less than 6VR / 8, and outputs the 0b110. Since the operation of the other circuits is the same as that of the timing chart shown in FIG. 4, the description will not be repeated.
  • the semiconductor integrated circuit according to the third embodiment functions as a second-order ⁇ modulator of the quantized log 2 (N-1) bit.
  • the semiconductor integrated circuit according to the third embodiment functions as a delta-sigma modulator with higher resolution even if the oversampling is the same as that of the delta-sigma modulator having a quantization number of 1.5 bits.
  • the semiconductor integrated circuit includes a plurality of loop filters, the order of the delta-sigma modulator is improved, and as a result, the resolution of the delta-sigma modulator can be further improved.
  • the size of the fully differential DAC 331 built in each of the ADCs 320 and 330 can be reduced. Further, by arranging a plurality of capacitors having the same capacitance in parallel in the CMOS process, relative variation can be reduced. As a result, the accuracy of the output voltage of the fully differential DAC 331 can be improved. Depending on the design of the fully differential DAC331, the conversion error can be reduced to about 10 bits.
  • the resolution of the semiconductor integrated circuit can be improved while reducing the manufacturing cost of the semiconductor integrated circuit functioning as a ⁇ modulator, and the semiconductor integrated circuit can be improved. Manufacturing variation and conversion error can be reduced.
  • Embodiment 4 In the first to third embodiments, the configuration in which the differential input signal is directly input to the ADC for feedforward has been described. In the fourth embodiment, a configuration in which a differential input signal is input to the ADC via an integrator will be described.
  • FIG. 8 is a block diagram showing a functional configuration of the semiconductor integrated circuit 400 according to the fourth embodiment.
  • the configuration of the semiconductor integrated circuit 400 is such that the integrator 110 in FIG. 1 is replaced with 410, and a switch 401 (15th switch) and a switch 402 (16th switch) are added. Other than these, the description is the same, so the description will not be repeated.
  • signals V2 IP and V2 NP are output from the integrator 410 to the ADC 130.
  • the switch 401 is connected between one input terminal of the ADC 130 that receives the signal V2 IP (one input terminal of the differential pair 133) and the signal ground.
  • the switch 402 is connected between the other input terminal of the ADC 130 that receives the signal V2 NP (the other input terminal of the differential pair 133) and the signal ground.
  • FIG. 9 is a block diagram showing a circuit configuration of the integrator 410 of FIG.
  • the configuration of the integrator 410 is such that the switched capacitor circuit 111 of FIG. 2 is replaced with 411. Structure of switched capacitor circuit 411, together with a signal V2 IP corresponding to differential input signal V IP from a node between the capacitor 151 and the switch 163 of FIG. 2 is being output, the capacitor 152 and the switch 173 of FIG. 2 a configuration in which the signal V2 NP corresponding to the differential input signal V NP from a node between is being output. Other than these, the description is the same, so the description will not be repeated.
  • the switches 401 and 402 are turned off at the timing of transferring the electric charge stored in the capacitors 151 and 152 to the capacitors 113 and 114.
  • Signals V2 IP and V2 NP having voltages of differential input signals V IP and V NP sampled by the integrator 410 are output to the ADC 130, respectively.
  • the differential input signals VIP and V NP are sampled and fed forward in synchronization with the integrating operation of the integrator 410, so that the accuracy is higher than that of the first embodiment. It is possible to convert an analog signal into a digital signal.
  • the semiconductor integrated circuit according to the fourth embodiment it is possible to improve the resolution of the semiconductor integrated circuit while reducing the manufacturing cost of the semiconductor integrated circuit functioning as a ⁇ modulator, and from the first embodiment. Can also improve the accuracy of AD conversion.
  • Embodiment 5 In the first to fourth embodiments, the configuration of feedforwarding the differential input signal has been described. In the fifth embodiment, a configuration in which the output signal of the integrator is fed forward in addition to the differential input signal will be described.
  • FIG. 10 is a block diagram showing a functional configuration of the semiconductor integrated circuit 500 according to the fifth embodiment.
  • the configuration of the semiconductor integrated circuit 500 is such that the ADC 530 is added to the configuration of the semiconductor integrated circuit 400 of FIG. 8, and the digital arithmetic unit 140 is replaced with 540.
  • the digital arithmetic unit 540 has a configuration in which the multiplication block 541 is added to the digital arithmetic unit 140 of FIG. 1 and the addition block 142 is replaced with 542. Other than these, the description is the same, so the description will not be repeated.
  • the ADC 530 receives the output signal x1 of the integrator 410 and outputs the digital signal vdi2 (third digital signal).
  • the ADC 530 has the same configuration as each of the ADCs 120 and 130.
  • the multiplication block 541 multiplies the digital signal from the ADC 530 by a predetermined weight (coefficient) and outputs the weighted digital signal to the addition block 542.
  • the addition block 542 adds a digital signal from the ADC 130 via the multiplication block 141, a digital signal from the ADC 120, and a digital signal from the ADC 530 via the multiplication block 541 to generate an output signal PDM_OUT, and generates an output signal PDM_OUT via the DFF 190. Is output.
  • a plurality of integrators When a plurality of integrators are connected in series, a plurality of ADCs that receive the output signals of the plurality of integrators and output them to the digital arithmetic unit may be provided.
  • the semiconductor integrated circuit 500 since the signal output from the integrator 410 is converted into a digital value and fed forward, the analog signal can be converted into a digital signal with higher accuracy than in the fourth embodiment. ..
  • the semiconductor integrated circuit according to the fifth embodiment it is possible to improve the resolution of the semiconductor integrated circuit while reducing the manufacturing cost of the semiconductor integrated circuit functioning as a ⁇ modulator, and from the fourth embodiment. Can also improve the accuracy of AD conversion.

Abstract

半導体集積回路（１００）は、差動入力信号（ＶＩＰ，ＶＩＮ）を受けて出力信号（ＰＤＭ＿ＯＵＴ）を出力する。積分器（１１０）は、差動入力信号（ＶＩＰ，ＶＩＮ）および出力信号（ＰＤＭ＿ＯＵＴ）の差分の積分値（ｘ１）を出力する。ループフィルタ（１０２）は、積分器（１１０）の出力を受ける。第１ＡＤＣ（１２０）は、ループフィルタ（１０２）からの信号（ｘ２）を受けて第１デジタル信号（ｖｄ）を出力する。第２ＡＤＣ（１３０）は、差動入力信号（ＶＩＰ，ＶＩＮ）を受けて第２デジタル信号（ｖｄｉ）を出力する。デジタル演算部（１４０）は、重み付けられた第２デジタル信号（ｖｄｉ）に第１デジタル信号（ｖｄ）を加算して出力信号（ＰＤＭ＿ＯＵＴ）を生成する。第１ＡＤＣ（１２０）および第２ＡＤＣ（１３０）の各々は、アナログ信号を互いに異なる３つ以上の離散値に変換する。

Description

半導体集積回路
　本開示は、アナログ信号をデジタル信号に変換する機能を有する半導体集積回路に関する。
　従来、アナログ信号をデジタル信号に変換する機能を有する半導体集積回路が知られている。たとえば、特開２００２－３１４４２０号公報（特許文献１）には、複数段のＡＤ（Analog-to-Digital）変換ステージが縦続接続されたパイプライン方式のＡＤ変換器が形成された半導体集積回路が開示されている。当該半導体集積回路によれば、チップ面積および消費電力の増加を抑制しつつＡＤ変換の精度を向上させることができる。
特開２００２－３１４４２０号公報
　比較的大きな電力を処理することが多いパワーモジュールのフィードバック制御においては、絶縁ＡＤＣ（Analog-to-Digital　Converter）のＩＣ（Integrated　Circuit）が用いられることが多い。絶縁ＡＤＣは、たとえば、ΔΣモジュレータ、アイソレータ、およびフィルタを含む。
　近年、パワーデバイスの制御信号の高周波化に応じて、絶縁ＡＤＣの変換速度の向上が求められている。一般に、ΔΣモジュレータにおいては、内部量子化器の分解能を向上させることにより比較的低いオーバーサンプリング比であっても比較的高い分解能が得られ易い。ΔΣモジュレータは絶縁ＡＤＣの高速化に有効であるため、絶縁ＡＤＣにおけるΔΣモジュレータの必要性は比較的高い。
　絶縁ＡＤＣにΔΣモジュレータが含まれる場合、絶縁ＡＤＣの製造コストを低減するためにはΔΣモジュレータが形成されるチップの面積を縮小する必要がある。また、ΔΣモジュレータの分解能は絶縁ＡＤＣの分解能に直接的な影響を与える。絶縁ＡＤＣの変換精度を向上させるためには、ΔΣモジュレータの変換精度を向上させる必要がある。しかし、特許文献１に開示されている半導体集積回路は、ΔΣモジュレータとして機能しないため、絶縁ＡＤＣの製造コストの低減および絶縁ＡＤＣの分解能の向上に寄与する程度は低い。
　本開示は、上述のような課題を解決するためになされたものであり、その目的は、ΔΣモジュレータとして機能する半導体集積回路の製造コストを低減しながら、当該半導体集積回路の分解能を向上させることである。
　本開示に係る半導体集積回路は、差動入力信号を受けて出力信号を出力する。半導体集積回路は、積分器と、ループフィルタと、第１ＡＤＣと、第２ＡＤＣと、デジタル演算部とを備える。積分器は、差動入力信号および出力信号の差分の積分値を出力する。ループフィルタは、積分器の出力を受ける。第１ＡＤＣは、ループフィルタからの信号を受けて第１デジタル信号を出力する。第２ＡＤＣは、差動入力信号を受けて第２デジタル信号を出力する。デジタル演算部は、重み付けられた第２デジタル信号に第１デジタル信号を加算して出力信号を生成する。第１ＡＤＣおよび第２ＡＤＣの各々は、アナログ信号を互いに異なる３つ以上の離散値に変換する。
　本開示によれば、アナログ信号を互いに異なる３つ以上の離散値に変換する第１ＡＤＣおよび第２ＡＤＣの各々からの信号に対するデジタル演算によって出力信号を生成することにより、ΔΣモジュレータとして機能する半導体集積回路の製造コストを低減しながら、当該半導体集積回路の分解能を向上させることができる。
実施の形態１に係る半導体集積回路の機能構成を示すブロック図である。 図１の積分器の回路構成を示すブロック図である。 図１の２つのＡＤＣ各々の回路構成を示すブロック図である。 図１の半導体集積回路のタイミングチャートである。 実施の形態２に係る半導体集積回路に含まれるＡＤＣの回路構成を示すブロック図である。 実施の形態３に係る半導体集積回路に含まれるＡＤＣの回路構成を示すブロック図である。 実施の形態３に係る半導体集積回路においてＮが８である場合のタイミングチャートである。 実施の形態４に係る半導体集積回路の機能構成を示すブロック図である。 図８の積分器の回路構成を示すブロック図である。 実施の形態５に係る半導体集積回路の機能構成を示すブロック図である。
　以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は原則として繰り返さない。
　実施の形態１．
　図１は、実施の形態１に係る半導体集積回路１００の機能構成を示すブロック図である。図１に示されるように、半導体集積回路１００は、積分器１１０と、ループフィルタ１０２と、ＡＤＣ（Analog-Digital　Converter）１２０（第１ＡＤＣ）と、ＡＤＣ１３０（第２ＡＤＣ）と、デジタル演算部１４０と、ＤＦＦ（Digital　Flip-Flop）１９０とを備える。半導体集積回路１００は、ΔΣモジュレータであり、アナログ信号である差動入力信号ＶＩＰ，ＶＩＮを受けて、差動入力信号ＶＩＰ，ＶＩＮに対応するパルス密度変調信号である出力信号ＰＤＭ（Pulse-Density　Modulation）＿ＯＵＴを出力する。
　積分器１１０は、差動入力信号ＶＩＰ，ＶＩＮの各々と出力信号ＰＤＭ＿ＯＵＴとの差分の積分値をループフィルタ１０２に介してＡＤＣ１２０に出力する。なお、半導体集積回路には、複数の積分器および複数のループフィルタが含まれていてもよい。
　ＡＤＣ１２０および１３０の各々は、アナログ信号を互いに異なる３つの離散値のいずれかに対応するデジタル信号に変換する１．５ｂｉｔＡＤＣ（Analog-Digital　Converter）である。ＡＤＣ１２０は、ループフィルタ１０２からの信号をデジタル信号ｖｄ（第１デジタル信号）に変換してデジタル演算部１４０に出力する。ＡＤＣ１３０は、差動入力信号ＶＩＰ，ＶＩＮをデジタル信号ｖｄｉ（第２デジタル信号）に変換して当該デジタル信号をデジタル演算部１４０に出力する。ＡＤＣ１３０は、差動入力信号ＶＩＰ，ＶＩＮを半導体集積回路１００の出力へフィードフォワードする。
　デジタル演算部１４０は、乗算ブロック１４１および加算ブロック１４２を含む。乗算ブロック１４１は、ＡＤＣ１３０からのデジタル信号に予め定められた重み（係数）を乗じて、重み付けられたデジタル信号を加算ブロック１４２に出力する。加算ブロック１４２は、乗算ブロック１４１を介するＡＤＣ１３０からのデジタル信号およびＡＤＣ１２０からのデジタル信号を加算して出力信号ＰＤＭ＿ＯＵＴを生成し、ＤＦＦ１９０を介して出力信号ＰＤＭ＿ＯＵＴを出力する。
　図２は、図１の積分器１１０の回路構成を示すブロック図である。図２に示されるように、積分器１１０は、スイッチトキャパシタ回路１１１と、全差動増幅器１１２と、キャパシタ１１３，１１４とを含む。キャパシタ１１３（第１積分用キャパシタ）は、全差動増幅器１１２の反転入力端子と非反転出力端子との間に接続されている。キャパシタ１１４（第２積分用キャパシタ）は、全差動増幅器１１２の非反転入力端子と反転出力端子との間に接続されている。
　スイッチトキャパシタ回路１１１は、キャパシタ１５１（第１サンプリング用キャパシタ），キャパシタ１５２（第２サンプリング用キャパシタ）と、スイッチ１６１（第９スイッチ），スイッチ１６２（第９スイッチ），スイッチ１６３（第１０スイッチ），スイッチ１６４（第１０スイッチ）と、スイッチ１７１（第１１スイッチ），スイッチ１７２（第１３スイッチ）と、スイッチ１７３（第１４スイッチ）と、スイッチ１７４（第１２スイッチ）と、ＤＡＣ（Digital-Analog　Converter）１８１（第１ＤＡＣ），ＤＡＣ１８２（第２ＤＡＣ）とを含む。キャパシタ１５１，１５２は、差動入力信号ＶＩＰ，ＶＩＮをそれぞれサンプリングするためのサンプリング用キャパシタである。ＤＡＣ１８１，１８２の各々は、１．５ｂｉｔＡＤＣであり、出力信号ＰＤＭ＿ＯＵＴおよび出力信号ＰＤＭ＿ＯＵＴの振幅が反転された反転出力信号ＰＤＭ＿ＯＵＴＢをそれぞれ受ける。スイッチ１６１，１６２は、差動入力信号ＶＩＰ，ＶＩＮをそれぞれ受ける。スイッチ１６４，１７４は、全差動増幅器１１２の反転入力端子および非反転入力端子にそれぞれ接続されている。
　キャパシタ１５１は、スイッチ１６１と１６４との間に接続されている。スイッチ１６２は、ＤＡＣ１８１と、スイッチ１６１およびキャパシタ１５１の接続ノードとの間に接続されている。スイッチ１６３は、シグナルグランド（接地電圧のノード）と、キャパシタ１５１およびスイッチ１６４の接続ノードとの間に接続されている。
　キャパシタ１５２は、スイッチ１７１と１７４との間に接続されている。スイッチ１７２は、ＤＡＣ１８２と、スイッチ１７１およびキャパシタ１５２の接続ノードとの間に接続されている。スイッチ１７３は、シグナルグランドと、キャパシタ１５２およびスイッチ１７４の接続ノードとの間に接続されている。
　なお、図１のループフィルタ１０２が積分器ではない場合、ループフィルタ１０２は、スイッチトキャパシタ回路１１１と同様の回路構成のバンドパス特性またはハイパス特性を有する回路であってもよい。積分器１１０に含まれるスイッチは、たとえばＣＭＯＳスイッチである。
　積分器１１０は、差動入力信号ＶＩＰ，ＶＩＮおよび出力信号ＰＤＭ＿ＯＵＴの差分を積分する。具体的には、クロック信号における或るクロックのフェイズにおいて差動入力信号ＶＩＰの電圧からＤＡＣ１８１の出力信号の電圧を引いた差分電圧がキャパシタ１５１に電荷として蓄えられる。また、当該フェイズにおいて差動入力信号ＶＩＮの電圧からＤＡＣ１８２の出力信号の電圧を引いた差分電圧がキャパシタ１５２に電荷として蓄えられる。当該クロックに後続するクロックのフェイズにおいて、キャパシタ１５１，１５２に蓄えられた電荷がキャパシタ１１３，１１４に転送される。
　図３は、図１の２つのＡＤＣ１２０，１３０各々の回路構成を示すブロック図である。図３に示されるように、ＡＤＣ１２０，１３０の各々は、全差動ＤＡＣ１３１と、差動対１３２（第１差動対）と、差動対１３３（第２差動対）と、エンコード部１３４と、クロック分周器１３５と、ロジック１３６とを含む。エンコード部１３４は、電流源１３４１，１３４２と、ラッチ型のコンパレータ１３４３と、エンコーダ１３４４とを含む。全差動ＤＡＣ１３１は、１．５ｂｉｔＤＡＣである。
　全差動ＤＡＣ１３１の２つの出力端子は、差動対１３２の２つの入力端子に接続されている。差動対１３３の２つの入力端子には、差動入力信号ＶＩＰ，ＶＩＮがそれぞれ入力される。クロック分周器１３５は、たとえば２０ＭＨｚ程度のクロック信号の２分周信号および当該クロック信号の４分周信号の論理積によって制御信号としてのクロック信号を生成する。ＤＦＦによって当該クロック信号の波形が成型されてもよい。ロジック１３６は、クロック分周器１３５からの信号に応じて、制御信号としてのクロック信号を全差動ＤＡＣ１３１、コンパレータ１３４３、およびエンコーダ１３４４に出力する。
　差動対１３２は、全差動ＤＡＣ１３１からの信号に応じた電流をエンコード部１３４に出力する。差動対１３３は、差動入力信号ＶＩＰ，ＶＩＮに応じた電流をエンコード部１３４に出力する。差動対１３２からの電流および差動対１３３からの電流は、エンコード部１３４において結合されて加算され、一対の電流源１３４１，１３４２によって当該電流の加算値に応じた電圧に変換される。コンパレータ１３４３およびエンコーダ１３４４は、当該電圧をデジタル信号へ変換する。
　一般のフィードフォワード型のΔΣモジュレータは、入力信号を積分器の前において出力信号に対応するアナログ信号とアナログ加算させて積分器の振幅を低減するためのループを有する。しかし、半導体集積回路１００は、差動入力信号に１．５ｂｉｔ変換を行って得られたデジタル信号に、積分器１１０の積分結果を１．５ｂｉｔ変換を行って得られたデジタル信号をデジタル加算することにより、アナログ加算による信号の歪を抑制することができ、積分器１１０における振幅も低減することができる。
　また、スイッチトキャパシタ回路によりアナログ加算をするとＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）スイッチのアレイとキャパシタのアレイとを用意する必要があり、ＣＭＯＳプロセスの微細化の効果が生じにくい。一方、半導体集積回路１００において行われるデジタル加算は、デジタル回路によって実現されるため、ＣＭＯＳプロセスによる微細化の効果が直接的に顕在化し、半導体集積回路１００が形成されるチップ面積を縮小することができる。さらに、フィードフォワードの経路および量子化において１．５ｂｉｔ変換が行われることにより中点オフセットの影響が顕在化しにくくなるため、半導体集積回路１００を安定して動作させることができる。
　図４は、図１の半導体集積回路１００のタイミングチャートである。図４に示されるようにクロックＣｋ１の位相αがアサート（有効化）されるとき、クロックＣｋ３とクロックＣｋ２とはクロックＣｋ１の４倍のクロックとして出力される。積分器１１０がサンプリング動作し、ループフィルタ１０２は、電荷の転送動作を実行して信号ｘ２［ｎ－２］（ｎは２以上の自然数）を出力する。
　ＡＤＣ１３０の全差動ＤＡＣ１３１は、Ｖｒをリファレンス電圧としてクロックＣｋ２の位相ａ，ｂ，ｃにおいて、それぞれ０,Ｖｒ／３，２Ｖｒ／３を出力する。リファレンス電圧Ｖｒは、たとえば電源電圧Ｖｄｄ、またはＶｄｄ／２である。
　ＡＤＣ１３０のコンパレータ１３４３は、差動入力信号ＶＩＰ，ＶＩＮと全差動ＤＡＣ１３１からの出力電圧との大小関係に応じた信号ＶＣを出力する。差動入力信号ＶＩＰ，ＶＩＮがＶｒ／３以下の場合、信号ＶＣは、ＬＬ値となる。差動入力信号ＶＩＰ，ＶＩＮがＶｒ／３より大きく２Ｖｒ／３以下の場合、信号ＶＣは、ＨＬ値となる。差動入力信号ＶＩＰ，ＶＩＮがＶｒ／３より大きく２Ｖｒ／３以下の場合、信号ＶＣは、ＨＬ値となる。差動入力信号ＶＩＰ，ＶＩＮが２Ｖｒ／３より大きい場合、信号ＶＣは、ＨＨ値となる。
　エンコーダ１３４４は、信号ＶＣに応じた信号ｖｄｉを出力する。信号ＶＣがＬＬ値である場合、信号ｖｄｉは、０ｂ００となる。信号ＶＣがＨＬ値である場合、信号ｖｄｉは、０ｂ０１となる。信号ＶＣがＨＨ値である場合、信号ｖｄｉは、０ｂ１１となる。
　クロックＣｋ３の位相ｈにおいてＡＤＣ１３０の変換結果が信号ｖｄｉ［２ｎ－４］に出力される。信号ｘ２［ｎ－２]が入力されたＡＤＣ１２０においても変換動作が行われ、変換結果が信号ｖｄ［ｎ－２］に出力される。ＡＤＣ１２０，１３０の各々は、アナログ信号を３つのデジタル値（離散値）に変換する。
　クロックＣｋ１の位相βがアサートされるとき、信号ｖｄ［ｎ－２］はＤＦＦ１９０によって読み込まれる。積分器１１０はサンプリング結果を用いて積分動作を行い信号ｘ１［ｎ－２］を出力する。乗算ブロック１４１によって重み付けられた信号ｖｄｉ［２ｎ－３］と信号ｖｄ［ｎ－２］とが加算ブロック１４２において加算される。加算ブロック１４２による加算演算の結果が半導体集積回路１００の出力信号ＰＤＭ＿ＯＵＴとなる。
　出力信号ＰＤＭ＿ＯＵＴは、積分器１１０のＤＡＣ１８１，１８２へフィードバックされる。ＤＡＣ１８１，１８２へのフィードバックされるデータにおいては、不必要なビットが切り捨てされる。なお、ＤＡＣ１８１，１８２の各々において処理可能なビット数を１．５ｂｉｔから拡張して３ｂｉｔとして、ビットを切り捨てずに出力信号ＰＤＭ＿ＯＵＴがフィードバックされてもよい。ＤＡＣ１８１，１８２を３ｂｉｔＤＡＣとすることにより、半導体集積回路１００の分解能を改善することができる。
　上記に説明した一連の動作により、半導体集積回路１００は、量子化１．５ｂｉｔの２次のΔΣモジュレータとして機能する。半導体集積回路１００は、量子化数１のΔΣモジュレータとオーバーサンプリングが同じ場合でも、量子化数１のΔΣモジュレータよりも高い分解能を有する。また、半導体集積回路１００が含むループフィルタの数を増加させることにより、半導体集積回路１００の次数を増加させて分解能をさらに改善することができる。なお、分解能を維持しながらオーバーサンプリングを低下させることにより、半導体集積回路１００の変換速度を速くすることができる。
　以上、実施の形態１に係る半導体集積回路によれば、ΔΣモジュレータとして機能する半導体集積回路の製造コストを低減しながら、当該半導体集積回路の分解能を向上させることができる。
　実施の形態２．
　実施の形態２においては、図３の全差動ＤＡＣ１３１が容量アレイ型の全差動ＤＡＣである場合の当該全差動ＤＡＣの具体的な構成について説明する。実施の形態２に係る半導体集積回路の構成は、図３のＡＤＣ１２０，１３０が図５に示される容量型のＡＤＣ２２０（第１ＡＤＣ），ＡＤＣ２３０（第２ＡＤＣ）にそれぞれ置き換えられた構成である。これら以外の構成は、実施の形態１と同様であるため、説明を繰り返さない。
　図５は、実施の形態２に係る半導体集積回路に含まれるＡＤＣ２２０，２３０の回路構成を示すブロック図である。ＡＤＣ２２０，２３０の構成は、図３の全差動ＤＡＣ１３１が全差動ＤＡＣ２３１に置き換えられた構成である。これ以外は同様であるため、説明を繰り返さない。
　全差動ＤＡＣ２３１は、スイッチ２２１（第１スイッチ）と，スイッチ２２２（第２スイッチ）と、容量サブアレイＳａＡ１（第１容量サブアレイ）と、容量サブアレイＳａＡ２（第１容量サブアレイ）と、容量サブアレイＳａＡ３（第１容量サブアレイ）と、容量サブアレイＳａＢ１（第２容量サブアレイ）と、容量サブアレイＳａＢ２（第２容量サブアレイ）と、容量サブアレイＳａＢ３（第２容量サブアレイ）とを含む。
　スイッチ２２１（第１スイッチ）は、シグナルグランドと差動対１３２の一方の入力端子との間に接続されている。スイッチ２２２は、シグナルグランドと差動対１３２の他方の入力端子との間に接続されている。
　３つの容量サブアレイＳａＡ１～ＳａＡ３は、スイッチ２２１と差動対１３２の一方の入力端子との間の信号線Ｌｎ１（第１信号線）に接続されている。３つの容量サブアレイＳａＢ１～ＳａＢ３は、スイッチ２２２と差動対１３２の他方の入力端子との間の信号線Ｌｎ２（第２信号線）に接続されている。
　容量サブアレイＳａＡ１は、キャパシタＣＡ１（第１キャパシタ）と、スイッチＳＡ１（第３スイッチ）と、スイッチＳＡ２（第４スイッチ）とを含む。キャパシタＣＡ１は、信号線Ｌｎ１に接続されている。スイッチＳＡ１は、キャパシタＣＡ１と電源電圧（特定電圧）のノードとの間に接続されている。スイッチＳＡ２は、キャパシタＣＡ１とシグナルグランドとの間に接続されている。
　容量サブアレイＳａＡ２は、キャパシタＣＡ２（第１キャパシタ）と、スイッチＳＡ３（第３スイッチ）と、スイッチＳＡ４（第４スイッチ）とを含む。キャパシタＣＡ２は、信号線Ｌｎ１に接続されている。スイッチＳＡ３は、キャパシタＣＡ２と電源電圧のノードとの間に接続されている。スイッチＳＡ４は、キャパシタＣＡ２とシグナルグランドとの間に接続されている。
　容量サブアレイＳａＡ３は、キャパシタＣＡ３（第１キャパシタ）と、スイッチＳＡ５（第３スイッチ）と、スイッチＳＡ６（第４スイッチ）とを含む。キャパシタＣＡ３は、信号線Ｌｎ１に接続されている。スイッチＳＡ５は、キャパシタＣＡ３と電源電圧のノードとの間に接続されている。スイッチＳＡ６は、キャパシタＣＡ３とシグナルグランドとの間に接続されている。
　容量サブアレイＳａＢ１は、キャパシタＣＢ１（第２キャパシタ）と、スイッチＳＢ１（第５スイッチ）と、スイッチＳＢ２（第６スイッチ）とを含む。キャパシタＣＢ１は、信号線Ｌｎ２に接続されている。スイッチＳＢ１は、キャパシタＣＢ１と電源電圧のノードとの間に接続されている。スイッチＳＢ２は、キャパシタＣＢ１とシグナルグランドとの間に接続されている。
　容量サブアレイＳａＢ２は、キャパシタＣＢ２（第２キャパシタ）と、スイッチＳＢ３（第５スイッチ）と、スイッチＳＢ４（第６スイッチ）とを含む。キャパシタＣＢ２は、信号線Ｌｎ２に接続されている。スイッチＳＢ３は、キャパシタＣＢ２と電源電圧のノードとの間に接続されている。スイッチＳＢ４は、キャパシタＣＢ２とシグナルグランドとの間に接続されている。
　容量サブアレイＳａＢ３は、キャパシタＣＢ３（第２キャパシタ）と、スイッチＳＢ５（第５スイッチ）と、スイッチＳＢ６（第６スイッチ）とを含む。キャパシタＣＢ３は、信号線Ｌｎ２に接続されている。スイッチＳＢ５は、キャパシタＣＢ３と電源電圧のノードとの間に接続されている。スイッチＳＢ６は、キャパシタＣＢ３とシグナルグランドとの間に接続されている。
　キャパシタＣＡ１～ＣＡ３，ＣＢ１～ＣＢ３の各々は、同じ容量値を有する。ＤＡＣ２３１に含まれるスイッチは、たとえばＣＭＯＳスイッチである。
　スイッチ２２１，２２２の各々がＯＮ状態（導通状態）とされ、スイッチＳＡ２，ＳＡ４，ＳＡ６，ＳＢ２，ＳＢ４，ＳＢ６の各々がＯＮ状態とされることによりキャパシタＣＡ１～ＣＡ３，ＣＢ１～ＣＢ３の全ての電荷がリセットされる。この場合、全差動ＤＡＣ２３１は０Ｖを出力する。電荷のリセットに続いて、スイッチ２２１，２２２の各々がＯＦＦ状態（非導通状態）とされ、スイッチＳＡ１，ＳＢ１がＯＮ状態とされ、スイッチＳＡ２，ＳＢ２がＯＦＦ状態とされ、スイッチＳＡ３，ＳＢ３がＯＦＦ状態とされ、スイッチＳＡ４，ＳＢ４がＯＮ状態とされ、スイッチＳＡ５，ＳＢ５がＯＦＦ状態とされ、スイッチＳＡ６，ＳＢ６がＯＮ状態とされることにより、全差動ＤＡＣ２３１はＶｒ／３，－Ｖｒ／３ｒの電圧を出力する。続いて、スイッチ２２１，２２２の各々がＯＦＦ状態とされ、スイッチＳＡ１，ＳＢ１がＯＮ状態とされ、スイッチＳＡ２，ＳＢ２がＯＦＦ状態とされ、スイッチＳＡ３，ＳＢ３がＯＮ状態とされ、スイッチＳＡ４，ＳＢ４がＯＦＦ状態とされ、スイッチＳＡ５，ＳＢ５がＯＦＦ状態とされ、スイッチＳＡ６，ＳＢ６がＯＮ状態とされて、全差動ＤＡＣ２３１は２Ｖｒ／３，－２Ｖｒ／３ｒの電圧を出力する。
　実施の形態２に係る半導体集積回路においては、ＡＤＣ２２０，２３０の各々に内蔵される全差動ＤＡＣ２３１のサイズを縮小することができる。また、ＣＭＯＳプロセスにおいて同じ容量の複数のキャパシタを並列に配置することにより、相対ばらつきを低減することができる。その結果、全差動ＤＡＣ２３１の出力電圧の精度を改善することができる。全差動ＤＡＣ２３１の設計によっては、１０ｂｉｔ程度まで変換誤差を低減することができる。
　以上、実施の形態２に係る半導体集積回路によれば、ΔΣモジュレータとして機能する半導体集積回路の製造コストを低減しながら、当該半導体集積回路の分解能を向上させることができるとともに、当該半導体集積回路の製造ばらつきおよび変換誤差を低減することができる。
　実施の形態３．
　実施の形態２においては、半導体集積回路に含まれる２つのＡＤＣの各々が１．５ｂｉｔＡＤＣであり、アナログ信号を３つの離散値に変換する構成について説明した。実施の形態３においては、当該ＡＤＣがアナログ信号を３つより大きい個数の離散値に変換する構成について説明する。実施の形態３に係る半導体集積回路の構成は、図３のＡＤＣ１２０，１３０、コンパレータ１３４３、およびエンコーダ１３４４が図６に示される容量型のＡＤＣ３２０（第１ＡＤＣ）、ＡＤＣ３３０（第２ＡＤＣ）、コンパレータ３３４３、およびエンコーダ３３４４にそれぞれ置き換えられた構成である。これら以外の構成は、実施の形態１と同様であるため、説明を繰り返さない。
　図６は、実施の形態３に係る半導体集積回路に含まれるＡＤＣ３２０，３３０の回路構成を示すブロック図である。ＡＤＣ３２０，３３０の構成は、図５の全差動ＤＡＣ２３１が全差動ＤＡＣ３３１に置き換えられた構成である。全差動ＤＡＣ３３１の構成は、図５の信号線Ｌｎ１，Ｌｎ２の各々に接続された容量サブアレイの数が３個からＮ個（Ｎは４以上の自然数）に変更された構成である。以下では、信号線Ｌｎ１に接続された容量サブアレイをＳａＡｋ（第１容量サブアレイ）と表し、信号線Ｌｎ２に接続された容量サブアレイをＳａＢｋ（第２容量サブアレイ）と表す（ｋは１以上Ｎ以下の自然数）。これ以外は同様であるため、説明を繰り返さない。
　図６に示されるように、容量サブアレイＳａＡｋは、キャパシタＣＡｋ（第１キャパシタ）と、スイッチＳＡ２ｋ－１（第３スイッチ）と、スイッチＳＡ２ｋ（第４スイッチ）とを含む。キャパシタＣＡｋは、信号線Ｌｎ１に接続されている。スイッチＳＡ２ｋ－１は、キャパシタＣＡｋと電源電圧のノードとの間に接続されている。スイッチＳＡ２ｋは、キャパシタＣＡｋとシグナルグランドとの間に接続されている。
　容量サブアレイＳａＢｋは、キャパシタＣＢｋ（第２キャパシタ）と、スイッチＳＢ２ｋ－１（第５スイッチ）と、スイッチＳＢ２ｋ（第６スイッチ）とを含む。キャパシタＣＢｋは、信号線Ｌｎ２に接続されている。スイッチＳＢ２ｋ－１は、キャパシタＣＢｋと電源電圧のノードとの間に接続されている。スイッチＳＢ２ｋは、キャパシタＣＢｋとシグナルグランドとの間に接続されている。
　キャパシタＣＡ１～ＣＡＮ，ＣＢ１～ＣＢＮの各々は、同じ容量値を有する。ＤＡＣ３３１に含まれるスイッチは、たとえばＣＭＯＳスイッチである。
　図７は、実施の形態３に係る半導体集積回路においてＮが８である場合のタイミングチャートである。図７に示されるように、全差動ＤＡＣ３３１は、０、Ｖｒ／８、２Ｖｒ／８、３Ｖｒ／８、４Ｖｒ／８、５Ｖｒ／８、６Ｖｒ／８、および７Ｖｒ／８を出力する。
　コンパレータ３３４３は、差動入力信号ＶＩＰ，ＶＩＮと全差動ＤＡＣ３３１からの出力電圧との大小関係に応じた信号ＶＣをエンコーダ３３４４に出力する。エンコーダ３３４４は、差動入力信号ＶＩＰ，ＶＩＮがＶｒ／８以下の場合、０ｂ０００を出力する。エンコーダ３３４４は、差動入力信号ＶＩＰ，ＶＩＮがＶｒ／８より大きく２Ｖｒ／８以下の場合、０ｂ００１を出力する。エンコーダ３３４４は、差動入力信号ＶＩＰ，ＶＩＮが２Ｖｒ／８より大きく３Ｖｒ／８以下の場合、０ｂ０１０を出力する。エンコーダ３３４４は、差動入力信号ＶＩＰ，ＶＩＮが３Ｖｒ／８より大きく４Ｖｒ／８以下の場合、０ｂ０１１を出力する。エンコーダ３３４４は、差動入力信号ＶＩＰ，ＶＩＮが４Ｖｒ／８より大きく５Ｖｒ／８以下の場合、０ｂ１００を出力する。エンコーダ３３４４は、差動入力信号ＶＩＰ，ＶＩＮが５Ｖｒ／８より大きく６Ｖｒ／８以下の場合、０ｂ１０１を出力する。エンコーダ３３４４は、差動入力信号ＶＩＰ，ＶＩＮが６Ｖｒ／８より大きく７Ｖｒ／８以下の場合、０ｂ１１０を出力する。なお、他の回路の動作は図４に示されるタイミングチャートと同様であるため、説明を繰り返さない。
　以上の一連の動作により、実施の形態３に係る半導体集積回路は、量子化ｌｏｇ２（Ｎ－１）ｂｉｔの２次のΔΣモジュレータとして機能する。実施の形態３に係る半導体集積回路は、オーバーサンプリングが量子化数１．５ｂｉｔのΔΣモジュレータと同じでもより高分解能なΔΣモジュレータとして機能する。また、半導体集積回路が複数のループフィルタを含むことにより、ΔΣモジュレータの次数が向上し、その結果、ΔΣモジュレータの分解能をさらに改善することができる。
　実施の形態３に係る半導体集積回路によれば、ＡＤＣ３２０，３３０の各々に内蔵される全差動ＤＡＣ３３１のサイズを縮小することができる。また、ＣＭＯＳプロセスにおいて同じ容量の複数のキャパシタを並列に配置することにより、相対ばらつきを低減することができる。その結果、全差動ＤＡＣ３３１の出力電圧の精度を改善することができる。全差動ＤＡＣ３３１の設計によっては、１０ｂｉｔ程度まで変換誤差を低減することができる。
　以上、実施の形態３に係る半導体集積回路によれば、ΔΣモジュレータとして機能する半導体集積回路の製造コストを低減しながら、当該半導体集積回路の分解能を向上させることができるとともに、当該半導体集積回路の製造ばらつきおよび変換誤差を低減することができる。
　実施の形態４．
　実施の形態１～３において、差動入力信号がフィードフォワード用のＡＤＣに直接入力される構成について説明した。実施の形態４においては、差動入力信号が積分器を介して当該ＡＤＣに入力される構成について説明する。
　図８は、実施の形態４に係る半導体集積回路４００の機能構成を示すブロック図である。半導体集積回路４００の構成は、図１の積分器１１０が４１０に置き換えられているとともに、スイッチ４０１（第１５スイッチ），スイッチ４０２（第１６スイッチ）が追加された構成である。これら以外は同様であるため、説明を繰り返さない。
　図８に示されるように、積分器４１０からＡＤＣ１３０に信号Ｖ２ＩＰ，Ｖ２ＮＰが出力される。スイッチ４０１は、信号Ｖ２ＩＰを受けるＡＤＣ１３０の一方の入力端子（差動対１３３の一方の入力端子）とシグナルグランドとの間に接続されている。スイッチ４０２は、信号Ｖ２ＮＰを受けるＡＤＣ１３０の他方の入力端子（差動対１３３の他方の入力端子）とシグナルグランドとの間に接続されている。
　図９は、図８の積分器４１０の回路構成を示すブロック図である。積分器４１０の構成は、図２のスイッチトキャパシタ回路１１１が４１１に置き換えられた構成である。スイッチトキャパシタ回路４１１の構成は、図２のキャパシタ１５１とスイッチ１６３との間のノードから差動入力信号ＶＩＰに対応する信号Ｖ２ＩＰが出力されているとともに、図２のキャパシタ１５２とスイッチ１７３との間のノードから差動入力信号ＶＮＰに対応する信号Ｖ２ＮＰが出力されている構成である。これら以外は同様であるため、説明を繰り返さない。
　図８および図９を参照しながら、キャパシタ１５１，１５２に蓄えられた電荷をキャパシタ１１３，１１４に転送するタイミングにおいて、スイッチ４０１，４０２がＯＦＦ状態とされる。積分器４１０においてサンプリングされた差動入力信号ＶＩＰ，ＶＮＰの電圧をそれぞれ有する信号Ｖ２ＩＰ，Ｖ２ＮＰがＡＤＣ１３０に出力される。
　実施の形態４に係る半導体集積回路によれば、差動入力信号ＶＩＰ，ＶＮＰが積分器４１０の積分動作と同期してサンプリングされてフィードフォワードされるため、実施の形態１よりも高精度にアナログ信号をデジタル信号に変換することができる。
　以上、実施の形態４に係る半導体集積回路によれば、ΔΣモジュレータとして機能する半導体集積回路の製造コストを低減しながら、当該半導体集積回路の分解能を向上させることができるとともに、実施の形態１よりもＡＤ変換の精度を向上させることができる。
　実施の形態５．
　実施の形態１～４においては、差動入力信号をフィードフォワードする構成について説明した。実施の形態５においては、差動入力信号に加えて積分器の出力信号をフィードフォワードする構成について説明する。
　図１０は、実施の形態５に係る半導体集積回路５００の機能構成を示すブロック図である。半導体集積回路５００の構成は、図８の半導体集積回路４００の構成にＡＤＣ５３０が追加されているとともに、デジタル演算部１４０が５４０に置き換えられた構成である。デジタル演算部５４０は、図１のデジタル演算部１４０に乗算ブロック５４１が追加されているとともに、加算ブロック１４２が５４２に置き換えられた構成である。これら以外は同様であるため、説明を繰り返さない。
　図１０に示されるように、ＡＤＣ５３０は、積分器４１０の出力信号ｘ１を受けてデジタル信号ｖｄｉ２（第３デジタル信号）を出力する。ＡＤＣ５３０は、ＡＤＣ１２０，１３０の各々と同様の構成を有する。
　乗算ブロック５４１は、ＡＤＣ５３０からのデジタル信号に予め定められた重み（係数）を乗じて、重み付けられたデジタル信号を加算ブロック５４２に出力する。加算ブロック５４２は、乗算ブロック１４１を介するＡＤＣ１３０からのデジタル信号、ＡＤＣ１２０からのデジタル信号、乗算ブロック５４１を介するＡＤＣ５３０からのデジタル信号を加算して出力信号ＰＤＭ＿ＯＵＴを生成し、ＤＦＦ１９０を介して出力信号ＰＤＭ＿ＯＵＴを出力する。なお、複数の積分器が縦続接続されている場合、複数の積分器の出力信号をそれぞれ受けてデジタル演算部に出力する複数のＡＤＣが設けられてもよい。
　半導体集積回路５００によれば、積分器４１０から出力される信号がデジタル値に変換されてフィードフォワードされるため、実施の形態４よりもさらに高精度にアナログ信号をデジタル信号に変換することができる。
　以上、実施の形態５に係る半導体集積回路によれば、ΔΣモジュレータとして機能する半導体集積回路の製造コストを低減しながら、当該半導体集積回路の分解能を向上させることができるとともに、実施の形態４よりもＡＤ変換の精度を向上させることができる。
　今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わせて実施することも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１００，４００，５００　半導体集積回路、１０２　ループフィルタ、１１０，４１０　積分器、１１１，４１１　スイッチトキャパシタ回路、１１２　全差動増幅器、１１３，１１４，１５１，１５２，ＣＡ１～ＣＡ３，ＣＡＮ，ＣＡｋ，ＣＢ１～ＣＢ３，ＣＢＮ，ＣＢｋ　キャパシタ、１３２，１３３　差動対、１３４　エンコード部、１３５　クロック分周器、１３６　ロジック、１４０，５４０　デジタル演算部、１４１，５４１　乗算ブロック、１４２，５４２　加算ブロック、１６１～１６４，１７１～１７４，２２１，２２２，４０１，４０２，ＳＡ１～ＳＡ６，ＳＡ２ｋ，ＳＢ１～ＳＢ６，ＳＢ２ｋ　スイッチ、１３４１，１３４２　電流源、１３４３，３３４３　コンパレータ、１３４４，３３４４　エンコーダ、Ｃｋ１～Ｃｋ３　クロック、１３１，２３１，３３１　全差動ＤＡＣ、Ｌｎ１，Ｌｎ２　信号線、ＳａＡ１～ＳａＡ３，ＳａＡｋ，ＳａＢ１～ＳａＢ３，ＳａＢｋ　容量サブアレイ。

Claims (6)

  1. 　差動入力信号を受けて出力信号を出力する半導体集積回路であって、
    　前記差動入力信号および前記出力信号の差分の積分値を出力する積分器と、
    　前記積分器の出力を受けるループフィルタと、
    　前記ループフィルタからの信号を受けて第１デジタル信号を出力する第１ＡＤＣと、
    　前記差動入力信号を受けて第２デジタル信号を出力する第２ＡＤＣと、
    　重み付けられた前記第２デジタル信号に前記第１デジタル信号を加算して前記出力信号を生成するデジタル演算部とを備え、
    　前記第１ＡＤＣおよび前記第２ＡＤＣの各々は、アナログ信号を互いに異なる３つ以上の離散値に変換する、半導体集積回路。
  2. 　前記第１ＡＤＣおよび前記第２ＡＤＣの各々は、
    　容量アレイ型の全差動ＤＡＣと、
    　前記全差動ＤＡＣからの信号に対応する電流を出力する第１差動対と、
    　前記差動入力信号に対応する電流を出力する第２差動対と、
    　前記第１差動対からの電流および前記第２差動対からの電流の加算値を電圧に変換し、当該電圧を前記第２デジタル信号に変換するエンコード部とを含む、請求項１に記載の半導体集積回路。
  3. 　前記全差動ＤＡＣは、
    　前記第１差動対の一方の入力端子に接続された第１スイッチと、
    　前記第１差動対の他方の入力端子に接続された第２スイッチと、
    　前記第１スイッチと前記第１差動対の一方の入力端子との間の第１信号線に接続された少なくとも３つの第１容量サブアレイと、
    　前記第２スイッチと前記第１差動対の他方の入力端子との間の第２信号線に接続された少なくとも３つの第２容量サブアレイとを含み、
    　前記第１容量サブアレイの数は、前記第２容量サブアレイの数と同じであり、
    　前記第１容量サブアレイの各々は、
    　前記第１信号線に接続された第１キャパシタと、
    　前記第１キャパシタと特定電圧のノードとの間に接続された第３スイッチと、
    　前記第１キャパシタと接地電圧のノードとの間に接続された第４スイッチとを含み、
    　前記第２容量サブアレイの各々は、
    　前記第２信号線に接続され、前記第１キャパシタと同じ容量を有する第２キャパシタと、
    　前記第２キャパシタと前記特定電圧のノードとの間に接続された第５スイッチと、
    　前記第２キャパシタと前記接地電圧のノードとの間に接続された第６スイッチとを含む、請求項２に記載の半導体集積回路。
  4. 　前記第１容量サブアレイの数および前記第２容量サブアレイの数の各々は、４以上である、請求項３に記載の半導体集積回路。
  5. 　前記積分器は、
    　全差動増幅器と、
    　前記出力信号を受ける第１ＤＡＣおよび第２ＤＡＣと、
    　前記全差動増幅器の一方の入力端子と一方の出力端子との間に接続された第１積分用キャパシタと、
    　前記全差動増幅器の他方の入力端子と他方の出力端子との間に接続された第２積分用キャパシタと、
    　前記差動入力信号の一方を受ける第７スイッチと、
    　前記全差動増幅器の一方の入力端子に接続される第８スイッチと、
    　前記第７スイッチおよび前記第８スイッチとの間に接続された第１サンプリング用キャパシタと、
    　前記第１ＤＡＣと、前記第７スイッチおよび前記第１サンプリング用キャパシタの間のノードとの間に接続された第９スイッチと、
    　接地電圧のノードと、前記第１サンプリング用キャパシタおよび前記第８スイッチの間のノードとの間に接続された第１０スイッチと、
    　前記差動入力信号の他方を受ける第１１スイッチと、
    　前記全差動増幅器の他方の入力端子に接続される第１２スイッチと、
    　前記第１１スイッチおよび前記第１２スイッチとの間に接続された第２サンプリング用キャパシタと、
    　前記第２ＤＡＣと、前記第１１スイッチおよび前記第２サンプリング用キャパシタの間のノードとの間に接続された第１３スイッチと、
    　前記接地電圧のノードと、前記第２サンプリング用キャパシタおよび前記第１２スイッチの間のノードとの間に接続された第１４スイッチとを含み、
    　前記半導体集積回路は、
    　前記接地電圧のノードと、前記第１サンプリング用キャパシタおよび前記第２ＡＤＣの一方の入力端子との間に接続された第１５スイッチと、
    　前記接地電圧のノードと、前記第２サンプリング用キャパシタおよび前記第２ＡＤＣの他方の入力端子との間に接続された第１６スイッチとをさらに備える、請求項１～４のいずれか１項に記載の半導体集積回路。
  6. 　前記半導体集積回路は、前記積分器からの信号を受けて第３デジタル信号を出力する第３ＡＤＣをさらに備え、
    　前記デジタル演算部は、重み付けられた前記第２デジタル信号および重み付けられた前記第３デジタル信号に、前記第１デジタル信号を加算して前記出力信号を生成し、
    　前記第３ＡＤＣは、アナログ信号を互いに異なる３つ以上の離散値に変換する、請求項１～５のいずれか１項に記載の半導体集積回路。
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