JP7146141B2 - 半導体集積回路 - Google Patents

Description

本開示は、アナログ信号をデジタル信号に変換する機能を有する半導体集積回路に関する。

従来、アナログ信号をデジタル信号に変換する機能を有する半導体集積回路が知られている。たとえば、特開２００２－３１４４２０号公報（特許文献１）には、複数段のＡＤ（Analog-to-Digital）変換ステージが縦続接続されたパイプライン方式のＡＤ変換器が形成された半導体集積回路が開示されている。当該半導体集積回路によれば、チップ面積および消費電力の増加を抑制しつつＡＤ変換の精度を向上させることができる。

特開２００２－３１４４２０号公報

比較的大きな電力を処理することが多いパワーモジュールのフィードバック制御においては、絶縁ＡＤＣ（Analog-to-Digital Converter）のＩＣ（Integrated Circuit）が用いられることが多い。絶縁ＡＤＣは、たとえば、ΔΣモジュレータ、アイソレータ、およびフィルタを含む。

近年、パワーデバイスの制御信号の高周波化に応じて、絶縁ＡＤＣの変換速度の向上が求められている。一般に、ΔΣモジュレータにおいては、内部量子化器の分解能を向上させることにより比較的低いオーバーサンプリング比であっても比較的高い分解能が得られ易い。ΔΣモジュレータは絶縁ＡＤＣの高速化に有効であるため、絶縁ＡＤＣにおけるΔΣモジュレータの必要性は比較的高い。

絶縁ＡＤＣにΔΣモジュレータが含まれる場合、絶縁ＡＤＣの製造コストを低減するためにはΔΣモジュレータが形成されるチップの面積を縮小する必要がある。また、ΔΣモジュレータの分解能は絶縁ＡＤＣの分解能に直接的な影響を与える。絶縁ＡＤＣの変換精度を向上させるためには、ΔΣモジュレータの変換精度を向上させる必要がある。しかし、特許文献１に開示されている半導体集積回路は、ΔΣモジュレータとして機能しないため、絶縁ＡＤＣの製造コストの低減および絶縁ＡＤＣの分解能の向上に寄与する程度は低い。

本開示は、上述のような課題を解決するためになされたものであり、その目的は、ΔΣモジュレータとして機能する半導体集積回路の製造コストを低減しながら、当該半導体集積回路の分解能を向上させることである。

本開示に係る半導体集積回路は、差動入力信号を受けて出力信号を出力する。半導体集積回路は、積分器と、ループフィルタと、第１ＡＤＣと、第２ＡＤＣと、デジタル演算部とを備える。積分器は、差動入力信号および出力信号の差分の積分値を出力する。ループフィルタは、積分器の出力を受ける。第１ＡＤＣは、ループフィルタからの信号を受けて第１デジタル信号を出力する。第２ＡＤＣは、差動入力信号を受けて第２デジタル信号を出力する。デジタル演算部は、重み付けられた第２デジタル信号に第１デジタル信号を加算して出力信号を生成する。第１ＡＤＣおよび第２ＡＤＣの各々は、アナログ信号を互いに異なる３つ以上の離散値に変換する。

本開示によれば、アナログ信号を互いに異なる３つ以上の離散値に変換する第１ＡＤＣおよび第２ＡＤＣの各々からの信号に対するデジタル演算によって出力信号を生成することにより、ΔΣモジュレータとして機能する半導体集積回路の製造コストを低減しながら、当該半導体集積回路の分解能を向上させることができる。

実施の形態１に係る半導体集積回路の機能構成を示すブロック図である。 図１の積分器の回路構成を示すブロック図である。 図１の２つのＡＤＣ各々の回路構成を示すブロック図である。 図１の半導体集積回路のタイミングチャートである。 実施の形態２に係る半導体集積回路に含まれるＡＤＣの回路構成を示すブロック図である。 実施の形態３に係る半導体集積回路に含まれるＡＤＣの回路構成を示すブロック図である。 実施の形態３に係る半導体集積回路においてＮが８である場合のタイミングチャートである。 実施の形態４に係る半導体集積回路の機能構成を示すブロック図である。 図８の積分器の回路構成を示すブロック図である。 実施の形態５に係る半導体集積回路の機能構成を示すブロック図である。

以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は原則として繰り返さない。

実施の形態１．
図１は、実施の形態１に係る半導体集積回路１００の機能構成を示すブロック図である。図１に示されるように、半導体集積回路１００は、積分器１１０と、ループフィルタ１０２と、ＡＤＣ（Analog-Digital Converter）１２０（第１ＡＤＣ）と、ＡＤＣ１３０（第２ＡＤＣ）と、デジタル演算部１４０と、ＤＦＦ（Digital Flip-Flop）１９０とを備える。半導体集積回路１００は、ΔΣモジュレータであり、アナログ信号である差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮを受けて、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮに対応するパルス密度変調信号である出力信号ＰＤＭ（Pulse-Density Modulation）＿ＯＵＴを出力する。

積分器１１０は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮの各々と出力信号ＰＤＭ＿ＯＵＴとの差分の積分値をループフィルタ１０２に介してＡＤＣ１２０に出力する。なお、半導体集積回路には、複数の積分器および複数のループフィルタが含まれていてもよい。

ＡＤＣ１２０および１３０の各々は、アナログ信号を互いに異なる３つの離散値のいずれかに対応するデジタル信号に変換する１．５ｂｉｔＡＤＣ（Analog-Digital Converter）である。ＡＤＣ１２０は、ループフィルタ１０２からの信号をデジタル信号ｖｄ（第１デジタル信号）に変換してデジタル演算部１４０に出力する。ＡＤＣ１３０は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮをデジタル信号ｖｄｉ（第２デジタル信号）に変換して当該デジタル信号をデジタル演算部１４０に出力する。ＡＤＣ１３０は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮを半導体集積回路１００の出力へフィードフォワードする。

デジタル演算部１４０は、乗算ブロック１４１および加算ブロック１４２を含む。乗算ブロック１４１は、ＡＤＣ１３０からのデジタル信号に予め定められた重み（係数）を乗じて、重み付けられたデジタル信号を加算ブロック１４２に出力する。加算ブロック１４２は、乗算ブロック１４１を介するＡＤＣ１３０からのデジタル信号およびＡＤＣ１２０からのデジタル信号を加算して出力信号ＰＤＭ＿ＯＵＴを生成し、ＤＦＦ１９０を介して出力信号ＰＤＭ＿ＯＵＴを出力する。

図２は、図１の積分器１１０の回路構成を示すブロック図である。図２に示されるように、積分器１１０は、スイッチトキャパシタ回路１１１と、全差動増幅器１１２と、キャパシタ１１３，１１４とを含む。キャパシタ１１３（第１積分用キャパシタ）は、全差動増幅器１１２の反転入力端子と非反転出力端子との間に接続されている。キャパシタ１１４（第２積分用キャパシタ）は、全差動増幅器１１２の非反転入力端子と反転出力端子との間に接続されている。

スイッチトキャパシタ回路１１１は、キャパシタ１５１（第１サンプリング用キャパシタ），キャパシタ１５２（第２サンプリング用キャパシタ）と、スイッチ１６１（第９スイッチ），スイッチ１６２（第９スイッチ），スイッチ１６３（第１０スイッチ），スイッチ１６４（第１０スイッチ）と、スイッチ１７１（第１１スイッチ），スイッチ１７２（第１３スイッチ）と、スイッチ１７３（第１４スイッチ）と、スイッチ１７４（第１２スイッチ）と、ＤＡＣ（Digital-Analog Converter）１８１（第１ＤＡＣ），ＤＡＣ１８２（第２ＤＡＣ）とを含む。キャパシタ１５１，１５２は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮをそれぞれサンプリングするためのサンプリング用キャパシタである。ＤＡＣ１８１，１８２の各々は、１．５ｂｉｔＡＤＣであり、出力信号ＰＤＭ＿ＯＵＴおよび出力信号ＰＤＭ＿ＯＵＴの振幅が反転された反転出力信号ＰＤＭ＿ＯＵＴＢをそれぞれ受ける。スイッチ１６１，１６２は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮをそれぞれ受ける。スイッチ１６４，１７４は、全差動増幅器１１２の反転入力端子および非反転入力端子にそれぞれ接続されている。

キャパシタ１５１は、スイッチ１６１と１６４との間に接続されている。スイッチ１６２は、ＤＡＣ１８１と、スイッチ１６１およびキャパシタ１５１の接続ノードとの間に接続されている。スイッチ１６３は、シグナルグランド（接地電圧のノード）と、キャパシタ１５１およびスイッチ１６４の接続ノードとの間に接続されている。

キャパシタ１５２は、スイッチ１７１と１７４との間に接続されている。スイッチ１７２は、ＤＡＣ１８２と、スイッチ１７１およびキャパシタ１５２の接続ノードとの間に接続されている。スイッチ１７３は、シグナルグランドと、キャパシタ１５２およびスイッチ１７４の接続ノードとの間に接続されている。

なお、図１のループフィルタ１０２が積分器ではない場合、ループフィルタ１０２は、スイッチトキャパシタ回路１１１と同様の回路構成のバンドパス特性またはハイパス特性を有する回路であってもよい。積分器１１０に含まれるスイッチは、たとえばＣＭＯＳスイッチである。

積分器１１０は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮおよび出力信号ＰＤＭ＿ＯＵＴの差分を積分する。具体的には、クロック信号における或るクロックのフェイズにおいて差動入力信号Ｖ_ＩＰの電圧からＤＡＣ１８１の出力信号の電圧を引いた差分電圧がキャパシタ１５１に電荷として蓄えられる。また、当該フェイズにおいて差動入力信号Ｖ_ＩＮの電圧からＤＡＣ１８２の出力信号の電圧を引いた差分電圧がキャパシタ１５２に電荷として蓄えられる。当該クロックに後続するクロックのフェイズにおいて、キャパシタ１５１，１５２に蓄えられた電荷がキャパシタ１１３，１１４に転送される。

図３は、図１の２つのＡＤＣ１２０，１３０各々の回路構成を示すブロック図である。図３に示されるように、ＡＤＣ１２０，１３０の各々は、全差動ＤＡＣ１３１と、差動対１３２（第１差動対）と、差動対１３３（第２差動対）と、エンコード部１３４と、クロック分周器１３５と、ロジック１３６とを含む。エンコード部１３４は、電流源１３４１，１３４２と、ラッチ型のコンパレータ１３４３と、エンコーダ１３４４とを含む。全差動ＤＡＣ１３１は、１．５ｂｉｔＤＡＣである。

全差動ＤＡＣ１３１の２つの出力端子は、差動対１３２の２つの入力端子に接続されている。差動対１３３の２つの入力端子には、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮがそれぞれ入力される。クロック分周器１３５は、たとえば２０ＭＨｚ程度のクロック信号の２分周信号および当該クロック信号の４分周信号の論理積によって制御信号としてのクロック信号を生成する。ＤＦＦによって当該クロック信号の波形が成型されてもよい。ロジック１３６は、クロック分周器１３５からの信号に応じて、制御信号としてのクロック信号を全差動ＤＡＣ１３１、コンパレータ１３４３、およびエンコーダ１３４４に出力する。

差動対１３２は、全差動ＤＡＣ１３１からの信号に応じた電流をエンコード部１３４に出力する。差動対１３３は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮに応じた電流をエンコード部１３４に出力する。差動対１３２からの電流および差動対１３３からの電流は、エンコード部１３４において結合されて加算され、一対の電流源１３４１，１３４２によって当該電流の加算値に応じた電圧に変換される。コンパレータ１３４３およびエンコーダ１３４４は、当該電圧をデジタル信号へ変換する。

一般のフィードフォワード型のΔΣモジュレータは、入力信号を積分器の前において出力信号に対応するアナログ信号とアナログ加算させて積分器の振幅を低減するためのループを有する。しかし、半導体集積回路１００は、差動入力信号に１．５ｂｉｔ変換を行って得られたデジタル信号に、積分器１１０の積分結果を１．５ｂｉｔ変換を行って得られたデジタル信号をデジタル加算することにより、アナログ加算による信号の歪を抑制することができ、積分器１１０における振幅も低減することができる。

また、スイッチトキャパシタ回路によりアナログ加算をするとＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチのアレイとキャパシタのアレイとを用意する必要があり、ＣＭＯＳプロセスの微細化の効果が生じにくい。一方、半導体集積回路１００において行われるデジタル加算は、デジタル回路によって実現されるため、ＣＭＯＳプロセスによる微細化の効果が直接的に顕在化し、半導体集積回路１００が形成されるチップ面積を縮小することができる。さらに、フィードフォワードの経路および量子化において１．５ｂｉｔ変換が行われることにより中点オフセットの影響が顕在化しにくくなるため、半導体集積回路１００を安定して動作させることができる。

図４は、図１の半導体集積回路１００のタイミングチャートである。図４に示されるようにクロックＣｋ１の位相αがアサート（有効化）されるとき、クロックＣｋ３とクロックＣｋ２とはクロックＣｋ１の４倍のクロックとして出力される。積分器１１０がサンプリング動作し、ループフィルタ１０２は、電荷の転送動作を実行して信号ｘ２［ｎ－２］（ｎは２以上の自然数）を出力する。

ＡＤＣ１３０の全差動ＤＡＣ１３１は、Ｖｒをリファレンス電圧としてクロックＣｋ２の位相ａ，ｂ，ｃにおいて、それぞれ０,Ｖｒ／３，２Ｖｒ／３を出力する。リファレンス電圧Ｖｒは、たとえば電源電圧Ｖｄｄ、またはＶｄｄ／２である。

ＡＤＣ１３０のコンパレータ１３４３は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮと全差動ＤＡＣ１３１からの出力電圧との大小関係に応じた信号ＶＣを出力する。差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮがＶｒ／３以下の場合、信号ＶＣは、ＬＬ値となる。差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮがＶｒ／３より大きく２Ｖｒ／３以下の場合、信号ＶＣは、ＨＬ値となる。差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮがＶｒ／３より大きく２Ｖｒ／３以下の場合、信号ＶＣは、ＨＬ値となる。差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮが２Ｖｒ／３より大きい場合、信号ＶＣは、ＨＨ値となる。

エンコーダ１３４４は、信号ＶＣに応じた信号ｖｄｉを出力する。信号ＶＣがＬＬ値である場合、信号ｖｄｉは、０ｂ００となる。信号ＶＣがＨＬ値である場合、信号ｖｄｉは、０ｂ０１となる。信号ＶＣがＨＨ値である場合、信号ｖｄｉは、０ｂ１１となる。

クロックＣｋ３の位相ｈにおいてＡＤＣ１３０の変換結果が信号ｖｄｉ［２ｎ－４］に出力される。信号ｘ２［ｎ－２]が入力されたＡＤＣ１２０においても変換動作が行われ、変換結果が信号ｖｄ［ｎ－２］に出力される。ＡＤＣ１２０，１３０の各々は、アナログ信号を３つのデジタル値（離散値）に変換する。

クロックＣｋ１の位相βがアサートされるとき、信号ｖｄ［ｎ－２］はＤＦＦ１９０によって読み込まれる。積分器１１０はサンプリング結果を用いて積分動作を行い信号ｘ１［ｎ－２］を出力する。乗算ブロック１４１によって重み付けられた信号ｖｄｉ［２ｎ－３］と信号ｖｄ［ｎ－２］とが加算ブロック１４２において加算される。加算ブロック１４２による加算演算の結果が半導体集積回路１００の出力信号ＰＤＭ＿ＯＵＴとなる。

出力信号ＰＤＭ＿ＯＵＴは、積分器１１０のＤＡＣ１８１，１８２へフィードバックされる。ＤＡＣ１８１，１８２へのフィードバックされるデータにおいては、不必要なビットが切り捨てされる。なお、ＤＡＣ１８１，１８２の各々において処理可能なビット数を１．５ｂｉｔから拡張して３ｂｉｔとして、ビットを切り捨てずに出力信号ＰＤＭ＿ＯＵＴがフィードバックされてもよい。ＤＡＣ１８１，１８２を３ｂｉｔＤＡＣとすることにより、半導体集積回路１００の分解能を改善することができる。

上記に説明した一連の動作により、半導体集積回路１００は、量子化１．５ｂｉｔの２次のΔΣモジュレータとして機能する。半導体集積回路１００は、量子化数１のΔΣモジュレータとオーバーサンプリングが同じ場合でも、量子化数１のΔΣモジュレータよりも高い分解能を有する。また、半導体集積回路１００が含むループフィルタの数を増加させることにより、半導体集積回路１００の次数を増加させて分解能をさらに改善することができる。なお、分解能を維持しながらオーバーサンプリングを低下させることにより、半導体集積回路１００の変換速度を速くすることができる。

以上、実施の形態１に係る半導体集積回路によれば、ΔΣモジュレータとして機能する半導体集積回路の製造コストを低減しながら、当該半導体集積回路の分解能を向上させることができる。

実施の形態２．
実施の形態２においては、図３の全差動ＤＡＣ１３１が容量アレイ型の全差動ＤＡＣである場合の当該全差動ＤＡＣの具体的な構成について説明する。実施の形態２に係る半導体集積回路の構成は、図３のＡＤＣ１２０，１３０が図５に示される容量型のＡＤＣ２２０（第１ＡＤＣ），ＡＤＣ２３０（第２ＡＤＣ）にそれぞれ置き換えられた構成である。これら以外の構成は、実施の形態１と同様であるため、説明を繰り返さない。

図５は、実施の形態２に係る半導体集積回路に含まれるＡＤＣ２２０，２３０の回路構成を示すブロック図である。ＡＤＣ２２０，２３０の構成は、図３の全差動ＤＡＣ１３１が全差動ＤＡＣ２３１に置き換えられた構成である。これ以外は同様であるため、説明を繰り返さない。

全差動ＤＡＣ２３１は、スイッチ２２１（第１スイッチ）と，スイッチ２２２（第２スイッチ）と、容量サブアレイＳａＡ_１（第１容量サブアレイ）と、容量サブアレイＳａＡ_２（第１容量サブアレイ）と、容量サブアレイＳａＡ_３（第１容量サブアレイ）と、容量サブアレイＳａＢ_１（第２容量サブアレイ）と、容量サブアレイＳａＢ_２（第２容量サブアレイ）と、容量サブアレイＳａＢ_３（第２容量サブアレイ）とを含む。

スイッチ２２１（第１スイッチ）は、シグナルグランドと差動対１３２の一方の入力端子との間に接続されている。スイッチ２２２は、シグナルグランドと差動対１３２の他方の入力端子との間に接続されている。

３つの容量サブアレイＳａＡ_１～ＳａＡ_３は、スイッチ２２１と差動対１３２の一方の入力端子との間の信号線Ｌｎ１（第１信号線）に接続されている。３つの容量サブアレイＳａＢ_１～ＳａＢ_３は、スイッチ２２２と差動対１３２の他方の入力端子との間の信号線Ｌｎ２（第２信号線）に接続されている。

容量サブアレイＳａＡ_１は、キャパシタＣＡ_１（第１キャパシタ）と、スイッチＳＡ_１（第３スイッチ）と、スイッチＳＡ_２（第４スイッチ）とを含む。キャパシタＣＡ_１は、信号線Ｌｎ１に接続されている。スイッチＳＡ_１は、キャパシタＣＡ_１と電源電圧（特定電圧）のノードとの間に接続されている。スイッチＳＡ_２は、キャパシタＣＡ_１とシグナルグランドとの間に接続されている。

容量サブアレイＳａＡ_２は、キャパシタＣＡ_２（第１キャパシタ）と、スイッチＳＡ_３（第３スイッチ）と、スイッチＳＡ_４（第４スイッチ）とを含む。キャパシタＣＡ_２は、信号線Ｌｎ１に接続されている。スイッチＳＡ_３は、キャパシタＣＡ_２と電源電圧のノードとの間に接続されている。スイッチＳＡ_４は、キャパシタＣＡ_２とシグナルグランドとの間に接続されている。

容量サブアレイＳａＡ_３は、キャパシタＣＡ_３（第１キャパシタ）と、スイッチＳＡ_５（第３スイッチ）と、スイッチＳＡ_６（第４スイッチ）とを含む。キャパシタＣＡ_３は、信号線Ｌｎ１に接続されている。スイッチＳＡ_５は、キャパシタＣＡ_３と電源電圧のノードとの間に接続されている。スイッチＳＡ_６は、キャパシタＣＡ_３とシグナルグランドとの間に接続されている。

容量サブアレイＳａＢ_１は、キャパシタＣＢ_１（第２キャパシタ）と、スイッチＳＢ_１（第５スイッチ）と、スイッチＳＢ_２（第６スイッチ）とを含む。キャパシタＣＢ_１は、信号線Ｌｎ２に接続されている。スイッチＳＢ_１は、キャパシタＣＢ_１と電源電圧のノードとの間に接続されている。スイッチＳＢ_２は、キャパシタＣＢ_１とシグナルグランドとの間に接続されている。

容量サブアレイＳａＢ_２は、キャパシタＣＢ_２（第２キャパシタ）と、スイッチＳＢ_３（第５スイッチ）と、スイッチＳＢ_４（第６スイッチ）とを含む。キャパシタＣＢ_２は、信号線Ｌｎ２に接続されている。スイッチＳＢ_３は、キャパシタＣＢ_２と電源電圧のノードとの間に接続されている。スイッチＳＢ_４は、キャパシタＣＢ_２とシグナルグランドとの間に接続されている。

容量サブアレイＳａＢ_３は、キャパシタＣＢ_３（第２キャパシタ）と、スイッチＳＢ_５（第５スイッチ）と、スイッチＳＢ_６（第６スイッチ）とを含む。キャパシタＣＢ_３は、信号線Ｌｎ２に接続されている。スイッチＳＢ_５は、キャパシタＣＢ_３と電源電圧のノードとの間に接続されている。スイッチＳＢ_６は、キャパシタＣＢ_３とシグナルグランドとの間に接続されている。

キャパシタＣＡ_１～ＣＡ_３，ＣＢ_１～ＣＢ_３の各々は、同じ容量値を有する。ＤＡＣ２３１に含まれるスイッチは、たとえばＣＭＯＳスイッチである。

スイッチ２２１，２２２の各々がＯＮ状態（導通状態）とされ、スイッチＳＡ_２，ＳＡ_４，ＳＡ_６，ＳＢ_２，ＳＢ_４，ＳＢ_６の各々がＯＮ状態とされることによりキャパシタＣＡ_１～ＣＡ_３，ＣＢ_１～ＣＢ_３の全ての電荷がリセットされる。この場合、全差動ＤＡＣ２３１は０Ｖを出力する。電荷のリセットに続いて、スイッチ２２１，２２２の各々がＯＦＦ状態（非導通状態）とされ、スイッチＳＡ_１，ＳＢ_１がＯＮ状態とされ、スイッチＳＡ_２，ＳＢ_２がＯＦＦ状態とされ、スイッチＳＡ_３，ＳＢ_３がＯＦＦ状態とされ、スイッチＳＡ_４，ＳＢ_４がＯＮ状態とされ、スイッチＳＡ_５，ＳＢ_５がＯＦＦ状態とされ、スイッチＳＡ_６，ＳＢ_６がＯＮ状態とされることにより、全差動ＤＡＣ２３１はＶｒ／３，－Ｖｒ／３ｒの電圧を出力する。続いて、スイッチ２２１，２２２の各々がＯＦＦ状態とされ、スイッチＳＡ_１，ＳＢ_１がＯＮ状態とされ、スイッチＳＡ_２，ＳＢ_２がＯＦＦ状態とされ、スイッチＳＡ_３，ＳＢ_３がＯＮ状態とされ、スイッチＳＡ_４，ＳＢ_４がＯＦＦ状態とされ、スイッチＳＡ_５，ＳＢ_５がＯＦＦ状態とされ、スイッチＳＡ_６，ＳＢ_６がＯＮ状態とされて、全差動ＤＡＣ２３１は２Ｖｒ／３，－２Ｖｒ／３ｒの電圧を出力する。

実施の形態２に係る半導体集積回路においては、ＡＤＣ２２０，２３０の各々に内蔵される全差動ＤＡＣ２３１のサイズを縮小することができる。また、ＣＭＯＳプロセスにおいて同じ容量の複数のキャパシタを並列に配置することにより、相対ばらつきを低減することができる。その結果、全差動ＤＡＣ２３１の出力電圧の精度を改善することができる。全差動ＤＡＣ２３１の設計によっては、１０ｂｉｔ程度まで変換誤差を低減することができる。

以上、実施の形態２に係る半導体集積回路によれば、ΔΣモジュレータとして機能する半導体集積回路の製造コストを低減しながら、当該半導体集積回路の分解能を向上させることができるとともに、当該半導体集積回路の製造ばらつきおよび変換誤差を低減することができる。

実施の形態３．
実施の形態２においては、半導体集積回路に含まれる２つのＡＤＣの各々が１．５ｂｉｔＡＤＣであり、アナログ信号を３つの離散値に変換する構成について説明した。実施の形態３においては、当該ＡＤＣがアナログ信号を３つより大きい個数の離散値に変換する構成について説明する。実施の形態３に係る半導体集積回路の構成は、図３のＡＤＣ１２０，１３０、コンパレータ１３４３、およびエンコーダ１３４４が図６に示される容量型のＡＤＣ３２０（第１ＡＤＣ）、ＡＤＣ３３０（第２ＡＤＣ）、コンパレータ３３４３、およびエンコーダ３３４４にそれぞれ置き換えられた構成である。これら以外の構成は、実施の形態１と同様であるため、説明を繰り返さない。

図６は、実施の形態３に係る半導体集積回路に含まれるＡＤＣ３２０，３３０の回路構成を示すブロック図である。ＡＤＣ３２０，３３０の構成は、図５の全差動ＤＡＣ２３１が全差動ＤＡＣ３３１に置き換えられた構成である。全差動ＤＡＣ３３１の構成は、図５の信号線Ｌｎ１，Ｌｎ２の各々に接続された容量サブアレイの数が３個からＮ個（Ｎは４以上の自然数）に変更された構成である。以下では、信号線Ｌｎ１に接続された容量サブアレイをＳａＡ_ｋ（第１容量サブアレイ）と表し、信号線Ｌｎ２に接続された容量サブアレイをＳａＢ_ｋ（第２容量サブアレイ）と表す（ｋは１以上Ｎ以下の自然数）。これ以外は同様であるため、説明を繰り返さない。

図６に示されるように、容量サブアレイＳａＡ_ｋは、キャパシタＣＡ_ｋ（第１キャパシタ）と、スイッチＳＡ_２ｋ－１（第３スイッチ）と、スイッチＳＡ_２ｋ（第４スイッチ）とを含む。キャパシタＣＡ_ｋは、信号線Ｌｎ１に接続されている。スイッチＳＡ_２ｋ－１は、キャパシタＣＡ_ｋと電源電圧のノードとの間に接続されている。スイッチＳＡ_２ｋは、キャパシタＣＡ_ｋとシグナルグランドとの間に接続されている。

容量サブアレイＳａＢ_ｋは、キャパシタＣＢ_ｋ（第２キャパシタ）と、スイッチＳＢ_２ｋ－１（第５スイッチ）と、スイッチＳＢ_２ｋ（第６スイッチ）とを含む。キャパシタＣＢ_ｋは、信号線Ｌｎ２に接続されている。スイッチＳＢ_２ｋ－１は、キャパシタＣＢ_ｋと電源電圧のノードとの間に接続されている。スイッチＳＢ_２ｋは、キャパシタＣＢ_ｋとシグナルグランドとの間に接続されている。

キャパシタＣＡ_１～ＣＡ_Ｎ，ＣＢ_１～ＣＢ_Ｎの各々は、同じ容量値を有する。ＤＡＣ３３１に含まれるスイッチは、たとえばＣＭＯＳスイッチである。

図７は、実施の形態３に係る半導体集積回路においてＮが８である場合のタイミングチャートである。図７に示されるように、全差動ＤＡＣ３３１は、０、Ｖｒ／８、２Ｖｒ／８、３Ｖｒ／８、４Ｖｒ／８、５Ｖｒ／８、６Ｖｒ／８、および７Ｖｒ／８を出力する。

コンパレータ３３４３は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮと全差動ＤＡＣ３３１からの出力電圧との大小関係に応じた信号ＶＣをエンコーダ３３４４に出力する。エンコーダ３３４４は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮがＶｒ／８以下の場合、０ｂ０００を出力する。エンコーダ３３４４は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮがＶｒ／８より大きく２Ｖｒ／８以下の場合、０ｂ００１を出力する。エンコーダ３３４４は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮが２Ｖｒ／８より大きく３Ｖｒ／８以下の場合、０ｂ０１０を出力する。エンコーダ３３４４は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮが３Ｖｒ／８より大きく４Ｖｒ／８以下の場合、０ｂ０１１を出力する。エンコーダ３３４４は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮが４Ｖｒ／８より大きく５Ｖｒ／８以下の場合、０ｂ１００を出力する。エンコーダ３３４４は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮが５Ｖｒ／８より大きく６Ｖｒ／８以下の場合、０ｂ１０１を出力する。エンコーダ３３４４は、差動入力信号Ｖ_ＩＰ，Ｖ_ＩＮが６Ｖｒ／８より大きく７Ｖｒ／８以下の場合、０ｂ１１０を出力する。なお、他の回路の動作は図４に示されるタイミングチャートと同様であるため、説明を繰り返さない。

以上の一連の動作により、実施の形態３に係る半導体集積回路は、量子化ｌｏｇ_２（Ｎ－１）ｂｉｔの２次のΔΣモジュレータとして機能する。実施の形態３に係る半導体集積回路は、オーバーサンプリングが量子化数１．５ｂｉｔのΔΣモジュレータと同じでもより高分解能なΔΣモジュレータとして機能する。また、半導体集積回路が複数のループフィルタを含むことにより、ΔΣモジュレータの次数が向上し、その結果、ΔΣモジュレータの分解能をさらに改善することができる。

実施の形態３に係る半導体集積回路によれば、ＡＤＣ３２０，３３０の各々に内蔵される全差動ＤＡＣ３３１のサイズを縮小することができる。また、ＣＭＯＳプロセスにおいて同じ容量の複数のキャパシタを並列に配置することにより、相対ばらつきを低減することができる。その結果、全差動ＤＡＣ３３１の出力電圧の精度を改善することができる。全差動ＤＡＣ３３１の設計によっては、１０ｂｉｔ程度まで変換誤差を低減することができる。

以上、実施の形態３に係る半導体集積回路によれば、ΔΣモジュレータとして機能する半導体集積回路の製造コストを低減しながら、当該半導体集積回路の分解能を向上させることができるとともに、当該半導体集積回路の製造ばらつきおよび変換誤差を低減することができる。

実施の形態４．
実施の形態１～３において、差動入力信号がフィードフォワード用のＡＤＣに直接入力される構成について説明した。実施の形態４においては、差動入力信号が積分器を介して当該ＡＤＣに入力される構成について説明する。

図８は、実施の形態４に係る半導体集積回路４００の機能構成を示すブロック図である。半導体集積回路４００の構成は、図１の積分器１１０が４１０に置き換えられているとともに、スイッチ４０１（第１５スイッチ），スイッチ４０２（第１６スイッチ）が追加された構成である。これら以外は同様であるため、説明を繰り返さない。

図８に示されるように、積分器４１０からＡＤＣ１３０に信号Ｖ２_ＩＰ，Ｖ２_ＮＰが出力される。スイッチ４０１は、信号Ｖ２_ＩＰを受けるＡＤＣ１３０の一方の入力端子（差動対１３３の一方の入力端子）とシグナルグランドとの間に接続されている。スイッチ４０２は、信号Ｖ２_ＮＰを受けるＡＤＣ１３０の他方の入力端子（差動対１３３の他方の入力端子）とシグナルグランドとの間に接続されている。

図９は、図８の積分器４１０の回路構成を示すブロック図である。積分器４１０の構成は、図２のスイッチトキャパシタ回路１１１が４１１に置き換えられた構成である。スイッチトキャパシタ回路４１１の構成は、図２のキャパシタ１５１とスイッチ１６３との間のノードから差動入力信号Ｖ_ＩＰに対応する信号Ｖ２_ＩＰが出力されているとともに、図２のキャパシタ１５２とスイッチ１７３との間のノードから差動入力信号Ｖ_ＮＰに対応する信号Ｖ２_ＮＰが出力されている構成である。これら以外は同様であるため、説明を繰り返さない。

図８および図９を参照しながら、キャパシタ１５１，１５２に蓄えられた電荷をキャパシタ１１３，１１４に転送するタイミングにおいて、スイッチ４０１，４０２がＯＦＦ状態とされる。積分器４１０においてサンプリングされた差動入力信号Ｖ_ＩＰ，Ｖ_ＮＰの電圧をそれぞれ有する信号Ｖ２_ＩＰ，Ｖ２_ＮＰがＡＤＣ１３０に出力される。

実施の形態４に係る半導体集積回路によれば、差動入力信号Ｖ_ＩＰ，Ｖ_ＮＰが積分器４１０の積分動作と同期してサンプリングされてフィードフォワードされるため、実施の形態１よりも高精度にアナログ信号をデジタル信号に変換することができる。

以上、実施の形態４に係る半導体集積回路によれば、ΔΣモジュレータとして機能する半導体集積回路の製造コストを低減しながら、当該半導体集積回路の分解能を向上させることができるとともに、実施の形態１よりもＡＤ変換の精度を向上させることができる。

実施の形態５．
実施の形態１～４においては、差動入力信号をフィードフォワードする構成について説明した。実施の形態５においては、差動入力信号に加えて積分器の出力信号をフィードフォワードする構成について説明する。

図１０は、実施の形態５に係る半導体集積回路５００の機能構成を示すブロック図である。半導体集積回路５００の構成は、図８の半導体集積回路４００の構成にＡＤＣ５３０が追加されているとともに、デジタル演算部１４０が５４０に置き換えられた構成である。デジタル演算部５４０は、図１のデジタル演算部１４０に乗算ブロック５４１が追加されているとともに、加算ブロック１４２が５４２に置き換えられた構成である。これら以外は同様であるため、説明を繰り返さない。

図１０に示されるように、ＡＤＣ５３０は、積分器４１０の出力信号ｘ１を受けてデジタル信号ｖｄｉ２（第３デジタル信号）を出力する。ＡＤＣ５３０は、ＡＤＣ１２０，１３０の各々と同様の構成を有する。

乗算ブロック５４１は、ＡＤＣ５３０からのデジタル信号に予め定められた重み（係数）を乗じて、重み付けられたデジタル信号を加算ブロック５４２に出力する。加算ブロック５４２は、乗算ブロック１４１を介するＡＤＣ１３０からのデジタル信号、ＡＤＣ１２０からのデジタル信号、乗算ブロック５４１を介するＡＤＣ５３０からのデジタル信号を加算して出力信号ＰＤＭ＿ＯＵＴを生成し、ＤＦＦ１９０を介して出力信号ＰＤＭ＿ＯＵＴを出力する。なお、複数の積分器が縦続接続されている場合、複数の積分器の出力信号をそれぞれ受けてデジタル演算部に出力する複数のＡＤＣが設けられてもよい。

半導体集積回路５００によれば、積分器４１０から出力される信号がデジタル値に変換されてフィードフォワードされるため、実施の形態４よりもさらに高精度にアナログ信号をデジタル信号に変換することができる。

以上、実施の形態５に係る半導体集積回路によれば、ΔΣモジュレータとして機能する半導体集積回路の製造コストを低減しながら、当該半導体集積回路の分解能を向上させることができるとともに、実施の形態４よりもＡＤ変換の精度を向上させることができる。

今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わせて実施することも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１００，４００，５００ 半導体集積回路、１０２ ループフィルタ、１１０，４１０ 積分器、１１１，４１１ スイッチトキャパシタ回路、１１２ 全差動増幅器、１１３，１１４，１５１，１５２，ＣＡ_１～ＣＡ_３，ＣＡ_Ｎ，ＣＡ_ｋ，ＣＢ_１～ＣＢ_３，ＣＢ_Ｎ，ＣＢ_ｋ キャパシタ、１３２，１３３ 差動対、１３４ エンコード部、１３５ クロック分周器、１３６ ロジック、１４０，５４０ デジタル演算部、１４１，５４１ 乗算ブロック、１４２，５４２ 加算ブロック、１６１～１６４，１７１～１７４，２２１，２２２，４０１，４０２，ＳＡ_１～ＳＡ_６，ＳＡ_２ｋ，ＳＢ_１～ＳＢ_６，ＳＢ_２ｋ スイッチ、１３４１，１３４２ 電流源、１３４３，３３４３ コンパレータ、１３４４，３３４４ エンコーダ、Ｃｋ_１～Ｃｋ_３ クロック、１３１，２３１，３３１ 全差動ＤＡＣ、Ｌｎ１，Ｌｎ２ 信号線、ＳａＡ_１～ＳａＡ_３，ＳａＡ_ｋ，ＳａＢ_１～ＳａＢ_３，ＳａＢ_ｋ 容量サブアレイ。

Claims (6)

1. 差動入力信号を受けて出力信号を出力する半導体集積回路であって、
   前記差動入力信号および前記出力信号の差分の積分値を出力する積分器と、
   前記積分器の出力を受けるループフィルタと、
   前記ループフィルタからの信号を受けて第１デジタル信号を出力する第１ＡＤＣと、
   前記差動入力信号を受けて第２デジタル信号を出力する第２ＡＤＣと、
   重み付けられた前記第２デジタル信号に前記第１デジタル信号を加算して前記出力信号を生成するデジタル演算部とを備え、
   前記第１ＡＤＣおよび前記第２ＡＤＣの各々は、アナログ信号を互いに異なる３つ以上の離散値に変換する、半導体集積回路。
2. 前記第１ＡＤＣおよび前記第２ＡＤＣの各々は、
   容量アレイ型の全差動ＤＡＣと、
   前記全差動ＤＡＣからの信号に対応する電流を出力する第１差動対と、
   前記差動入力信号に対応する電流を出力する第２差動対と、
   前記第１差動対からの電流および前記第２差動対からの電流の加算値を電圧に変換し、当該電圧を前記第２デジタル信号に変換するエンコード部とを含む、請求項１に記載の半導体集積回路。
3. 前記全差動ＤＡＣは、
   前記第１差動対の一方の入力端子に接続された第１スイッチと、
   前記第１差動対の他方の入力端子に接続された第２スイッチと、
   前記第１スイッチと前記第１差動対の一方の入力端子との間の第１信号線に接続された少なくとも３つの第１容量サブアレイと、
   前記第２スイッチと前記第１差動対の他方の入力端子との間の第２信号線に接続された少なくとも３つの第２容量サブアレイとを含み、
   前記第１容量サブアレイの数は、前記第２容量サブアレイの数と同じであり、
   前記第１容量サブアレイの各々は、
   前記第１信号線に接続された第１キャパシタと、
   前記第１キャパシタと特定電圧のノードとの間に接続された第３スイッチと、
   前記第１キャパシタと接地電圧のノードとの間に接続された第４スイッチとを含み、
   前記第２容量サブアレイの各々は、
   前記第２信号線に接続され、前記第１キャパシタと同じ容量を有する第２キャパシタと、
   前記第２キャパシタと前記特定電圧のノードとの間に接続された第５スイッチと、
   前記第２キャパシタと前記接地電圧のノードとの間に接続された第６スイッチとを含む、請求項２に記載の半導体集積回路。
4. 前記第１容量サブアレイの数および前記第２容量サブアレイの数の各々は、４以上である、請求項３に記載の半導体集積回路。
5. 前記積分器は、
   全差動増幅器と、
   前記出力信号を受ける第１ＤＡＣおよび第２ＤＡＣと、
   前記全差動増幅器の一方の入力端子と一方の出力端子との間に接続された第１積分用キャパシタと、
   前記全差動増幅器の他方の入力端子と他方の出力端子との間に接続された第２積分用キャパシタと、
   前記差動入力信号の一方を受ける第７スイッチと、
   前記全差動増幅器の一方の入力端子に接続される第８スイッチと、
   前記第７スイッチおよび前記第８スイッチとの間に接続された第１サンプリング用キャパシタと、
   前記第１ＤＡＣと、前記第７スイッチおよび前記第１サンプリング用キャパシタの間のノードとの間に接続された第９スイッチと、
   接地電圧のノードと、前記第１サンプリング用キャパシタおよび前記第８スイッチの間のノードとの間に接続された第１０スイッチと、
   前記差動入力信号の他方を受ける第１１スイッチと、
   前記全差動増幅器の他方の入力端子に接続される第１２スイッチと、
   前記第１１スイッチおよび前記第１２スイッチとの間に接続された第２サンプリング用キャパシタと、
   前記第２ＤＡＣと、前記第１１スイッチおよび前記第２サンプリング用キャパシタの間のノードとの間に接続された第１３スイッチと、
   前記接地電圧のノードと、前記第２サンプリング用キャパシタおよび前記第１２スイッチの間のノードとの間に接続された第１４スイッチとを含み、
   前記半導体集積回路は、
   前記接地電圧のノードと、前記第１サンプリング用キャパシタおよび前記第２ＡＤＣの一方の入力端子との間に接続された第１５スイッチと、
   前記接地電圧のノードと、前記第２サンプリング用キャパシタおよび前記第２ＡＤＣの他方の入力端子との間に接続された第１６スイッチとをさらに備える、請求項１～４のいずれか１項に記載の半導体集積回路。
6. 前記半導体集積回路は、前記積分器からの信号を受けて第３デジタル信号を出力する第３ＡＤＣをさらに備え、
   前記デジタル演算部は、重み付けられた前記第２デジタル信号および重み付けられた前記第３デジタル信号に、前記第１デジタル信号を加算して前記出力信号を生成し、
   前記第３ＡＤＣは、アナログ信号を互いに異なる３つ以上の離散値に変換する、請求項１～５のいずれか１項に記載の半導体集積回路。

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