CN107294537B - 一种基于Sigma Delta Modulator的模数转换器 - Google Patents

一种基于Sigma Delta Modulator的模数转换器 Download PDF

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Abstract

本发明提供了一种较高精度的模数转换器结构，主要由第一延时积分器、第一时钟比较器、第一抽取器、第二抽取器、第二延时积分器、第二时钟比较器、第一加法器、第二加法器以及第三加法器组成，可以达到较高精度的模数转换，同时在不增加数字处理复杂度的情况下实现较快的转换速度。

Description

一种基于Sigma Delta Modulator的模数转换器
技术领域
本发明涉及混合集成电路领域，尤其涉及一种模数转换器。
背景技术
Sigma Delta Modulator模数转换器广泛用于低速信号读出电路中。它以高过采样率将低速模拟信号转换成高速数字信号，经过数字电路滤波处理，可以达到很高的信噪比。Sigma Delta Modulator模数转换器是通过过采样技术和噪声整形技术抑制有效频率范围内的量化噪声，再通过数字滤波器就可以得到高精度的数字输出。通常过采样率越高，调制器的阶数越高，模数转换器的转换精度越高。然而在追求高精度的同时，转换时间往往较长，不利于低功耗应用(特别是高精度低数据率的应用，比如传感器测量)。如果采用更高阶的Sigma Delta Modulator模数转换器，可以在得到高精度输出的同时减少转换时间，但是这需要增加相对应的处理器件，如数字滤波器，即增加了器件负担，也增加了信号处理的复杂度。
而另一种常用的Two-Step模数转换器中，其电路结构较为简单，然而对于 Two-Step模数转换器来讲放大器的精度决定了该模数转换器的精度，而这种精度往往取决于匹配精度，所以Two-Step模数转换器要达到高精度的模数转换很难。
发明内容
基于此，本发明提供了一种较高精度的基于Sigma Delta Modulator的模数转换器结构，在不增加数字处理复杂度的情况下实现较快的转换速度，采用的技术方案如下：
在本发明的一方面，提供了一种基于Sigma Delta Modulator的模数转换器，包括：
第一延时积分器401、第一时钟比较器402、第一抽取器403、第二抽取器 404、第二延时积分器405和第二时钟比较器406；还包括第一加法器407、第二加法器408、第三加法器409；
其中，第一加法器407的同相输入端与输入信号X连接，输出端与第一延时积分器401的输入端连接；第一时钟比较402的输入端与第一延时积分器401 的输出端连接，第一时钟比较402的输出端输出信号Y1，并连接至第一加法器的反相输入端；
第一抽取器403的第一端与第一延时积分器401的输出端连接，第一抽取器403的第二端与第二加法器408的同相输入端连接，第二抽取器404的第一端与第一时钟比较器402的输出端连接，第二抽取器404的第二端与第二加法器408的反相输入端连接；
第二加法器408的输出端与第三加法器409的同相输入端连接，第三加法器409的输出端与第二延时积分器405的输入端连接；第二时钟比较406的输入端与第二延时积分器405的输出端连接，第二时钟比较406的输出端输出信号Y2，并连接至第三加法器408的反相输入端；
其中，第一延时积分器401和第二延时积分器402均包含一个复位信号端 RST。
进一步的，输入信号X减去第一个输出Y1后的信号经过第一延时积分器 401再经过第一时钟比较器402得到输出Y1；同时延时积分器401被周期复位信号RST周期复位；第一延时积分器401的输出信号经过第一抽取器403后得到输出信号X1，第一时钟比较器402的输出端信号Y1经过第二抽取器404后得到输出信号YD1，输入信号X1减去YD1作为输出信号X1减去YD1作为第三加法器409的输出端信号XIN1；输出端信号XIN1减去第二个输出Y2后的信号经过第二延时积分器405再经过第二时钟比较器406得到第二输出Y2；最后输出的值y等于：
y＝[y1(1)+y1(2)+…+y1(N)]*N+[y2(1)+y2(2)+…+y2(N)]
y1(1)表示Y1的第一个值，y1(2)表示Y1的第二个值，以此类推；
y2(1)表示Y2的第一个值，y2(2)表示Y2的第二个值，以此类推；
N表示周期复位信号的周期数。
进一步地，第一延时积分器401和第二延时积分器405的复位信号均为RST；第一抽取器403和第二抽取器404的抽取器信号均为DEC；且抽取器信号DEC高有效要先于复位信号RST高有效。
进一步的，复位信号的周期数N＝2m，其中，m为大于等于0的整数。
在本发明的另一方面，提供了一种基于Sigma Delta Modulator的模数转换器，包括：
二选一数据选择器1005、第四加法器1007、第五加法器1008、第三延时积分器1001、第三时钟比较器1002、第三抽取器1003、第四抽取器1004；
二选一数据选择器1005的输出端与第四加法器1007的同相输入端连接，第四加法器1007的输出端与第三延时积分器1001的输入端连接，第三时钟比较器1002的输入端与第三延时积分器1001的输出端连接，第三时钟比较1002 的输出端输出信号Y，并连接至第四加法器1007的反相输入端；
第三抽取器1003的第一端与第三延时积分器1001的输出端连接，第三抽取器1003的第二端与第五加法器1008的同相输入端连接，第四抽取器1004的第一端与第三时钟比较器1002的输出端连接，第四抽取器1004的第二端与第五加法器1008的反相输入端连接；
输入信号X连接二选一数据选择器1005的第一输入端，第五加法器1008 的输出端连接二选一数据选择器1005的第二输入端；
其中，第三延时积分器1001包含一个复位信号端RST，第三抽取器1003 和第四抽取器1004的抽取器信号均为DEC。
进一步地，通过二选一数据选择器1005的控制端SEL选择X作为1阶Sigma DeltaModulator的输入，同时第三延时积分器1001复位；然后运行N1周期得到输出Y的N1个输出，这N1个输出Y累加得到数字码DH；运行N1个周期后通过第三抽取器1003和第四抽取器1004得到当前的量化误差值XIN1，同时通过SEL选择XIN1作为1阶Sigma Delta Modulator的输入，同时第三延时积分器1001复位；再运行N2个周期得到输出Y的N2个输出，这N2个输出累加得到数字码DL；最后的转换结果为DH*N2+DL。
本发明的基于Sigma Delta Modulator的模数转换器结构中，综合了sigma deltamodulator模数转换器和two step模数转换器这两种模数转换器的优点，可以达到较高精度的模数转换，同时在不增加数字处理复杂度的情况下实现较快的转换速度。而且模数转换器的精度对器件匹配精度不敏感，后续数字处理电路也可较为简单。
并且通过控制时序的方式使得整个电路结构共用同一个1阶Sigma DeltaModulator，从而进一步简化模数转换器的结构。
附图说明
图1为本发明一实施例的基于Sigma Delta Modulator的模数转换器的结构示意图；
图2为本发明一实施例的复位信号RST和抽取器信号DEC的控制波形图；
图3位本发明另一实施例的基于Sigma Delta Modulator的模数转换器的结构示意图；
图4为本发明另一实施例的时序控制波形图；
图5本发明基于Sigma Delta Modulator的模数转换器结构中模拟部分的电路结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步的详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不限定本发明的保护范围。
如图1所示，在本发明一个实施例中，提供了一种基于Sigma Delta Modulator 的模数转换器，包括：第一延时积分器401、第一时钟比较器402、第一抽取器 403、第二抽取器404、第二延时积分器405和第二时钟比较器406；还包括第一加法器407、第二加法器408、第三加法器409。
其中，第一加法器407的同相输入端与输入信号X连接，输出端与第一延时积分器401的输入端连接；第一时钟比较器402的输入端与第一延时积分器 401的输出端连接，第一时钟比较402的输出端输出信号Y1，并连接至第一加法器的反相输入端。
第一抽取器403的第一端与第一延时积分器401的输出端连接，第一抽取器403的第二端与第二加法器408的同相输入端连接，第二抽取器404的第一端与第一时钟比较器402的输出端连接，第一抽取器403的第二端与第二加法器408的反相输入端连接。
第二加法器408的输出端与第三加法器409的同相输入端连接，第三加法器409的输出端与第二延时积分器405的输入端连接；第二时钟比较406的输入端与第二延时积分器405的输出端连接，第二时钟比较406的输出端输出信号Y2，并连接至第三加法器408的反相输入端。
其中，第一延时积分器401和第二延时积分器402均包含一个复位信号端 RST。
输入信号X减去第一个输出Y1后的信号经过第一延时积分器401再经过第一时钟比较器402得到输出Y1。同时延时积分器401被周期复位信号RST周期复位。第一延时积分器401的输出信号经过第一抽取器403后得到输出信号X1，第一时钟比较器402的输出端信号Y1经过第二抽取器404后得到输出信号YD1，输出信号X1减去YD1作为第二加法器的输出端信号XIN1；输出端信号XIN1减去第二个输出Y2后的信号经过第二延时积分器405再经过第二时钟比较器406得到第二输出Y2。
在一个实施例中，第一延时积分器401和第二延时积分器405的复位信号均为RST。第一抽取器403和第二抽取器404的抽取器信号均为DEC。其中，复位信号RST和抽取器信号DEC的控制波形如图5所示。在附图5所示的控制波形中，抽取器信号DEC高有效要先于复位信号RST高有效，抽取信号DEC 和复位信号RST的周期都为N个周期。
输入X和输出Y1的差值经过延时积分器401，再通过第一时钟比较器402 得到输出Y1。第一时钟比较器402存在量化误差Q。该结构的数学表达式为
Y1(Z)＝Z^(-1)X(Z)+(1-Z^(-1))Q(Z)；
Z表示Z变换，Z^(-1)表示一个单位采样延时，Y1(Z)表示输出Y1的Z变换， X(Z)表示输入X的Z变换，Q(Z)表示量化误差Q的Z变换。
y1(1)+…+y1(n)＝x(1)+…+x(n)+q(n)-q(0)；
y1(n)表示输出Y1第n个采样时间的值，x(n)表示输入X第n个采样时间的值，q(n)表示量化误差Q第n个采样时间的值。
在每次做模数转换的时候对电路进行复位，即q(0)＝0，此时：
y1(1)+…+y1(n)＝x(1)+…+x(n)+q(n)；
根据附图1中的模数转换器结构，最后输出的值y等于：
y＝[y1(1)+y1(2)+…+y1(N)]*N+[y2(1)+y2(2)+…+y2(N)]
其中，y1(1)表示Y1的第一个值，y1(2)表示Y1的第二个值，以此类推；
y2(1)表示Y2的第一个值，y2(2)表示Y2的第二个值，以此类推；
N表示周期复位信号的期数。通常采用2m方便计算。这样输出精度就能够达到2m位。
通过上述结构，本发明基于Sigma Delta Modulator的模数转换器可以达到较高精度的模数转换，同时在不增加数字处理复杂度的情况下实现较快的转换速度。而且该模数转换器的精度对器件匹配精度不敏感，后续数字处理电路也可较为简单。
如附图3所示，在一个实施例中，基于Sigma Delta Modulator的模数转换器包括：二选一数据选择器1005、第四加法器1007、第五加法器1008、第三延时积分器1001、第三时钟比较器1002、第三抽取器1003、第四抽取器1004。
其中，二选一数据选择器1005的输出端与第四加法器1007的同相输入端连接，第四加法器1007的输出端与第三延时积分器1001的输入端连接，第三时钟比较器1002的输入端与第三延时积分器1001的输出端连接，第三时钟比较1002的输出端输出信号Y，并连接至第四加法器1007的反相输入端。
第三抽取器1003的第一端与第三延时积分器1001的输出端连接，第三抽取器1003的第二端与第五加法器1008的同相输入端连接，第四抽取器1004的第一端与第三时钟比较器1002的输出端连接，第四抽取器1004的第二端与第五加法器1008的反相输入端连接。
输入信号X连接二选一数据选择器1005的第一输入端，第五加法器1008 的输出端连接二选一数据选择器1005的第二输入端。
第三延时积分器1001包含一个复位信号端RST，第三抽取器1003和第四抽取器1004的抽取器信号均为DEC。
在一个实施例中，基于Sigma Delta Modulator的模数转换器中的时序控制波形图如附图4所示，首先，通过二选一数据选择器1005的控制端SEL选择X 作为1阶SigmaDelta Modulator的输入，同时第三延时积分器1001复位；可选地，当控制端SEL为1时，二选一数据选择器1005选择X作为1阶Sigma Delta Modulator的输入。然后运行N1周期得到输出Y的N1个输出，这N1个输出Y 累加得到数字码DH；运行N1个周期后通过抽取器1003和1004得到当前的量化误差值XIN1，同时通过SEL选择XIN1作为1阶Sigma Delta Modulator的输入，同时第三延时积分器1001复位；再运行N2个周期得到输出Y的N2个输出，这N2个输出累加得到数字码DL。最后的转换结果为DH*N2+DL。
在这个实施例中，通过控制时序的方式使得整个电路结构共用同一个1阶 SigmaDelta Modulator，从而进一步简化模数转换器的结构。
在一个实施例中，本发明的基于Sigma Delta Modulator的模数转换器结构中模拟部分的电路可以采用附图5所示的电路结构。如附图5所示，该电路结构采用全差分的方式实现，输入信号为VI+和VI-，参考电压是VR+和VR-，根据时钟比较器703的输出DZ来控制交叉开关801，802，803，804进而实现反馈。进一步地，全差分运算放大器702采用常见的运算放大器结构，比如Folded Cascade。该电路中所有的开关601，602，603，604，605，606，607，608，609， 610，611，612，613，614，615，616，617，618通过状态机控制其开关状态从而实现附图2中的功能。同时由于是全差分结构，故601和621，602和622，的控制信号相同，其余相对应的开关的控制信号也都相同，在此不再赘述。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (4)

1.一种基于SigmaDeltaModulator的模数转换器，其特征在于，包括：
第一延时积分器(401)、第一时钟比较器(402)、第一抽取器(403)、第二抽取器(404)、第二延时积分器(405)、第二时钟比较器(406)、第一加法器(407)、第二加法器(408)和第三加法器(409)；
第一加法器(407)的同相输入端与输入信号X连接，输出端与第一延时积分器(401)的输入端连接；第一时钟比较器(402)的输入端与第一延时积分器(401)的输出端连接，第一时钟比较(402)的输出端输出信号Y1，并连接至第一加法器的反相输入端；
第一抽取器(403)的第一端与第一延时积分器(401)的输出端连接，第一抽取器(403)的第二端与第二加法器(408)的同相输入端连接，第二抽取器(404)的第一端与第一时钟比较器(402)的输出端连接，第二抽取器(404)的第二端与第二加法器(408)的反相输入端连接；
第二加法器(408)的输出端与第三加法器(409)的同相输入端连接，第三加法器(409)的输出端与第二延时积分器(405)的输入端连接；第二时钟比较(406)的输入端与第二延时积分器(405)的输出端连接，第二时钟比较(406)的输出端输出信号Y2，并连接至第三加法器(408)的反相输入端；
其中，第一延时积分器(401)和第二延时积分器(402)均包含一个周期复位信号端RST；
输入信号X减去第一个输出Y1后的信号经过第一延时积分器(401)再经过第一时钟比较器(402)得到输出Y1；同时延时积分器(401)被周期复位信号RST周期复位；第一延时积分器(401)的输出信号经过第一抽取器(403)后得到输出信号X1，第一时钟比较器(402)的输出端信号Y1经过第二抽取器(404)后得到输出信号YD1，输出信号X1减去YD1作为第二加法器(408)的输出端信号XIN1；输出端信号XIN1减去第二个输出Y2后的信号经过第二延时积分器(405)再经过第二时钟比较器(406)得到第二输出Y2；最后输出的值y等于：
y＝[y1(1)+y1(2)+…+y1(N)]*N+[y2(1)+y2(2)+…+y2(N)]
y1(1)表示Y1的第一个值，y1(2)表示Y1的第二个值，以此类推；
y2(1)表示Y2的第一个值，y2(2)表示Y2的第二个值，以此类推；
N表示周期复位信号的周期数。
2.根据权利要求1所述的基于Sigma Delta Modulator的模数转换器，其特征在于：
第一延时积分器(401)和第二延时积分器(405)的复位信号均为RST；第一抽取器(403)和第二抽取器(404)的抽取器信号均为DEC；且抽取器信号DEC高有效要先于复位信号RST高有效。
3.根据权利要求1或2所述的基于Sigma Delta Modulator的模数转换器，其特征在于：
复位信号的周期数N＝2m，其中，m为大于等于0的整数。
4.一种基于Sigma Delta Modulator的模数转换器，其特征在于，包括：
二选一数据选择器(1005)、第四加法器(1007)、第五加法器(1008)、第三延时积分器(1001)、第三时钟比较器(1002)、第三抽取器(1003)、第四抽取器(1004)；
二选一数据选择器(1005)的输出端与第四加法器(1007)的同相输入端连接，第四加法器(1007)的输出端与第三延时积分器(1001)的输入端连接，第三时钟比较器(1002)的输入端与第三延时积分器(1001)的输出端连接，第三时钟比较(1002)的输出端输出信号Y，并连接至第四加法器(1007)的反相输入端；
第三抽取器(1003)的第一端与第三延时积分器(1001)的输出端连接，第三抽取器(1003)的第二端与第五加法器(1008)的同相输入端连接，第四抽取器(1004)的第一端与第三时钟比较器(1002)的输出端连接，第四抽取器(1004)的第二端与第五加法器(1008)的反相输入端连接；
输入信号X连接二选一数据选择器(1005)的第一输入端，第五加法器(1008)的输出端连接二选一数据选择器(1005)的第二输入端；
其中，第三延时积分器(1001)包含一个复位信号端RST，第三抽取器(1003)和第四抽取器(1004)的抽取器信号均为DEC；
通过二选一数据选择器(1005)的控制端SEL选择X作为1阶SigmaDeltaModulator的输入，同时第三延时积分器(1001)复位；然后运行N1周期得到输出Y的N1个输出，N1个输出Y累加得到数字码DH；运行N1个周期后通过第三抽取器(1003)和第四抽取器(1004)得到当前的量化误差值XIN1，同时通过SEL选择XIN1作为1阶SigmaDeltaModulator的输入，同时第三延时积分器(1001)复位；再运行N2个周期得到输出Y的N2个输出，N2个输出累加得到数字码DL；最后的转换结果为DH*N2+DL。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06237176A (ja) * 1990-04-06 1994-08-23 General Electric Co <Ge> 三次シグマ−デルタ・アナログ−デジタル変換器回路網
JP2001156642A (ja) * 1999-11-30 2001-06-08 Nec Corp マルチビット−デルタシグマａｄ変換器
CN102420614A (zh) * 2011-11-22 2012-04-18 北京大学 Sigma-Delta调制器及包含其的Sigma-Delta模数转换器
DE102010062782A1 (de) * 2010-12-10 2012-06-14 Robert Bosch Gmbh Delta-Sigma-Datenkonverter-Anordnung und Verfahren zur Delta-Sigma-Datenkonvertierung
CN104796145A (zh) * 2015-04-23 2015-07-22 西安电子科技大学 一种高精度低失真数模转换器
CN109560817A (zh) * 2018-11-30 2019-04-02 中国科学技术大学 一种模数转换器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7525464B2 (en) * 2007-05-29 2009-04-28 National Semiconductor Corporation Sigma-delta modulator with DAC resolution less than ADC resolution

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06237176A (ja) * 1990-04-06 1994-08-23 General Electric Co <Ge> 三次シグマ−デルタ・アナログ−デジタル変換器回路網
JP2001156642A (ja) * 1999-11-30 2001-06-08 Nec Corp マルチビット−デルタシグマａｄ変換器
DE102010062782A1 (de) * 2010-12-10 2012-06-14 Robert Bosch Gmbh Delta-Sigma-Datenkonverter-Anordnung und Verfahren zur Delta-Sigma-Datenkonvertierung
CN102420614A (zh) * 2011-11-22 2012-04-18 北京大学 Sigma-Delta调制器及包含其的Sigma-Delta模数转换器
CN104796145A (zh) * 2015-04-23 2015-07-22 西安电子科技大学 一种高精度低失真数模转换器
CN109560817A (zh) * 2018-11-30 2019-04-02 中国科学技术大学 一种模数转换器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
杨柳.基于自给时钟的高精度Sigma-Delta_ADC设计.《南开大学学报(自然科学版)》.2016,第35-41页. *

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