CN104796145A - 一种高精度低失真数模转换器 - Google Patents

Abstract

本发明涉及一种高精度低失真数模转换器，包括模拟加/减器，第一、二模拟积分器，模拟加法器、模数转换器，第一、二、四增益放大级、模拟增益级以及反馈增益放大级，信号输出端OUTPUT与模数转换器的输出端相连接，模数转换器与模拟加/减器之间设置二阶DEM模块，二阶DEM模块输入端与模数转换器输出端相连接，二阶DEM模块输出端通过数模转换器与模拟加/减器的输入端连接。通过采用增加反馈因子的方式，在噪声传递函数中引入零点，降低了信号基带内的噪声功率，提高了其信噪比和系统精度；通过采用二阶Σ-ΔDEM(动态元件匹配)技术,对失配噪声进行二阶抑制，提高了整个Σ-Δ模数转换器的信噪失真比和无杂散动态范围。

Description

一种高精度低失真数模转换器

技术领域

本发明涉及信号处理领域，具体涉及一种高精度低失真数模转换器。

背景技术

已有Σ-Δ模数转换器，无论是单环高阶结构还是多级级联(MASH)结构，主要是通过降低量化噪声的功率来提高其信噪比，进而提高其精度。主要技术包括两种，一种是对量化噪声进行高阶抑制以提高其转换精度，即通过Σ-Δ系统结构设计，尤其是积分器级数和级间增益的设定，使得量化噪声经过高阶噪声整形，进而提高其带内信噪比和转换器精度；级间增益通常采用传统结构下的增益值。然而，传统结构及其级间增益所实现的转换器精度具有一定的局限性，环路结构依然具有进一步优化的空间。另一种方法是采用多位量化器，可以极大的降低量化噪声，从而得到较高的信噪比和实现较高的转换精度，该类Σ-Δ模数转换器也称为多位(Multi-bit)Σ-Δ模数转换器。由于Σ-Δ模数转换器为前馈或反馈环路，量化器的数字输出信号需要进行数模转换器(DAC)转换为模拟信号，再与输入信号或中间级输出信号进行加、减运算，因此，多位Σ-Δ模数转换器中必定使用多位数模转换器。多位数模转换器包括电流舵型结构和开关电容阵列型结构，然而，由于温度漂移和工艺偏差，转换器中的大量电流源单元或电容单元之间存在匹配误差，在输出频谱中表现为较差的线性度，从而严重影响整个Σ-Δ模数转换器的信噪失真比(SNDR)和无杂散动态范围(SFDR)。

发明内容

本发明的目的就是提供一种高精度低失真数模转换器，可提高整个Σ-Δ模数转换器的信噪失真比和无杂散动态范围。

为实现上述目的，本发明采用以下技术方案进行实施：

一种高精度低失真数模转换器，其特征在于：包括信号输入端INPUT、信号输出端OUTPUT，以及前后顺次相互连接的用于对信号进行处理的模拟加/减器，第一、二模拟积分器，模拟加法器和模数转换器；模拟加/减器和第一模拟积分器之间设置第一增益放大级，第一、二模拟积分器之间设置第二增益放大级，第二模拟积分器与模数转换器之间设置有模拟增益级；第一模拟积分器的信号输出端还通过第四增益放大级与模拟加法器相连接，第二模拟积分器的信号输出端还通过反馈增益放大级与模拟加/减器相连接，信号输入端INPUT分两路分别与模拟加/减器和模拟加法器相连接，信号输出端OUTPUT与模数转换器的输出端相连接，模数转换器与模拟加/减器之间设置有用于对各组件之间的失配噪声进行二阶整形处理的二阶DEM模块，二阶DEM模块的输入端与模数转换器的输出端相连接，二阶DEM模块的输出端通过数模转换器与模拟加/减器的输入端相连接。

具体的方案为：二阶DEM模块包括数字加/减法器、第一、二触发器、数字比较器、反相器、加法器、多路选择器和控制位产生器以及外部电路提供的固定数字信号和时钟信号CLK；数字加/减法器的输出端分三路分别与数字比较器、加法器、多路选择器相连接，外部电路提供的固定数字信号分别输入至数字比较器和反相器，反相器的输出端与加法器的输入端相连接，数字比较器和加法器的输出端均与多路选择器的输入端相连接，多路选择器的输出端分两路分别连接控制位产生器和第一触发器，外部电路提供的时钟信号CLK分别输入至第一、二触发器，第一触发器的输出端与第二触发器的输入端相连接，第二触发器的输出端与数字加/减法器相连接，第一触发器的输出端还通过倍乘器与数字加/减法器相连接。模数转换器为4-位快闪式模数转换器，数模转换器为4位数模转换器。

上述技术方案中，通过采用增加反馈因子的方式，在噪声传递函数中引入零点，降低了信号基带内的噪声功率，提高了其信噪比和系统精度；通过采用二阶Σ-ΔDEM(动态元件匹配)技术,对失配噪声进行二阶抑制，提高了整个Σ-Δ模数转换器的信噪失真比和无杂散动态范围。较之传统Σ-Δ模数转换器，该发明中的Σ-Δ模数转换器具有更高精度和低失真的特点。

附图说明

图1为本发明的结构原理框图；

图2为本发明的电路实现原理图；

图3为图2中跨导运算放大器的电路结构原理图；

图4为图2中4位快闪式模数转换器电路结构原理图；

图5为图4中比较器的电路结构原理图；

图6为图2中4位数模转换器的电路结构原理图；

图7为图1中二阶DEM模块的电路结构原理图；

图8为图6中开关电容阵列的电容选择示意图；

图9为本发明中所用开关的电路结构原理图。

具体实施方式

为了使本发明的目的及优点更加清楚明白，以下结合实施例对本发明进行具体说明。应当理解，以下文字仅仅用以描述本发明的一种或几种具体的实施方式，并不对本发明具体请求的保护范围进行严格限定。

本发明采取的技术方案如图1所示，一种高精度低失真数模转换器，包括信号输入端INPUT、信号输出端OUTPUT，以及前后顺次相互连接的用于对信号进行处理的模拟加/减器10，第一、二模拟积分器，模拟加法器40和模数转换器；模拟加/减器10和第一模拟积分器31之间设置第一增益放大级21，第一、二模拟积分器之间设置第二增益放大级22，第二模拟积分器32与模数转换器50之间设置有模拟增益级23；第一模拟积分器31的信号输出端还通过第四增益放大级24与模拟加法器40相连接，第二模拟积分器32的信号输出端还通过反馈增益放大级60与模拟加/减器10相连接，信号输入端INPUT分两路分别与模拟加/减器10和模拟加法器40相连接，信号输出端OUTPUT与模数转换器50的输出端相连接，模数转换器50与模拟加/减器10之间设置有用于对各组件之间的失配噪声进行二阶整形处理的二阶DEM模块70，二阶DEM模块70的输入端与模数转换器50的输出端相连接，二阶DEM模块70的输出端通过数模转换器80与模拟加/减器10的输入端相连接。本发明在传统Σ-Δ模数转换器50结构基础上，通过采用增加反馈因子的方式，在噪声传递函数中引入零点，从而降低信号基带内的噪声功率，提高其信噪比和系统精度；为了克服多位数模转换器80中器件阵列失配所造成的线性度的降低，通过采用二阶sigma-delta DEM(动态元件匹配)技术,对失配噪声进行二阶抑制，从而提高整个Σ-Δ模数转换器50的信噪失真比和无杂散动态范围。

输入信号从INPUT端进入，分两路分别进入模拟加/减器10和模拟加法器40；输入信号与来自反馈增益放大级60的输出信号和4位数模转换器80的输出信号进行求差运算，所得输出结果进入第一增益放大级21；第一增益放大级21的输出信号进入第一模拟积分器31，所产生的输出信号分两路分别进入第二增益放大级22和第四增益放大级24中；经过第二增益放大级22放大后的信号进入第二模拟积分器32中；第二模拟积分器32的输出信号分两路分别进入模拟增益级23和反馈增益放大级60中；模拟增益级23的输出信号与第四增益放大级24的输出信号同时进入模拟加法器40进行求和运算，所得结果进入4位快闪式模数转换器50中；4位快闪式模数转换器50的输出结果分两路，一路通过输出端口OUTPUT输出，一路进入二阶DEM模块70中并产生32位数字信号送入4位数模转换器80中；4位数模转换器80的输出信号和反馈增益放大级60的输出信号同时进入模拟加/减器102中进行运算。

整个二阶Σ-Δ模数转换器50采用全差分结构实现，以减小共模噪声的影响，如图2所示。IN+和IN-分别为信号正、负输入端，OUTPUT+和OUTPUT-分别为信号正、负输出端，phi 1和phi2为外部电路提供的两相互补时钟信号，Vrefp和Vrefn为外部电路提供的正、负参考电平，Vcm为外部电路提供的共模电平；输入信号从正极IN+进入后，分两路分别连接开关Sw1的输入端和4位数模转换器80，参考电平Vrefp和Vrefn为4位数模转换器80提供正、负参考电平，开关Sw1的输出端分两路分别连接电容Cfw1的一端和开关Sw2的输出端，开关Sw2的输入端连接共模电平新信号Vcm；4位数模转换器80的输出端分三路分别连接电容Cfb1的一端、开关Sw6的输入端和开关Sw21的输出端，电容Cfb1的另一端连接开关Sw3的的输出端，开关Sw3的输入端分别连接电容Cf3的一端、开关Sw9的输入端和跨导运算放大器OTA2的正极输出端；开关Sw21的输入端连接共模电平信号Vcm，开关Sw6的输出端连接电容Cf1的一端和跨导运算放大器OTA1的负极输入端，电容Cf1的另一端连接跨导运算放大器OTA1的正极输出端并同时连接开关Sw4、Sw7的输入端；开关Sw4的输出端分两路分别连接电容Cfw2的一端和开关Sw5的输出端，开关Sw5的输入端连接共模电平Vcm，开关Sw7的输出端分两路分别连接电容Cs1的一端和开关Sw23的输出端，开关Sw23的输入端连接共模电平Vcm，电容Cs1的另一端分两路分别连接开关Sw8的输入端和开关Sw25的输出端；开关Sw8的输出端分两路分别连接电容Cf3的一端和运算放大器OTA2的负极输入端；开关Sw9的输出端分两路分别连接电容Cs5的一端和开关Sw10的输出端，开关Sw10的输入端连接共模电平Vcm；电容Cfw1的一端和Cfw2的一端以及Cs5的一端短接并接入4位快闪式模数转换器50；4位快闪式模数转换器50的输出端连接输出信号正极OUTPUT+并进入2阶sigma-delta DEM模块；2阶sigma-delta DEM模块产生的32位数字控制字反馈进入4位数模转换器80进行电容阵列的控制；输入信号从负极IN-进入后，分两路分别连接开关Sw11的输入端和4位数模转换器80，参考电平Vrefp和Vrefn为4位数模转换器80提供正、负参考电平，开关Sw11的输出端分两路分别连接电容Cfw4的一端和开关Sw12的输出端，开关Sw12输入端连接共模电平新信号Vcm；4位数模转换器80的输出端分三路分别连接电容Cfb2的一端、开关Sw16的输入端和开关Sw22的输出端，电容Cfb2的另一端连接开关Sw13的的输出端，开关Sw13的输入端连接电容Cf4的一端、开关Sw20的输入端和跨导运算放大器OTA2的负极输出端；开关Sw20的输入端连接共模电平信号Vcm，开关Sw16的输出端连接电容Cf2的一端和跨导运算放大器OTA1的正极输入端，电容Cf2的另一端连接跨导运算放大器OTA1的负极输出端，同时连接开关Sw14、Sw17的输入端；开关Sw14的输出端分两路分别连接电容Cfw3的一端和开关Sw15的输出端，开关Sw15的输入端连接共模电平Vcm，开关Sw17的输出端分两路分别连接电容Cs2的一端和开关Sw24的输出端，开关Sw24的输入端连接共模电平Vcm，电容Cs2的另一端分两路分别连接开关Sw18的输入端和开关Sw26的输出端；开关Sw18的输出端分两路分别连接电容Cf4的一端和运算放大器OTA2的正极输入端；开关Sw19的输出端分两路分别连接电容Cs6的一端和开关Sw20的输出端，开关Sw20的输入端连接共模电平Vcm；电容Cfw4的一端和Cfw3的一端以及Cs6的一端短接，并进入4位快闪式模数转换器50；4位快闪式模数转换器50的输出端连接输出信号负极OUTPUT-,并进入2阶sigma-delta DEM模块；2阶sigma-delta DEM模块产生的32位数字控制字反馈进入4位数模转换器80进行电容阵列的控制；控制时钟为phi1的开关包括Sw1、Sw21、Sw4、Sw7、Sw25、Sw9、Sw11、Sw22、Sw14、Sw17、Sw26、Sw19；控制时钟为phi2的开关包括Sw2、Sw3、Sw5、Sw6、Sw8、Sw10、Sw12、Sw13、Sw15、Sw16、Sw18、Sw20、Sw21、Sw23、Sw24；

图3为图2中跨导运算放大器的电路结构原理图，VIP和VIN分别为跨导运算放大器的正、负极输入端，VOP和VON分别为运算放大器的正、负极输出端，VREF为外部电路提供的参考电平，VBIAS1、VBIAS2、VBIAS3、VBIAS4分别为外部电路提供的四个偏置电压；电源电压VDD分三路分别连接晶体管M1、M5、M6的源极，晶体管M1、M5、M6的栅极短接，并连接外部偏置电压VBIAS1，晶体管M1的漏极连接晶体管M2的源极，晶体管M5的漏极连接晶体管M7的源极，晶体管M6的漏极连接晶体管M8的源极，晶体管M2、M7、M8的栅极短接，并连接外部偏置电压VBIAS2，晶体管M3、M4的源极短接并连接晶体管M2的漏极，晶体管M3的栅极连接负极输入端VIN，晶体管M4的栅极连接正极输入端VIP，晶体管M7的漏极连接输出端VOP、晶体管M9的漏极、开关Sw27的输入端和电容C2的一端；晶体管M9、M10的栅极短接并连接外部偏置电压VBIAS3，开关Sw27的输出端分两路分别连接开关Sw28的输入端和电容C1的一端；晶体管M8的漏极连接输出端VON、晶体管M10的漏极、开关Sw31的输入端和电容C3的一端，开关Sw31的输出端连接开关Sw33的输入端和电容C4的一端；晶体管M3的漏极分两路分别连接晶体管M9的源极和晶体管M11的漏极，晶体管M4的漏极分两路分别连接晶体管M10的源极和晶体管M12的漏极，晶体管M11、M12的栅极短接并连接电容C2、C3的一端和开关Sw29、Sw32的输入端，开关Sw29的输出端连接电容C1的一端和开关Sw30的输入端，开关Sw30的输出端连接偏置电压VBIAS4；开关Sw32的输出端分两路分别连接电容C4的一端和开关Sw34的输入端，开关Sw34的输出端连接外部偏置电压VBIAS4；开关Sw27的输出端连接电容C1的一端和开关Sw28的输入端，开关Sw28的输出端连接参考电平VREF；开关Sw31的输出端连接电容C4的一端和开关Sw33的输入端，开关Sw33的输出端连接参考电平VREF；晶体管M11、M12的源极均接入地GND；控制时钟为phi 1的开关包括Sw27、Sw29、Sw31、Sw32；控制时钟为phi2的开关包括Sw28、Sw30、Sw33、Sw34；

图4所示为图2中4位快闪式模数转换器50电路结构原理图，VIP和VIN分别为4位快闪式模数转换器50的正、负输入端，VREFP和VREFN为外部电路提供的正、负参考电平，VCM为外部提供的共模电平，16位数字信号d[15:0]为4位快闪式模数转换器50的输出信号；电阻R1至R16顺次串联连接，电阻串的一端连接正参考电平VREFP，另一端连接负参考电平VREFN，电阻R1和R2的短接点处连接开关Sw35的输入端，开关Sw35的输出连接开关Sw36的输出端和电容C5的一端，电容C5的另一端连接开管Sw37的输入端和比较器的正极输入端，开关Sw37的输出端连接共模电平VCM，开关Sw36的输入端连接正极输入信号VIP；电阻R2和R3的短接点处连接开关Sw41的输入端，开关Sw41的输出连接开关Sw42的输出端和电容C7的一端，电容C7的另一端连接开管Sw43的输入端和比较器的正极输入端，开关Sw43的输出端连接共模电平VCM，开关Sw42的输入端连接正极输入信号VIP；依此连接方法，直至电阻R8；电阻R16、R15的短接点连接开关Sw38的输入端，开关Sw38的输出端连接开关Sw39的输出端和电容C6的一段，电容C6的另一端分两路分别连接开关Sw40的输入端和比较器的负极输入端；电阻R15、R14的短接点连接开关Sw44的输入端，开关Sw44的输出端连接开关Sw45的输出端和电容C8的一段，电容C8的另一端分两路分别连接开关Sw46的输入端和比较器的负极输入端；依此连接方式，直至电阻R9；电阻R8、R9的短接点悬空；

图5所示为图4中比较器的电路结构原理图，VIN+和VIN-分别为比较器的正、负输出端，VOUT+和VOUT-分别为比较起的正、负输出端，VB1为外部电路提供的偏置电压；电源电压VDD分四路分别连接晶体管M13、M14、M15、M16的源极，晶体管M14的栅极和漏极短接，并连接晶体管M13的栅极和晶体管M17的漏极，晶体管M17的栅极连接比较器的输入正极VIN+，晶体管M15的栅极与漏极连接并连接晶体管M16的栅极和晶体管M18的漏极，晶体管M18的栅极连接输入负极VIN-，晶体管M17、M18的源极短接并连接晶体管M21的漏极，晶体管M21的栅极连接偏置电压VB；晶体管M19的栅极与漏极连接，并连接晶体管M13的漏极和晶体管M20的栅极，晶体管M16的漏极连接晶体管M20的漏极和反相器INV的输入端，并作为比较器的正极输出VOUT+，正极输出VOUT+通过反相器INV后连接负极输出端VOUT-；晶体管M19、M20、M21的源极接入地GND；

图6所示为图2中4位数模转换器80的电路结构原理图；d[15:0]为16位数字输入信号，由二阶sigma-delta DEM模块产生，为d[15:0]的二进制取反；Vrefp和Vrefn分别为外部电路提供的正、负参考电平，INPUT为信号输入端，OUTPUT为信号输出端；开关S33与电容C0串联连接，连接点分两路分别连接开关S1、S2的输出端，开关S1的输入端连接正参考电平Vrefp，其控制信号为d0；开关S2的输入端连接负参考电平Vrefn，其控制信号为依此方式，每个开关与一个电容串联连接，直至开关S35与电容C15串联连接，连接点分两路分别连接开关S31、S32的输出端，开关S31的输入端连接正参考电平Vrefp，其控制信号为d15；开关S2的输入端连接负参考电平Vrefn，其控制信号为各开关与对应电容串联连接之后，再并联连接，并联的一端连接输入端口INPUT；另一端连接输出端OUTPUT；

图7所示为二阶DEM模块70的电路结构原理图。二阶DEM模块70包括数字加/减法器71、第一、二触发器77、78、数字比较器73、反相器75、加法器72、多路选择器74和控制位产生器76以及外部电路提供的固定数字信号和时钟信号CLK；数字加/减法器71的输出端分三路分别与数字比较器73、加法器72、多路选择器74相连接，外部电路提供的固定数字信号分别输入至数字比较器73和反相器75，反相器75的输出端与加法器72的输入端相连接，数字比较器73和加法器72的输出端均与多路选择器74的输入端相连接，多路选择器74的输出端分两路分别连接控制位产生器76和第一触发器77，外部电路提供的时钟信号CLK分别输入至第一、二触发器，第一触发器77的输出端与第二触发器78的输入端相连接，第二触发器78的输出端与数字加/减法器71相连接，第一触发器77的输出端还通过倍乘器79与数字加/减法器71相连接。INPUT为二阶DEM模块70的输入端口，其信号数字值记作x(k)，OUTPUT为二阶DEM模块70的输出端口，其输出信号为d[15:0]以及二进制反值“10000”为外部电路提供的固定数字输入信号，CLK为外部电路提供的16MHz时钟信号；输入信号x(k)从输入端口INPUT进入数字加/减法器，与倍乘器所产生的信号进行乘2运算，与第二触发器所产生的指针信号p(k-2)进行减法运算，所得运算结果R(k)分三路分别进入数字比较器，数字加法器和多路选择器的“0”端；外部电路产生的固定数字信号“10000”与R(k)同时进入数字比较器中进行比较运算，所得结果作为多路选择器的选择控制端，固定数字信号“10000”进入反相器进行反相运算，运算结果与R(k)同时进入数字加法器中，所得运算结果进入多路选择器的“1”端；多路选择器根据数字比较器的输出结果，判断输出R(k)值还是数字加法器的输出值；当数字比较器的输出结果为数字信号0时，多路选择器输出R(k)值作为p(k)值，当数字比较器的输出结果为数字信号1时，多路选择器输出数字加法器的运算结果值作为p(k)值；多路选择器的输出信号p(k)进入第一触发器，在时钟信号CLK的触发下延时一个时钟信号，产生输出信号并记作p(k-1)；输出信号p(k-1)进入第二触发器，在时钟信号CLK的触发下延时两个时钟周期，产生输出信号并记作p(k-2)；信号p(k-1)进入倍乘器中进行自身乘2运算，运算结果进入数字加/减法器中与输入信号x(k)进行求和运算，输出信号p(k-2)直接进入数字加/减法器中进行求差运算；

图8所示为图6中开关电容阵列的电容选择示意图；横轴为电容阵列器件，从0至15，共16个电容器件，纵轴为时刻轴，第k时刻的数字输入信号记作x(k)，图中p为指针信号，即图7中所示的p(k)信号，代表下一时钟周期计算选取电容初始位置的中间变量；假设：第0时刻输入信号x(0)为5，则电容阵列的选取为第0至第4个电容器件，指针p指向第5个电容的位置；第1时刻输入信号x(1)为3，则电容阵列的选取为第10至第12个电容器件，指针p指向第13个电容的位置；第2时刻输入信号x(2)为1，则电容阵列的选取为第5个电容器件，指针p指向第6个电容的位置；第3时刻输入信号x(3)为7，则电容阵列的选取为第15个电容器件并循环转至第0至第5个电容器件，指针p指向第6个电容的位置；第4时刻输入信号x(4)为4，则电容阵列的选取为第6至第9个电容器件，指针p指向第10个电容的位置；第5时刻输入信号x(5)为10，则电容阵列的选取为第14至第15个电容器件并循环选择第0至第7个电容器件，指针p指向第8个电容的位置；第6时刻输入信号x(6)为4，则电容阵列的选取为第6至第9个电容器件，指针p指向第10个电容的位置；第7时刻输入信号x(7)为12，则电容阵列的选取为第0至第11个电容器件，指针p指向第12个电容的位置；第8时刻输入信号x(8)为9，则电容阵列的选取为第14至第15个电容器件并循环选择第0至第6个电容器件，指针p指向第7个电容的位置；第9时刻输入信号x(9)为8，则电容阵列的选取为第2至第9个电容器件，指针p指向第10个电容的位置；第10时刻输入信号x(10)为16，则电容阵列的选取为全部电容阵列；

图9所示为本发明中所用开关的电路结构原理图；所有开关均采用传输门结构，IN为开关的输入信号端，OUT为开关的输出信号端，D和为外部电路提供的控制信号，当D端信号值为逻辑1时，开关M22和开关M23均打开，输出信号OUT为输入信号IN，当D值为逻辑0时，开关M22和开关M23均关闭，输入IN与输出OUT断开；晶体管M22的漏极和晶体管M23的源极短接，并连接输入信号端IN，晶体管M22的源极和晶体管M23的漏极短接，并连接开关的输出端OUT；晶体管M22的栅极连接D端，晶体管M23的栅端连接端。

总之，本发明可提高整个Σ-Δ模数转换器50的信噪失真比和无杂散动态范围。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在获知本发明中记载内容后，在不脱离本发明原理的前提下，还可以对其作出若干同等变换和替代，这些同等变换和替代也应视为属于本发明的保护范围。

Claims (3)

1.一种高精度低失真数模转换器，其特征在于：包括信号输入端INPUT、信号输出端OUTPUT，以及前后顺次相互连接的用于对信号进行处理的模拟加/减器，第一、二模拟积分器，模拟加法器和模数转换器；模拟加/减器和第一模拟积分器之间设置第一增益放大级，第一、二模拟积分器之间设置第二增益放大级，第二模拟积分器与模数转换器之间设置有模拟增益级；第一模拟积分器的信号输出端还通过第四增益放大级与模拟加法器相连接，第二模拟积分器的信号输出端还通过反馈增益放大级与模拟加/减器相连接，信号输入端INPUT分两路分别与模拟加/减器和模拟加法器相连接，信号输出端OUTPUT与模数转换器的输出端相连接，模数转换器与模拟加/减器之间设置有用于对各组件之间的失配噪声进行二阶整形处理的二阶DEM模块，二阶DEM模块的输入端与模数转换器的输出端相连接，二阶DEM模块的输出端通过数模转换器与模拟加/减器的输入端相连接。

2.根据权利要求1所述的高精度低失真数模转换器，其特征在于：二阶DEM模块包括数字加/减法器、第一、二触发器、数字比较器、反相器、加法器、多路选择器和控制位产生器以及外部电路提供的固定数字信号和时钟信号CLK；数字加/减法器的输出端分三路分别与数字比较器、加法器、多路选择器相连接，外部电路提供的固定数字信号分别输入至数字比较器和反相器，反相器的输出端与加法器的输入端相连接，数字比较器和加法器的输出端均与多路选择器的输入端相连接，多路选择器的输出端分两路分别连接控制位产生器和第一触发器，外部电路提供的时钟信号CLK分别输入至第一、二触发器，第一触发器的输出端与第二触发器的输入端相连接，第二触发器的输出端与数字加/减法器相连接，第一触发器的输出端还通过倍乘器与数字加/减法器相连接。

3.根据权利要求2所述的高精度低失真数模转换器，其特征在于：模数转换器为4-位快闪式模数转换器，数模转换器为4位数模转换器。