CN111900988B - 一种复合式三阶噪声整形逐次逼近型模数转换器 - Google Patents

Abstract

本发明属于模拟数字转换技术领域，具体涉及一种复合式三阶噪声整形逐次逼近型模数转换器。本发明采用了一种复合结构的噪声整形环路滤波器，以EF环路为主体架构，将剩余残差通过其FIR滤波器L(z)叠加到输入信号V_in上。该叠加信号与数字输出相减形成实际的剩余残差。通过额外增加一条CIFF前馈积分电路H(z)，对剩余残差积分并累加到EF环路中的叠加信号上，从而实现高阶噪声整形滤波器。

Description

一种复合式三阶噪声整形逐次逼近型模数转换器

技术领域

本发明属于模拟数字转换技术领域，具体涉及一种复合式三阶噪声整形逐次逼近型模数转换器。

背景技术

逐次逼近(SuccesiveApproximationRegester,SAR)模数转换器(AnalogtoDigital Converter，ADC)因为其高度数字化、无源化的电路结构而广泛应用于图像传感、数字视频、生物医疗等领域。在中低精度应用中，传统SARADC具有非常优秀的能耗效率。但是当其实现精度超过10位时，由于比较器噪声和器件失配等因素的限制，ADC整体能效急剧下降。为了实现更高的精度以及保证较低的功耗，近年来Sigma-Delta ADC的过采样和噪声整形(Noise-shaping,NS)两项核心技术被移植到SARADC中。

噪声整形逐次逼近型模数转换器(NS SAR ADC)根据其滤波环路的不同而分成两类，一种是级联积分前馈结构(Cascaded integrator feed-forward,CIFF)，另一种是误差反馈结构(Error feedback,EF)。在CIFF结构中，SAR ADC的量化残差通过由积分器构成的无限冲激响应(Infinite Impulse Response,IIR)滤波器H(z)，加载到多输入比较器的积分路径上，如图1(a)所示。滤波环路的品质因数直接取决于积分电路的设计。然而在EF结构中，仅仅通过由开关电容延迟电路构成有限冲击响应(Finite Impulse Response,FIR)滤波器L(z)，就可以完全避免了积分器和多输入比较器的使用，如图1(b)所示，其核心在于将量化残差反馈到下一次的输入信号上。但是随着噪声整形阶数的提升(≥3)，无论是CIFF还是EF都难以实现更为高阶的滤波环路。对于CIFF结构而言，需要级联三级以上的积分器。而EF结构则需要更为复杂的延迟单元以及精确比例放大器。这些无疑增加了设计复杂度、硬件开销和系统功耗，从而降低ADC整体的能量效率。

发明内容

针对上述存在问题或不足，为解决传统NS-SAR ADC中滤波环路难以实现高阶噪声整形的问题，本发明提出了一种复合式三阶噪声整形逐次逼近型模数转换器。该噪声整形逐次逼近型模数转换器中的滤波环路以EF为主体结构，将量化残差通过FIR滤波器反馈到输入信号，额外引入一条前馈积分通路CIFF进一步将量化残差积分到比较器输入端。其中主体EF环路采用两次开关电容延迟电路，构成二阶噪声整形单元；CIFF采用单级无源积分器，构成一阶噪声整形单元。从而避免了复杂延迟单元和多级积分器的使用，大大降低电路整体复杂度，提高了系统的能量效率。同时，EF环路中的残差放大器采用静态运放的闭环工作模式，提高了ADC对工艺、电压和温度的鲁棒性。

本发明的技术方案为：

一种复合式三阶噪声整形逐次逼近型模数转换器，包括电容式数字模拟转换器301(Digital to AnalogConverter，DAC)，比较器模块302，逐次逼近逻辑SAR模块303，EF环路304和CIFF支路305。

其中，电容式DAC301与CIFF支路305的输出端分别连接至比较器模块302的信号和积分输入端。CIFF支路305通过积分开关与电容式DAC301输出端相连。

EF环路304的输入端通过残差采样开关与电容式DAC301输出端相连，其输出端经电荷分享开关同样连接至电容式DAC301输出端。

比较器模块302的输出端连接至逐次逼近逻辑SAR模块303。逐次逼近逻辑SAR模块303根据比较器模块302的输出结果控制电容式DAC301的开关切换，并最终输出量化码值。

EF环路304与CIFF支路305构成噪声整形环路滤波器，EF环路304为主体架构，将剩余残差通过其FIR滤波器L(z)叠加到输入信号V_in上。该叠加信号与数字输出相减形成实际的剩余残差。通过CIFF支路305的前馈积分电路H(z)，对剩余残差积分并累加到EF环路中的叠加信号上，从而实现高阶噪声整形滤波器。

进一步的，所述EF环路304和CIFF支路305，通过两次开关电容延迟电路构成二阶FIR滤波器L(z)以及无源积分器构成一阶IIR滤波器H(z)，以实现三阶噪声整形而无需复杂延迟单元和多级积分器。

所述EF环路304是由残差采样模块，残差放大器和FIR滤波器组成。其中，残差放大器采用静态运放的闭环工作模式来提升ADC对工艺、电压和温度的鲁棒性。

具体的残差采样模块包括第三开关S₃，第四开关S₄，第五开关S₅和一个残差采样电容C_res。通过第三开关S₃，电容式DAC301输出端与残差采样电容C_res的上极板连接。第四开关S₄连接共模电压V_CM与残差采样电容C_res的上极板。第五开关S₅连接残差采样电容C_res的上极板和残差放大器的输入端。第三开关S₃，第四开关S₄，第五开关S₅分别由外部时钟

控制。

FIR滤波器包括第10开关S₁₀，第11开关S₁₀，第12开关S₁₀，第13开关S₁₀，第14开关S₁₀，第一残差分享电容C_S1，第二残差分享电容C_S2和残差延迟电容C_dealy。其中C_S1，C_S2，C_dealy三者电容大小相同。第10开关S₁₀连接残差放大器的输出端与第一残差分享电容C_S1的上极板。第11开关S₁₁连接残差放大器的输出端与第二残差分享电容C_S2的上极板。第12开关S₁₂连接第二残差分享电容C_S2的上极板与残差延迟电容C_dealy的上极板。第13开关S₁₃连接残差延迟电容C_dealy的上极板与共模电压V_CM。第14开关S₁₄连接第一残差分享电容C_S1的上极板与电容式DAC301输出端。残差延迟电容C_dealy的上极板与电容式DAC301输出端通过第15开关S₁₅差分互连。其中第10开关S₁₀，第11开关S₁₀，第12开关S₁₀，第13开关S₁₀和第14开关S₁₀分别由外部时钟

控制。

进一步的，所述CIFF支路305，包括第二开关S₂和无源积分电容C_int。其中第二开关S₂连接电容式DAC301输出端和无源积分电容C_int的上极板。无源积分电容C_int的上极板与比较器模块302的积分输入端相连形成积分通路。其中第二开关S₂由外部时钟

控制。时钟的时序控制包括标准SARADC工作阶段、残差采样阶段、两次延迟阶段、残差EF放大阶段、残差CIFF积分阶段和电荷分享阶段。

1.标准SARADC工作阶段。当开关控制信号

为高电平时，第一开关S₁闭合。DAC电容阵列的下极板与输入信号V_in相连。采样结束后，所有电容的下极板均连接到低参考电压V_refpn。通过比较器的输出结果，逐次控制电容DAC的开关阵列，使的电容阵列下级板依次连接V_refp或V_refpn。当所有电容切换结束，DAC上剩余电压即为该量化周期的残差电压。考虑到第n个量化周期，即残差电压为V_res[n]。

2.残差采样阶段。当控制信号

为高电平时，残差采样电容C_res通过第三开关S₃与主DAC连接在一起。电荷重分配后，残差采样电容C_res的上极板电压为：

V_Cres＝b×V_res[n].                       (1)

其中b为残差衰减系数，为：

值得注意的是，在此之前，残差采样电容C_res需要在

期间复位到共模电压V_CM。

3.两次延迟阶段。在

期间需要将残差延迟电容C_dealy的上极板复位到共模电压V_CM。然后当控制信号

为高电平时，第12开关S₁₂导通，第二残差分享电容C_S2与残差延迟电容C_dealy进行电荷分享。此时，残差延迟电容C_dealy的上极板电压为

V_delay[n]＝0.5×V_S2[n-1].                     (3)

其中，V_S2[n-1]是上一个量化周期存储在C_S2的电压。

4.残差EF放大阶段。在对残差采样电容C_res上极板电压V_Cres放大之前，需要对残差放大器环路复位。在

期间反馈电容C_F上的存储电荷初始化为0，失调存储电容C_NA存储运算放大器OP的输入失调。当控制信号

为高电平时，开始对残差电压V_Cres进行放大操作。此时第一残差分享电容C_S1和第二残差分享电容C_S2的上极板电压分别为：

V_S1[n]＝V_S2[n]＝G×V_Cres＝G×b×V_res[n].               (4)

其中增益G为残差放大器的闭环增益，为残差采样电容C_res与反馈电容C_F的比值，

5.残差CIFF积分阶段。当控制信号

为高电平时，积分电容C_int与电容DAC连接在一起，对剩余残差积分。在电荷重分配之后，积分电容C_int的上极板电压为：

其中，C_int＝a/(1+a)C_DAC。

6.电荷分享阶段。在下一个量化周期内，当第六位码值量化结束后，控制信号

为高电平，第一残差分享电容C_S1和残差延迟电容C_dealy与电容DAC连接在一起。此时在输入信号上引入一个残差电压V_EF[n](由上一个量化周期引起)，经过电荷重分配后，

其中，A_CS是电荷重分配衰减系数，

通过噪声整形环路，输入信号V_in连同残差电压V_EF[n]，V_int[n]以及量化误差Q一起转化为数字码值D_out。完整的信号流图如图4所示，噪声传递函数为：

本发明采用了一种复合结构的噪声整形环路滤波器，以EF环路为主体架构，将剩余残差通过其FIR滤波器L(z)叠加到输入信号V_in上。该叠加信号与数字输出相减形成实际的剩余残差。通过额外增加一条CIFF前馈积分电路H(z)，对剩余残差积分并累加到EF环路中的叠加信号上，从而实现高阶噪声整形滤波器。

附图说明

图1为NS-SAR ADC的级联积分前馈CIFF结构和误差反馈EF结构的信号流结构图；

图2为本发明噪声整形环路滤波器的信号流结构图；

图3为本发明的单端等效电路结构图；

图4为本发明的系统框图；

图5为本发明实施例的比较器电路结构图；

图6为本发明实施例的EF环路电路结构图；

图7为本发明实施例的时序控制图；

图8为本发明实施例的仿真输出结果频谱图；

具体实施方式

下面结合附图和实施例对本发明做进一步的详细说明。

本实施例采用的复合结构噪声整形环路滤波器，以EF环路为主体架构，将剩余残差通过FIR滤波器L(z)叠加到输入信号V_in上，该叠加信号与数字输出信号相减形成实际有效的剩余残差。通过额外增加一条CIFF前馈积分电路H(z)，对剩余残差进一步积分并累加到EF环路中的叠加信号上，如图2所示，其噪声传递函数(Noise Transfer Function,NTF)：

通过两次开关电容延迟电路构成二阶FIR滤波器L(z)以及无源积分器构成一阶IIR滤波器H(z)，可以轻易实现三阶噪声整形而无需复杂延迟单元和多级积分器。

一种复合式三阶噪声整形逐次逼近型模数转换器，使用8位电容式数字模拟转换器301(Digital to AnalogConverter，DAC)，比较器模块302，逐次逼近逻辑SAR模块303，EF环路304和CIFF支路305。其中，电容式DAC301与CIFF支路305的输出端分别连接至比较器模块302的信号和积分输入端。CIFF支路305通过积分开关与电容式DAC301输出端相连。EF环路304的输入端通过残差采样开关与电容式DAC301输出端相连，其输出端经电荷分享开关同样连接至电容式DAC301输出端。比较器模块302的输出端连接至逐次逼近逻辑SAR模块303。逐次逼近逻辑SAR模块303根据比较器模块302的输出结果控制电容式DAC301的开关切换，并最终输出量化码值。

所述比较器302是由4输入动态锁存器构成，包过第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第一反相器INV1和第二反相器INV2；第一MOS管M1和第二MOS管M2的栅极构成信号通路，第三MOS管M3和第四MOS管M4栅极构成积分通路。信号通路与电容式DAC输出负端相连接，积分通路与CIFF支路相连接。具体的，第一MOS管M1和第二MOS管M2具有一致的宽长比尺寸。第三MOS管M3和第四MOS管M4也具有相同的宽长比尺寸。而第三MOS管M3的宽长比尺寸是第一MOS管M1的g倍。第一MOS管M1、第二MOS管M2、第三MOS管M3和第四MOS管M4的源端连接到第十三MOS管M13的漏端。第一MOS管M1、第三MOS管M3和第十一MOS管M11的漏端连接到第五MOS管M5的源端。第二MOS管M2、第四MOS管M4和第十二MOS管M12的漏端连接到第六MOS管M6的源端。第十三MOS管M13的栅端连接到外部时钟控制

第十三MOS管M13的源端接地。第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12的源端连接电源电压。第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12的栅极连接外部时钟控制

第七MOS管M7的栅极连接到第五MOS管M5的栅极，第六MOS管M6、第八MOS管M8和第十MOS管M10的漏端以及第二反相器INV2的输入端。第八MOS管M8的栅极连接到第六MOS管M6的栅极，第五MOS管M5、第七MOS管M7和第九MOS管M9的漏端以及第一反相器INV1的输入端。

所述EF环路304是由残差采样模块，残差放大器和FIR滤波器组成。其中残差采样模块和残差放大器构成精确比例放大器，如附图6所示。具体的包括第三组开关(S_3N，S_3P)，第四组开关(S_4N，S_4P)，第五组开关(S_5N，S_5P)，第六组开关(S_6N，S_6P)，第七组开关(S_7N，S_7P)，第八组开关(S_8N，S_8P)，第九组开关(S_9N，S_9P)，一对残差采样电容C_res，一对失调存储电容C_NA，一对反馈电容C_F和一个跨导运算放大器OP。对于全差分结构中的残差放大器正输入路径而言，通过第三开关S_3P，电容式DAC301负输出端连接到残差采样电容C_res的上极板。第四开关S_4P连接共模电压V_CM与残差采样电容C_res的上极板。第五开关S_5P连接残差采样电容C_res的上极板、失调存储电容C_NA的左极板和反馈电容C_F的左极板。第六开关S_6P连接共模电压V_CM与失调存储电容C_NA的左极板和反馈电容C_F的左极板。第七开关S_7P连接反馈电容C_F的右极板与残差共模电压V_CM。第八开关S_8P连接反馈电容C_F的右极板与运算放大器的负输出端。第九开关S_9P连接运算放大器的正输入端和运算放大器的负输出端。对于全差分残差放大器负输入路径，连接状态类似。其中第三开关S_3P，第四开关S_4P，第五开关S_5P，第六开关S_6P，第七开关S_7P，第八开关S_8P，第九开关S_9P分别由外部时钟

控制。

具体的，FIR滤波器(全差分结构，以正端为例，负端亦然)包括第10开关S₁₀，第11开关S₁₀，第12开关S₁₀，第13开关S₁₀，第14开关S₁₀，第一残差分享电容C_S1，第二残差分享电容C_S2，残差延迟电容C_dealy。其中C_S1，C_S2，C_dealy三者具有相同的尺寸。第10开关S₁₀连接运放正输出端与第一残差分享电容C_S1的上极板。第11开关S₁₁连接运放正输出端与第二残差分享电容C_S2的上极板。第12开关S₁₂连接第二残差分享电容C_S2的上极板与残差延迟电容C_dealy的上极板。第13开关S₁₃连接残差延迟电容C_dealy的上极板与共模电压V_CM。第14开关S₁₄连接第一残差分享电容C_S1的上极板与电容式DAC301负输出端。第15开关S₁₅连接残差延迟电容C_dealy的上极板与电容式DAC301正输出端。-1代表差分互连。其中第10开关S₁₀，第11开关S₁₀，第12开关S₁₀，第13开关S₁₀，第14开关S₁₀分别由外部时钟

控制。

所述CIFF支路305(全差分结构，以正端为例，负端亦然)包括第二开关S₂，无源积分电容C_int。其中第二开关S₂连接电容式DAC301负输出端和无源积分电容C_int的上极板。无源积分电容C_int的上极板与比较器第三MOS管M3的栅极相连形成积分通路。其中第二开关S₂由外部时钟

控制。

新型复合式的三阶NS-SAR ADC的时序控制包括标准SARADC工作阶段、残差采样阶段、两次延迟阶段、残差EF放大阶段、残差CIFF积分阶段和电荷分享阶段其时序图如附图7所示。

1、标准SARADC工作阶段。当开关控制信号

为高电平时，第一开关S₁闭合。DAC电容阵列的下极板均与输入信号V_in相连。采样结束后，所有电容的下极板均连接到低参考电压V_refpn。通过比较器的输出结果，逐次控制电容DAC的开关阵列，使的电容阵列下级板依次连接V_refp或V_refpn。当所有电容切换结束，DAC上剩余电压即为该量化周期的残差电压。考虑到第n个量化周期，即残差电压为V_res[n]。

2、残差采样阶段。当控制信号

为高电平时，残差采样电容C_res通过第三开关S₃与主DAC连接在一起。电荷重分配后，残差采样电容C_res的上极板电压为：

V_Cres＝b×V_res[n].                      (1)

其中b为残差衰减系数，为：

值得注意的是，在此之前，残差采样电容C_res需要在

期间复位到共模电压V_CM。

3、两次延迟阶段。在

期间需要将残差延迟电容C_dealy的上极板复位到共模电压V_CM。然后当控制信号

为高电平时，第12开关S₁₂导通，第二残差分享电容C_S2与残差延迟电容C_dealy进行电荷分享。此时，残差延迟电容C_dealy的上极板电压为

V_delay[n]＝0.5×V_S2[n-1].                    (3)

其中，V_S2[n-1]是上一个量化周期存储在C_S2的电压。

4、残差EF放大阶段。在对残差采样电容C_res上极板电压V_Cres放大之前，需要对残差放大器环路复位。在

期间反馈电容C_F上的存储电荷初始化为0，失调存储电容C_NA存储运算放大器OP的输入失调。当控制信号

为高电平时，开始对残差电压V_Cres进行放大操作。此时第一残差分享电容C_S1和第二残差分享电容C_S2的上极板电压分别为：

V_S1[n]＝V_S2[n]＝G×V_Cres＝G×b×V_res[n].               (4)

其中增益G为残差放大器的闭环增益，为残差采样电容C_res与反馈电容C_F的比值，

5、残差CIFF积分阶段。当控制信号

为高电平时，积分电容C_int与电容DAC连接在一起，对剩余残差积分。在电荷重分配之后，积分电容C_int的上极板电压为：

其中，C_int＝a/(1+a)C_DAC。

6、电荷分享阶段。在下一个量化周期内，当第六位码值量化结束后，控制信号

为高电平，第一残差分享电容C_S1和残差延迟电容C_dealy与电容DAC连接在一起。此时在输入信号上引入一个残差电压V_EF[n](由上一个量化周期引起)，经过电荷重分配后，

其中，A_CS是电荷重分配衰减系数，

通过噪声整形环路，输入信号V_in连同残差电压V_EF[n]，V_int[n]以及量化误差Q一起转化为数字码值D_out。完整的信号流图如图4所示，噪声传递函数为：

本实施例中，当

此时A_CS＝2/37，b＝66/91，a＝3。对本实施例提出的一种复合式三阶噪声整形逐次逼近型模数转换器进行Matlab仿真，得到本实施例的动态性能如图8所示。基于8位电容DAC和8倍过采样率，当信号带宽为125KHz时，其无杂散动态范围(Spurious Free DynamicRange，SFDR)，信号噪声失真比(Signal-to-Noise and Distortion Ratio，SNDR)，有效位数(Effective Number of Bits，ENOB)分别为114.59dB，92.48dB，15.07bits。

综上所述，基于一种复合结构的噪声整形环路滤波器，本发明实现了一种复合式三阶噪声整形逐次逼近型模数转换器，主体EF环路采用两次开关电容延迟电路，构成二阶噪声整形单元；CIFF采用单级无源积分器，构成一阶噪声整形单元。从而避免了复杂延迟单元和多级积分器的使用。

虽然本发明的基于一种复合式三阶噪声整形逐次逼近型模数转换器内容已经以实例的形式公开如上，然而并非用以限定本发明，如果本领域技术人员，在不脱离本发明的精神所做的非实质性改变或改进，都应该属于本发明权利要求保护的范围。

Claims (3)

1.一种复合式三阶噪声整形逐次逼近型模数转换器，其特征在于：包括电容式DAC301，比较器模块302，逐次逼近逻辑SAR模块303，EF环路304和CIFF支路305；

电容式DAC301与CIFF支路305的输出端分别连接至比较器模块302的信号和积分输入端；CIFF支路305通过积分开关与电容式DAC301输出端相连；

EF环路304的输入端通过残差采样开关与电容式DAC301输出端相连，其输出端经电荷分享开关同样连接至电容式DAC301输出端；

比较器模块302的输出端连接至逐次逼近逻辑SAR模块303，逐次逼近逻辑SAR模块303根据比较器模块302的输出结果控制电容式DAC301的开关切换，并最终输出量化码值；

EF环路304与CIFF支路305构成噪声整形环路滤波器，EF环路304为主体架构，将剩余残差通过其FIR滤波器L(z)叠加到输入信号V_in上，该叠加信号与数字输出相减形成实际的剩余残差，通过CIFF支路305的前馈积分电路H(z)，对剩余残差积分并累加到EF环路中的叠加信号上。

2.如权利要求1所述复合式三阶噪声整形逐次逼近型模数转换器，其特征在于：所述EF环路304和CIFF支路305，通过两次开关电容延迟电路构成二阶FIR滤波器L(z)以及无源积分器构成一阶IIR滤波器H(z)，以实现三阶噪声整形而无需复杂延迟单元和多级积分器。

3.如权利要求1所述复合式三阶噪声整形逐次逼近型模数转换器，其特征在于：所述EF环路304是由残差采样模块，残差放大器和FIR滤波器组成，残差放大器采用静态运放的闭环工作模式；

具体的残差采样模块包括第三开关S₃，第四开关S₄，第五开关S₅和一个残差采样电容C_res；通过第三开关S₃，电容式DAC301输出端与残差采样电容C_res的上极板连接；第四开关S₄连接共模电压V_CM与残差采样电容C_res的上极板；第五开关S₅连接残差采样电容C_res的上极板和残差放大器的输入端；第三开关S₃，第四开关S₄，第五开关S₅分别由外部时钟

控制；

FIR滤波器包括第10开关S₁₀，第11开关S₁₀，第12开关S₁₀，第13开关S₁₀，第14开关S₁₀，第一残差分享电容C_S1，第二残差分享电容C_S2和残差延迟电容C_dealy；其中C_S1，C_S2，C_dealy三者电容大小相同；第10开关S₁₀连接残差放大器的输出端与第一残差分享电容C_S1的上极板；第11开关S₁₁连接残差放大器的输出端与第二残差分享电容C_S2的上极板；第12开关S₁₂连接第二残差分享电容C_S2的上极板与残差延迟电容C_dealy的上极板；第13开关S₁₃连接残差延迟电容C_dealy的上极板与共模电压V_CM；第14开关S₁₄连接第一残差分享电容C_S1的上极板与电容式DAC301输出端；残差延迟电容C_dealy的上极板与电容式DAC301输出端通过第15开关S₁₅差分互连；其中第10开关S₁₀，第11开关S₁₁，第12开关S₁₂，第13开关S₁₃、第14开关S₁₄和第15开关S₁₅分别由外部时钟

和

控制；

所述比较器302是由4输入动态锁存器构成，包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第一反相器INV1和第二反相器INV2；第一MOS管M1和第二MOS管M2的栅极构成信号通路，第三MOS管M3和第四MOS管M4栅极构成积分通路；信号通路与电容式DAC输出负端相连接，积分通路与CIFF支路相连接；具体的，第一MOS管M1和第二MOS管M2具有一致的宽长比尺寸；第三MOS管M3和第四MOS管M4也具有相同的宽长比尺寸；而第三MOS管M3的宽长比尺寸是第一MOS管M1的g倍；第一MOS管M1、第二MOS管M2、第三MOS管M3和第四MOS管M4的源端连接到第十三MOS管M13的漏端；第一MOS管M1、第三MOS管M3和第十一MOS管M11的漏端连接到第五MOS管M5的源端；第二MOS管M2、第四MOS管M4和第十二MOS管M12的漏端连接到第六MOS管M6的源端；第十三MOS管M13的栅端连接到外部时钟控制

第十三MOS管M13的源端接地；第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12的源端连接电源电压；第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12的栅极连接外部时钟控制

第七MOS管M7的栅极连接到第五MOS管M5的栅极，第六MOS管M6、第八MOS管M8和第十MOS管M10的漏端以及第二反相器INV2的输入端；第八MOS管M8的栅极连接到第六MOS管M6的栅极，第五MOS管M5、第七MOS管M7和第九MOS管M9的漏端以及第一反相器INV1的输入端；

所述CIFF支路305，包括第二开关S₂和无源积分电容C_int；其中第二开关S₂连接电容式DAC301输出端和无源积分电容C_int的上极板，无源积分电容C_int的上极板与比较器模块302的积分输入端相连形成积分通路；其中第二开关S₂由外部时钟

控制；

时钟的时序控制包括标准SARADC工作阶段、残差采样阶段、两次延迟阶段、残差EF放大阶段、残差CIFF积分阶段和电荷分享阶段；

1)标准SARADC工作阶段：当开关控制信号

为高电平时，相应的第一开关S₁闭合，

DAC电容阵列的下极板与输入信号V_in相连；采样结束后，所有电容的下极板均连接到低参考电压V_refpn；通过比较器的输出结果，逐次控制电容DAC的开关阵列，使的电容阵列下级板依次连接V_refp或V_refpn；当所有电容切换结束，DAC上剩余电压即为该量化周期的残差电压，考虑到第n个量化周期，即残差电压为V_res[n]；

2)残差采样阶段：当控制信号

为高电平时，残差采样电容C_res通过第三开关S₃与主DAC连接在一起，电荷重分配后，残差采样电容C_res的上极板电压为：

V_Cres＝b×V_res[n]       (1)

其中b为残差衰减系数，为：

值得注意的是，在此之前，残差采样电容C_res需要在

期间复位到共模电压V_CM；

3)两次延迟阶段：在

期间需要将残差延迟电容C_dealy的上极板复位到共模电压V_CM，然后当控制信号

为高电平时，第12开关S₁₂导通，第二残差分享电容C_S2与残差延迟电容C_dealy进行电荷分享，此时，残差延迟电容C_dealy的上极板电压为

V_delay[n]＝0.5×V_S2[n-1]     (3)

其中，V_S2[n-1]是上一个量化周期存储在C_S2的电压；

4)残差EF放大阶段：在对残差采样电容C_res上极板电压V_Cres放大之前，需要对残差放大器环路复位；在

期间反馈电容C_F上的存储电荷初始化为0，失调存储电容C_NA存储运算放大器OP的输入失调，当控制信号

为高电平时，开始对残差电压V_Cres进行放大操作，此时第一残差分享电容C_S1和第二残差分享电容C_S2的上极板电压分别为：

V_S1[n]＝V_S2[n]＝G×V_Cres＝G×b×V_res[n]      (4)

其中增益G为残差放大器的闭环增益，为残差采样电容C_res与反馈电容C_F的比值，

5)残差CIFF积分阶段：当控制信号

为高电平时，积分电容C_int与电容DAC连接在一起，对剩余残差积分，在电荷重分配之后，积分电容C_int的上极板电压为：

其中，C_int＝a/(1+a)C_DAC；

6)电荷分享阶段：在下一个量化周期内，当第六位码值量化结束后，控制信号

为高电平，第一残差分享电容C_S1和残差延迟电容C_dealy与电容DAC连接在一起；此时在输入信号上引入一个残差电压V_EF[n]，经过电荷重分配后，

其中，A_CS是电荷重分配衰减系数，

通过噪声整形环路，输入信号V_in连同残差电压V_EF[n]，V_int[n]以及量化误差Q一起转化为数字码值D_out，噪声传递函数为：

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