CN102013894A

CN102013894A - 一种低功耗流水线模数转换器

Info

Publication number: CN102013894A
Application number: CN 201010606521
Authority: CN
Inventors: 任俊彦; 王振宇; 顾蔚如; 王明硕; 陈迟晓; 叶凡; 许俊; 李宁
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2010-12-27
Filing date: 2010-12-27
Publication date: 2011-04-13
Anticipated expiration: 2030-12-27
Also published as: CN102013894B

Abstract

本发明属于集成电路技术领域，具体为一种低功耗流水线模数转换器。该模数转换器由第一级、第二级、第三级流水线，一级并行子模数转换器，以及时钟对齐和数字校正电路构成。第一级、第二级、第三级流水线以及并行子模数转换器依次相连，每一级得到的数字输出经过时钟对齐以及数字校正电路，共产生10位量化输出。本发明能够在保证模数转换器高性能的同时，大幅降低现有流水线模数转换器的功耗。

Description

一种低功耗流水线模数转换器

技术领域

本发明属于集成电路技术领域，具体涉及一种低功耗流水线模数转换器。

背景技术

高性能、低功耗模数转换器的设计是当今混合信号系统芯片设计中的总体发展趋势，它在数据通信、SOC系统、视频芯片等方面有着广泛的应用。

流水线型模数转换器在速度、精度、功耗等方面具有很好的平衡，并可以工作在低电源电压下，因此凭借其在性能和功耗方面的综合优势成为高性能、低功耗设计的首要选择。

流水线结构的基本思想是把总体的转换精度要求平均分配到每一级，再将每级输出合并成为最终的转换结果。图1是一个传统每级2.5位的流水线结构模数转换器的结构示意图，第一级为采样保持电路，其后为结构和功能都基本相同的n-1级流水线模块，最后一级为全并行子模数转换器。每一级流水线都将前一级的输出作为本级子模数转换器的输入，并同时量化出3位的数字信号。每级量化的数字信号一方面作为本级的输出，另一方面作为本级数模转换器(DAC)的输入，使得DAC的输出产生对应于这3位数字信号的模拟信号，然后从本级的输入信号中减去DAC的输出信号，再乘以4倍因子作为本级输出，也即下一级的输入。每级的传输曲线有六个量化阈值电压，分别为正负参考电压的1/8、3/8、5/8倍(±VR/8、±3VR/8、±5VR/8)，通过六个比较器产生3位的数字输出，系统每级的余量转移曲线如图2所示。3位输出数据中有1位冗余，这1位冗余数字输出用于校正比较器的输入失调，提高模数转换器的精度。

传统的流水线模数转换器中，采样保持电路和若干个余量增益流水线级都需要一个运算放大器，它们占据了整个模数转换器的主要功耗。为了减少功耗，可以在流水线级间共享运算放大器，通过减少运算放大器的数量降低功耗。然而，由于运算放大器始终处于前后两级流水线的余量增益工作状态，并没有对运算放大器输入端清零，因此，当前的工作状态会受到前一工作状态的影响，从而引入记忆效应，影响转换精度。通过加入时钟清零相位对运算放大器输入端清零可以抑制记忆效应，但是额外加入的时钟清零相位占用了运算放大器的建立时间，这意味需要更大的功耗使运算放大器在较短的时间内建立。同时，流水线级间不同的建立精度要求和功耗要求不利于模数转换器性能和功耗的最优化，增加了设计的难度。

发明内容

本发明的目的在于提供一种低功耗的流水线模数转换器，在保证性能的同时，大幅降低现有流水线型模数转换器的功耗。

本发明设计的流水线模数转换器，由第一级流水线1，第二级流水线2，第三级流水线3，一级并行子模数转换器4，以及数字校正和时钟对齐电路5构成，其结构如图3所示。第一级流水线1与第二级流水线2、第三级流水线3、最后一级4位并行子模数转换器4，依次相连，每一级得到的数字输出经过时钟对齐以及数字校正电路，得到实际结果。

本发明中，整个模数转换器中仅有一个两级运算放大器6，最大限度降低功耗。第一级流水线1使用两级运算放大器6求得余量电压并放大，并产生3位数字输出；第二级流水线2使用两级运算放大器的第一级运算放大器7求得余量电压并放大，并产生3位数字输出；第三级流水线3使用两级运算放大器的第二级运算放大器8求得余量电压并放大，并产生3位数字输出；最后一级全并行子模数转换器产生4位数字输出，所有的数字输出经过时钟对齐及数字校正电路5处理后产生10位有效的数字输出。

本发明设计的流水线模数转换器在图4所示时序控制下工作。CK1为第一级流水线1的保持时钟，CK2为第一级流水线1的采样时钟，CK3、CK4分别为第二级流水线2、第三级流水线3的保持时钟。CK1为高电平时，两级运算放大器6进入第一级流水线进行余量增益工作，所产生余量增益电压传递给第二级流水线2进行采样。CK2为高电平时，第一级流水线1对模拟输入进行采样；与此同时，CK3首先上升至高电平，两级运算放大器的第一级运放7进入第二级流水线进行余量增益工作，所产生余量增益电压传递给第三级流水线3进行采样，同时两级运算放大器的第二级运放8的输入端被清零；随后，CK4上升至高电平，两级运算放大器的第二级运放8进入第三级流水线进行余量增益工作，所产生余量增益电压传递给4位全并行子模数转换器4，同时两级运算放大器的第一级运放7的输入端被清零。

由于整个模数转换过程仅需一个两级运算放大器，因此功耗被大幅度降低。两级运算放大器6中，第一级运放7为高增益级，而第二级运放8增益较低，因此很好地满足了第一级、第二级、第三级流水线的建立精度要求。在运算放大器进行余量增益工作前，无需额外的时钟清零相位就可以对运放的输入端清零，从而很好地抑制了记忆效应，提高了模数转换器的转换精度，同时避免了建立时间缩短带来的功耗上升问题，实现了高性能、低功耗的设计。

附图说明

图1 传统流水线模数转换器的结构框图。

图2 流水线模数转换的转换曲线（2.5位每级）示意图。

图3 本发明中的流水线模数转换器结构框图。

图4 本发明中电路的工作时序图。

图5 本发明中第一级至第三级流水线的结构框图。

图中标号：1~3依次为第一级至第三级流水线，4为4位全并行子模数转换器，5为时钟对齐及数字校正电路。6为两级运算放大器， 7为两级运算放大器的第一级运放，8为两级运算放大器的第二级运放。9~10为第一级流水线的开关，11~12为第二级流水线的开关，13~14为第三级流水线的开关。15~17为第一级至第三级流水线的余量增益电路，18~20依次为第一级至第三级流水线的子模数转换器。21~22为两级运算放大器的清零电路。

具体实施方式

下面结合附图进一步描述本发明。

本发明设计的流水线模数转换器，由第一级流水线1，第二级、第三级流水线2、3，最后一级4位并行子模数转换器4，以及数字校正和时钟对齐电路5构成，其结构框图如图3所示。原始模拟输入电压被第一级流水线1采样并转换产生3位数字输出和余量电压，余量电压按照流水线顺序向后级传递，第二、三级流水线各产生3位数字输出，最后一级为标准的四位全并行模数转换器，产生4位输出；前面各级流水线产生的3位输出中，有一位是冗余量，用以进行数字校正。产生的13位数据通过数字校正电路得到最终的10位转换结果。

整体电路工作在图4所示的时序下，时钟发生电路产生稳定、准确的时序保证运算放大器的切换等精细操作。CK1、CK2是非交叠时钟，分别控制第一级流水线1的余量增益工作和采样工作；CK2P为消除开关电荷注入影响而比CK2提早关断的时钟；CK3、CK4是CK2分频后得到的非交叠时钟，分别控制第二级流水线2和第三级流水线3的余量增益工作。

图5为第一级至第三级流水线的结构框图。第一级、第二级、第三级流水线1~3的余量增益电路15~17按照流水线顺序依次连接，各级流水线的子模数转换器18~20分别连接到本级流水线的输入端。第一级流水线开关9~10将两级运算放大器6的输入、输出端连接至第一级流水线的余量增益电路15；第二级流水线开关11~12将两级运算放大器第一级运放7的输入、输出端连接至第二级流水线的余量增益电路16；第三级流水线开关13~14将两级运算放大器第二级运放8的输入、输出端连接至第三级流水线的余量增益电路17。当CK1为高电平时，第一级流水线开关9~10导通，两级运算放大器6进入第一级流水线的余量增益电路15进行余量增益工作，所产生余量增益电压传递给第二级流水线进行采样，第二级流水线的子模数转换器19产生3位数字输出。CK2为高电平时，第一级流水线的余量增益电路15对模拟输入进行采样，子模数转换器18产生3位数字输出；与此同时，CK3首先上升至高电平，第二级流水线的开关11~12导通，两级运算放大器的第一级运放7进入第二级流水线的余量增益电路16进行余量增益工作，所产生余量增益电压传递给第三级流水线，第三级流水线的子模数转换器20产生3位数字输出，同时两级运算放大器的第二级运放8的输入端被清零；随后，CK4上升至高电平，第三级流水线的开关13~14导通，两级运算放大器的第二级运放8进入第三级流水线的余量增益电路17进行余量增益工作，所产生余量增益电压传递给4位全并行子模数转换器4，同时两级运算放大器的第一级运放7的输入端被清零。

Claims

1.一种低功耗流水线模数转换器，其特征在于：由第一级流水线（1），第二级流水线（2），第三级流水线（3），一级4位并行子模数转换器（4），以及数字校正和时钟对齐电路（5）构成；第一级流水线（1）与第二级流水线（2）、第三级流水线（3）、最后一级4位并行子模数转换器（4），依次相连，每一级得到的数字输出经过时钟对齐以及数字校正电路（5），得到实际结果。

2.根据权利要求1所述模数转换器，其特征在于：整个模数转换过程使用一个两级运算放大器（6），其中第一级运放（7）为高增益级，第二级运放（8）增益较低，其中：

第一级流水线（1）使用两级运算放大器（6）求得余量电压并放大，并产生3位数字输出；第二级流水线（2）使用两级运算放大器的第一级运放（7）求得余量电压并放大，并产生3位数字输出；第三级流水线（3）使用两级运算放大器的第二级运放（8）求得余量电压并放大，并产生3位数字输出；最后一级4位全并行子模数转换器（4）产生4位数字输出，所有的数字输出经过时钟对齐及数字校正电路（5）处理后产生10位有效的数字输出。

3.根据权利要求2所述模数转换器，其特征在于：采用非交叠时钟控制模数转换，其中：

CK1、CK2是非交叠时钟，分别控制第一级流水线（1）的余量增益工作和采样工作；CK2P为消除开关电荷注入影响而比CK2提早关断的时钟；CK3、CK4是CK2分频后的非交叠时钟，分别控制第二级流水线（2）和第三级流水线（3）的余量增益工作。

4.根据权利要求1所述模数转换器，其特征在于：CK1为高电平时，两级运算放大器（6）进入第一级流水线（1）进行余量增益工作，所产生余量增益电压传递给第二级流水线（2）进行采样；

CK2为高电平时，第一级流水线（1）对模拟输入进行采样；同时，CK3首先上升至高电平，两级运算放大器的第一级运放（7）进入第二级流水线（2）进行余量增益工作，所产生余量增益电压传递给第三级流水线（3）进行采样，同时两级运算放大器的第二级运放（8）的输入端被清零；随后，CK4上升至高电平，两级运算放大器的第二级运放（8）进入第三级流水线（3）进行余量增益工作，所产生余量增益电压传递给4位全并行子模数转换器（4），同时两级运算放大器的第一级运放（7）的输入端被清零。