CN104796146B - 一种记忆效应消除低功耗模数转换器 - Google Patents

Abstract

本发明涉及一种记忆效应消除低功耗模数转换器，包括第一、二、三级数模转换器、乘法数模转换器、数字校正模块以及输入信号端Vin、输出信号端Vout，数字校正模块接收第一、二、三级数模转换器输入的数字信号Vo1、Vo2、Vo3进行时序校准和移位相加处理，数字校正模块的输出端与输出信号端Vout相连接。上述技术方案中，同时采用运放共享和电容共享技术实现流水线模数转换器低功耗，另外基于电容等比例缩小理论建立时间分享技术消除记忆效应，在不增加电路复杂度及不降低电路运行速率的前提下，显著抑制记忆效应，大幅提升了模数转换器的积分非线性和信噪比。

Description

一种记忆效应消除低功耗模数转换器

技术领域

本发明涉及数模转换领域，具体涉及一种记忆效应消除低功耗模数转换器。

背景技术

随着现代通信技术的发展，低功耗无线射频收发机在日常生活中扮演着愈来愈重要的角色，如智能家居、医疗看护、智能交通等领域。模数转换器是射频收发机中必不可缺少的模块，其能耗在整个收发机中占有很大比重。最常用的模数转换器为流水线模数转换器，传统流水线模数转换器的低功耗设计技术包括运放共享技术和电容共享技术，然而上述两种方法都不可避免产生记忆效应，该效应源于始终工作的运放或电容上的残余电荷，其将大大降低模数转换器的静态性能和动态性能。目前解决记忆效应的方法有双输入运放法或复位时钟法，虽然能够解决记忆效应，但是其也会带来一些缺陷，如双输入运放会增加电路的复杂程度，这与现代无线网络应用特点相冲突，而复位时钟法则需要一个单独的时钟相位对运放和电容进行复位，这会降低整个模数转换器的运行速率。

发明内容

本发明的目的就是提供一种记忆效应消除低功耗模数转换器，其能够有效解决上述问题，实现低功耗和消除记忆效应，且不会增加电路的复杂度和降低电路的运行速率。

为实现上述目的，本发明采用以下技术方案进行实施：

一种记忆效应消除低功耗模数转换器，其特征在于：包括第一、二、三级数模转换器、乘法数模转换器、数字校正模块以及输入信号端Vin、输出信号端Vout，输入信号端Vin分两路分别与第一级数模转换器和乘法数模转换器的输入端相连接，乘法数模转换器接收第一级数模转换器输出的余差放大控制信号D1进行一级余差放大处理并将处理的结果分别输出至第二级数模转换器和乘法数模转换器的输入端，乘法数模转换器接收第二级数模转换器输出的余差放大控制信号D2进行二级余差放大处理并将处理的结果输出至第三级数模转换器，数字校正模块接收第一、二、三级数模转换器输入的数字信号Vo1、Vo2、Vo3进行时序校准和移位相加处理，数字校正模块的输出端与输出信号端Vout相连接。

上述技术方案中，同时采用运放共享和电容共享技术实现流水线模数转换器低功耗，另外基于电容等比例缩小理论建立时间分享技术消除记忆效应。与传统的流水线模数转换器低功耗技术相比，在不增加电路复杂度及不降低电路运行速率的前提下，显著抑制记忆效应，大幅提升了模数转换器的积分非线性和信噪比，同时，该技术方案使整个模数转换器的工作时间减少，从而进一步降低的电路的功耗。

附图说明

图1为本发明的结构示意图；

图2为第一、二、三级模数转换器电路结构原理图；

图3为图2中比较器的电路原理图；

图4为数字校正模块的结构原理图；

图5为建立时间分享技术的原理图；

图6为运算放大器的结构原理图。

具体实施方式

为了使本发明的目的及优点更加清楚明白，以下结合实施例对本发明进行具体说明。应当理解，以下文字仅仅用以描述本发明的一种或几种具体的实施方式，并不对本发明具体请求的保护范围进行严格限定。

本发明采取的技术方案如图1所示，一种记忆效应消除低功耗模数转换器，包括第一、二、三级数模转换器、乘法数模转换器、数字校正模块以及输入信号端Vin、输出信号端Vout，输入信号端Vin分两路分别与第一级数模转换器和乘法数模转换器的输入端相连接，乘法数模转换器接收第一级数模转换器输出的余差放大控制信号D1进行一级余差放大处理并将处理的结果分别输出至第二级数模转换器和乘法数模转换器的输入端，乘法数模转换器接收第二级数模转换器输出的余差放大控制信号D2进行二级余差放大处理并将处理的结果输出至第三级数模转换器，数字校正模块接收第一、二、三级数模转换器输入的数字信号Vo1、Vo2、Vo3进行时序校准和移位相加处理，数字校正模块的输出端与输出信号端Vout相连接。

本发明提供的模数转换器由全差分三级流水线模数转换器和数字校正模块组成。第一级由第一级模数转换器Sub-ADC1与乘法数模转换器MDAC组成，第二级由第二级模数转换器Sub-ADC2与乘法数模转换器MDAC组成，其中，乘法数模转换器MDAC为第一级与第二级共用。模数转换器第三级为第三级模数转换器Sub-ADC3构成。乘法数模转换器MDAC为开关电容放大器结构，用于实现余差放大功能。该流水线模数转换器采用运放共享技术，即乘法数模转换器MDAC中的运算放大器(运放OTA)在不同的时钟相位内由第一级和第二级交替共用。乘法数模转换器MDAC中的电容由一个固定使用的采样电容和两组交替使用的电容组构成，该流水线模数转换器采用电容共享技术，即两组电容组与采样电容交替搭配，在不同的时钟周期内完成第一级和第二级的信号采样和余差放大功能。基于电容等比例缩小理论，第一级与第二级进行余差放大时的建立时间呈现差异化，则此时可分享其中的“冗余”建立时间，在不降低整体电路运行速率的前提下达到消除记忆效应，提高电路积分非线性和信噪比的目的。各级模数转换器输出的数字信号Vo1、Vo2、Vo3进入数字校正模块进行时序校准和移位相加，从而消除子模数转化器中的比较器偏移和乘法数模转换器MDAC中的放大器增益失调，提高模数转换器的线性度。

具体的操作为：全差分三级流水线模数转换器第一级采用无采样保持结构，输入信号Vin被同时采样到第一级模数转换器Sub-ADC1与乘法数模转换器MDAC中，第一级模数转换器Sub-ADC1产生本级数字信号输出Vo1，同时产生本级余差放大控制信号D1；余差放大控制信号D1被输入到乘法数模转换器MDAC中，通过乘法数模转换器MDAC完成本级余差放大工作并输出一级余差放大处理的结果Vres1；由于运放共享技术的应用，一级余差放大处理结果Vres1作为第二级的输入信号，再次被采样到乘法数模转换器MDAC，同时也被采样到第二级模数转换器Sub-ADC2产生本级数字信号输出Vo2以及产生二级余差放大控制信号D2；余差放大控制信号D2被输入到乘法数模转换器MDAC中完成二级余差放大处理工作并输出二级余差放大处理结果Vres2；Vres2作为第三级的输入信号被采样到第三级模数转换器Sub-ADC3中并产生本级数字信号输出Vo3；第一、二、三级模数转换器输出的数字信号Vo1、Vo2、Vo3进入数字校正模块进行时序校准和移位相加，最终全差分三级流水线模数转换器的数字信号输出结果为Vout。

详细的实施方案为：

图2为第一、二、三级模数转换器的电路结构原理图，子模数转换器电路由分压电阻串、一组比较器和一个译码电路构成；分压电阻串两端电压分别为Vref+和Vref-，电阻串共有n+1个电阻，其中R1、R2…Rn+1首尾串联，R1、R2…Rn+1的阻值完全相同，即电压(Vref-、Vref+)被电阻串R1，R2…Rn+1等值分压，其分压输出结果为Vref1、Vref2…Vrefn；比较器结构为全差分动态比较器。以比较器1为例，其输入端信号分别为Vin+、Vin-、Vref1、Vrefn，通过比较Vin+、Vin-的差值与Vref1、Vrefn差值，输出比较结果d1；当Vin+、Vin-的差值大于Vref1、Vrefn差值时，d1为0，当Vin+、Vin-的差值小于Vref1、Vrefn差值时，d1为1；同理，比较器m的输入信号分别为Vin+、Vin-、Vrefn、Vref1，过比较Vin+、Vin-的差值与Vrefn、Vref1差值输出比较结果d1；当Vin+、Vin-的差值大于Vrefn、Vref1差值时，d1为0，当Vin+、Vin-的差值小于Vrefn、Vref1差值时，d1为1；比较器组输出一组由0和1构成的温度计码d1…dm；该温度计码d1…dm被输入到译码电路中产生两组数字码，其中D[n]为余差放大控制信号，即图1中的D1与D2；该信号控制乘法数模转换器MDAC中开关电容阵列中的开关，在乘法数模转换器MDAC完成信号采样后，余差放大控制信号D[n]根据比较器的输出结果控制余差放大的增益值；译码器输出的另一组数字码为Vo[n]，该数字码为本级模数转换器的输出结果，即图1中的Vo1、Vo2、Vo3。

图3为图2中使用的比较器的电路原理图，该比较器为全差分动态比较器，其中Vin+、Vin-、Vref+、Vref-分别为动态比较器的四个输入端，Vout为动态比较器的输出端；Vb与Vb为一对互补的偏置信号，Vb分别连接晶体管M11、M13的栅极；Vb分别连接晶体管M12、M14、M5、M6的栅极；电源电压VDD分别连接晶体管M7、M8的源极；晶体管M7的漏极分别连接晶体管M8、M10的栅极、晶体管M11、M9的漏极以及晶体管M12的源极；晶体管M8的漏极分别连接晶体管M7、M9的栅极、晶体管M11的源极、晶体管M12、M10的漏极以及输出端Vout；晶体管M9的源极分别连接晶体管M1、M2的漏极，晶体管M10的源极分别连接晶体管M3、M4的漏极；晶体管M1的栅极连接输入信号Vref-，晶体管M2的栅极连接输入信号Vin+，晶体管M3的栅极连接输入信号Vin-，晶体管M4的栅极连接输入信号Vref+；晶体管M1的源极分别连接晶体管M5、M14的漏极和晶体管M4、M13的源极；晶体管M3的源极分别连接晶体管M6、M13的漏极和晶体管M2、M14源极；晶体管M5、M6的源极短接到GND。

图4为数字校正模块的电路结构原理图，CLK1、CLK2、CLK3为时钟信号，RES1、RES2、RES3为置零信号；数字校正包括时序校准和移位相加两个步骤，Vo1、Vo2、Vo3为第一、二、三级模数转换器的输出信号，在时序校正模块，二进制码Vo1、Vo2、Vo3为输入端信号，由本发明的模数转换器采样流水线结构可知数字码Vo1、Vo2、Vo3产生于不同的时钟相位；时序校正模块中的寄存器确保所采集的数字码Vo1、Vo2、Vo3为同一模拟输入信号所转化而成，从而避免失码和误码的产生；数字码Vo1、Vo2、Vo3经过时序校正模块输出对应的数字码To1、To2、To3，To1、To2首先在第一移位加法器中进行移位相加，输出结果To4；To4与To3在第二移位加法器中完成移位相加，至此三级模数转换器的数字码输出Vo1、Vo2和Vo3经由时序校准后全部完成移位相加，最终输出结果Vout；该数字校正过程可有效消除子模数转换器中的比较器失调和乘法数模转换器MDAC中的放大器增益误差；

乘法数模转换器包括采样运放OTA、电容CS和两个交替采样的电容组CX、CY，电容组CX由电容CX1、CX2组成，电容组CY由电容CY1、CY2组成。图5为建立时间分享技术原理图；根据不同的时钟相位，本发明中的时间分享技术分为六个步骤完成，具体如下：

乘法数模转换器执行如下操作：

S1：电容CX与CS作为第一级采样电容对输入信号Vin进行采样，电容CX1、CX2、CS一端连接输入信号Vin，电容CX1、CX2、CS另一端接地；电容CY1、CY2与运放OTA组成余差放大器完成二级余差放大处理，电容CY2一端分别连接第二级数模转换器的余差放大控制信号D2的输出端以及参考电压Vref，电容CY2另一端连接到运放OTA输入端，电容CY1跨接到运放OTA输入、输出两端，二级余差放大处理的结果为Vres2；

S2：电容CX1、CX2、CS状态不变，电容CY1、CY2均跨接到运放OTA输入、输出端并短接到地，电容CY1、CY2与运放OTA完成残余电荷置零，实现记忆效应消除；

S3：电容CY1、CY2两端均短接到地，电容CX1、CX2跨接到运放OTA输入、输出端，电容CS一端分别连接第一级数模转换器的余差放大控制信号D1的输出端以及参考电压Vref，电容CS另一端连接到运放OTA输入端，此时输出第一级余差放大结果Vres1；

S4：电容CY、CS作为第一级采样电容对输入信号Vin进行采样，电容CY1、CY2、CS的一端连接输入信号Vin，电容CY1、CY2、CS的另一端接地；电容CX1、CX2与运放OTA组成余差放大器完成二级余差放大处理，电容CX2一端分别连接第二级数模转换器的余差放大控制信号D2的输出端以及参考电压Vref，电容CX2另一端连接到运放OTA输入端，电容CY1跨接到运放OTA输入、输出两端，二级余差放大处理的结果为Vres2；

S5：电容CY1、CY2、CS状态不变，二级余差放大处理完成，电容CX1、CX2均跨接到运放OTA输入输出端并短接到地，电容CX1、CX2与运放OTA完成残余电荷置零，实现记忆效应消除；

S6：电容CX1、CX2两端均短接到地，电容CY1、CY2跨接到运放OTA输入输出端，电容CS一端分别连接第一级数模转换器的余差放大控制信号D1的输出端以及参考电压Vref，电容CS另一端连接到运放OTA输入端，此时输出第一级余差放大结果Vres1；

重复循环执行操作S1～S6。

由上述技术方案可知，第一级与第二级共用同一运放OTA，电容组CX与CY交替在第一级与第二级之间共享，即结合使用运放共享与电容共享技术，这大大降低的模数转换器的功耗；同时，基于第一级与第二级余差放大负载电容等比例缩小，第二级余差放大所需的建立时间小于第一级所需时间，即造成第二级建立时间“冗余”，此时，利用该“冗余”建立时间用来对电容组CX、CY和运放OTA置零，使其上残余电荷得到清零，从根本上抑制了记忆效应，显著提高了模数转换器的静待性能和动态性能，另外，在第二级余差放大时，运放OTA的工作时间比传统设计方案缩短，进一步降低了整个模数转换器的功耗；

图6为运算放大器(运放OTA)结构原理图，运放OTA由全差分折叠共源共栅放大器和开关电容共模反馈模块构成；其中Vin+、Vin-为输入信号，Vout+、Vout-为输出信号，Vb1、Vb2、Vb3、Vb4为偏置电压，Vcm为共模电压，Vcmfb为共模反馈电压；电源电压VDD分别与晶体管M18、M19源极相接，晶体管M18、M19的栅极与Vcmfb相接；晶体管M18的漏极分别连接晶体管M20的源极和晶体管15的漏极；晶体管M19的漏极分别连接晶体管M21的源极和晶体管16的漏极；晶体管M15的栅极连接输入信号Vin+，晶体管M16的栅极连接输入信号Vin-，晶体管M15、M16的源极与晶体管M17的漏极相接；晶体管M20的漏极分别连接晶体管22的漏极和输出端Vout-；晶体管M21的漏极分别连接晶体管23的漏极和输出端Vout+；晶体管M20、M21的栅极与Vb1相接，晶体管M22、M23的栅极与Vb2相接；晶体管M22的源极连接晶体管M24的漏极，晶体管M23的源极连接晶体管M25的漏极，晶体管M17、M24、M25的栅极与Vb3相接，晶体管M17、M24、M25的源极与地GND相接；电容C1、C2、C3、C4和开关S1、S2、S3、S4、S5、S6、S7、S8组成开关电容共模反馈结构，其中，开关S1一端连接Vcm，开关S1另一端分别连接电容C1的一端和开关S2的一端；开关S2的另一端分别连接电容C2的一端和输出端Vout+；开关S3一端连接Vb4，开关S3另一端分别连接电容C1的一端和开关S4的一端；开关S4的另一端分别连接电容C2的一端和共模反馈端Vcmfb；开关S5一端连接Vcm，开关S5另一端分别连接电容C4的一端和开关S6的一端；开关S6的另一端分别连接电容C3的一端和输出端Vout-；开关S7一端连接Vb4，开关S7另一端分别连接电容C4的一端和开关S8的一端；开关S8的另一端分别连接电容C3的一端和共模反馈端Vcmfb。

总之，本发明中通过采用基于电容等比例缩小技术的建立时间分享技术完成对记忆效应的消除，从而在不降低电路运行速率和不增加电路复杂的前提下，大大增加了模数转换器的积分非线性和信噪比，另外，多种共享技术的使用极大的降低了该模数转换器的功耗。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在获知本发明中记载内容后，在不脱离本发明原理的前提下，还可以对其作出若干同等变换和替代，这些同等变换和替代也应视为属于本发明的保护范围。

Claims (1)

1.一种记忆效应消除模数转换器，其特征在于：包括第一、二、三级数模转换器、乘法数模转换器、数字校正模块以及输入信号端Vin、输出信号端Vout，输入信号端Vin分两路分别与第一级数模转换器和乘法数模转换器的输入端相连接，乘法数模转换器接收第一级数模转换器输出的余差放大控制信号D1进行一级余差放大处理并将处理的结果分别输出至第二级数模转换器和乘法数模转换器的输入端，乘法数模转换器接收第二级数模转换器输出的余差放大控制信号D2进行二级余差放大处理并将处理的结果输出至第三级数模转换器，数字校正模块接收第一、二、三级数模转换器输入的数字信号Vo1、Vo2、Vo3进行时序校准和移位相加处理，数字校正模块的输出端与输出信号端Vout相连接；

乘法数模转换器中的运放OTA在不同的时钟相位内由第一级和第二级交替共用；电容组CX、CY和电容CS交替搭配，在不同的时钟周期内完成第一级和第二级的信号采样和余差放大功能；

乘法数模转换器包括采样运放OTA、电容CS和两个交替采样的电容组CX、CY，电容组CX由电容CX1、CX2组成，电容组CY由电容CY1、CY2组成，乘法数模转换器执行如下操作：

S1：电容CX与CS作为第一级采样电容对输入信号Vin进行采样，电容CX1、CX2、CS一端连接输入信号Vin，电容CX1、CX2、CS另一端接地；电容CY1、CY2与运放OTA组成余差放大器完成二级余差放大处理，电容CY2一端分别连接第二级数模转换器的余差放大控制信号D2的输出端以及参考电压Vref，电容CY2另一端连接到运放OTA输入端，电容CY1跨接到运放OTA输入、输出两端，二级余差放大处理的结果为Vres2；

S2：电容CX1、CX2、CS状态不变，电容CY1、CY2均跨接到运放OTA输入、输出端并短接到地，电容CY1、CY2与运放OTA完成残余电荷置零，实现记忆效应消除；

S3：电容CY1、CY2两端均短接到地，电容CX1、CX2跨接到运放OTA输入、输出端，电容CS一端分别连接第一级数模转换器的余差放大控制信号D1的输出端以及参考电压Vref，电容CS另一端连接到运放OTA输入端，此时输出第一级余差放大结果Vres1；

S4：电容CY、CS作为第一级采样电容对输入信号Vin进行采样，电容CY1、CY2、CS的一端连接输入信号Vin，电容CY1、CY2、CS的另一端接地；电容CX1、CX2与运放OTA组成余差放大器完成二级余差放大处理，电容CX2一端分别连接第二级数模转换器的余差放大控制信号D2的输出端以及参考电压Vref，电容CX2另一端连接到运放OTA输入端，电容CY1跨接到运放OTA输入、输出两端，二级余差放大处理的结果为Vres2；

S5：电容CY1、CY2、CS状态不变，二级余差放大处理完成，电容CX1、CX2均跨接到运放OTA输入输出端并短接到地，电容CX1、CX2与运放OTA完成残余电荷置零，实现记忆效应消除；

S6：电容CX1、CX2两端均短接到地，电容CY1、CY2跨接到运放OTA输入输出端，电容CS一端分别连接第一级数模转换器的余差放大控制信号D1的输出端以及参考电压Vref，电容CS另一端连接到运放OTA输入端，此时输出第一级余差放大结果Vres1；

重复循环执行操作S1～S6。