CN107896111B - 流水线型模数转换器模拟前端电路 - Google Patents

流水线型模数转换器模拟前端电路 Download PDF

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Abstract

本发明涉及一种流水线型模数转换器模拟前端电路，包括：第一Buffer单元、第二Buffer单元、第一采样保持单元、第二采样保持单元、第三采样保持单元、第四采样保持单元及时钟产生单元；其中，所述第一Buffer单元与所述第二Buffer单元均电连接信号输入端；所述第一采样保持单元与所述第三采样保持单元均电连接所述第一Buffer单元；所述第二采样保持单元与所述第四采样保持单元均电连接所述第二Buffer单元；所述时钟产生单元分别电连接所述第一采样保持单元、所述第二采样保持单元、所述第三采样保持单元、所述第四采样保持单元。本发明提供的流水线型模数转换器模拟前端电路，在满足高速时域交织流水线型模数转换器对模拟前端电路性能要求的同时，电路结构简单且功耗低。

Description

流水线型模数转换器模拟前端电路
技术领域
本发明属模数转换器领域，特别涉及一种流水线型模数转换器模拟前端电路。
背景技术
随着科学技术的不断发展，在众多应用领域中，如超宽带系统、软件无线电系统、频谱分析仪、电子示波器等通讯和测试系统，随着模拟输入信号带宽的不断增大，对模数转换器的性能，尤其是采样率和精度提出了更高的要求。
为了实现高速的采样率，高达数千兆赫兹以上，时域交织技术受到了研究人员及工业界的青睐。在实现高采样率的前提下，同时要满足高精度的要求，流水线型模数转换器是不错的选择。因此，对时域交织流水线型模数转换器的研究具有重要意义。
现有技术中，由于流水线模数转换器的时钟频率较高且输入信号带宽较大，所以其前端电路结构相对复杂，且功耗较大，极大地降低了整个电路的性能。
为此需要对模数转换器模拟前端电路的结构进行优化设计。
发明内容
为了解决上述技术问题，本发明提供了一种流水线型模数转换器模拟前端电路，包括：第一Buffer单元、第二Buffer单元、第一采样保持单元、第二采样保持单元、第三采样保持单元、第四采样保持单元及时钟产生单元；其中，
所述第一Buffer单元与所述第二Buffer单元均电连接信号输入端VIN-IN；
所述第一采样保持单元与所述第三采样保持单元均电连接所述第一Buffer单元；
所述第二采样保持单元与所述第四采样保持单元均电连接所述第二Buffer单元；
所述时钟产生单元分别电连接所述第一采样保持单元、所述第二采样保持单元、所述第三采样保持单元、所述第四采样保持单元；
所述第一采样保持单元、所述第二采样保持单元、所述第三采样保持单元及所述第四采样保持单元的输出端分别对应电连接第一模数转换单元、第二模数转换单元、第三模数转换单元及第四模数转换单元。
与现有技术相比，本发明具有以下有益效果：
在满足高速时域交织流水线型模数转换器对模拟前端电路性能要求的同时，电路结构简单且功耗低。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例提供的一种流水线型模数转换器模拟前端电路的结构示意图；
图2为本发明实施例提供的一种第一输入Buffer单元的结构示意图；
图3为本发明实施例提供的一种第一采样保持单元的结构示意图；
图4为本发明实施例提供的一种运算放大器的结构示意图；
图5为本发明实施例提供的一种NMOS输入管折叠共源共栅辅助运放的结构示意图；
图6为本发明实施例提供的一种PMOS输入管折叠共源共栅辅助运放的结构示意图；
图7为本发明实施例提供的一种时钟产生单元的结构示意图；
图8为本发明实施例提供的一种四相时钟产生子单元的结构示意图；
图9为本发明实施例提供的一种四相时钟产生子单元的工作时序示意图；
图10为本发明实施例提供的一种第一数字可控延时子单元的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图对本发明做进一步详细说明。
实施例一
请参见图1，图1为本发明实施例提供的一种流水线型模数转换器模拟前端电路的结构示意图。该流水线型模数转换器模拟前端电路包括：第一Buffer单元、第二Buffer单元、第一采样保持单元、第二采样保持单元、第三采样保持单元、第四采样保持单元及时钟产生单元；其中，
所述第一Buffer单元与所述第二Buffer单元均电连接信号输入端VIN-IN；
所述第一采样保持单元与所述第三采样保持单元均电连接所述第一Buffer单元；
所述第二采样保持单元与所述第四采样保持单元均电连接所述第二Buffer单元；
所述时钟产生单元分别电连接所述第一采样保持单元、所述第二采样保持单元、所述第三采样保持单元、所述第四采样保持单元；
所述第一采样保持单元、所述第二采样保持单元、所述第三采样保持单元及所述第四采样保持单元的输出端分别对应电连接第一模数转换单元、第二模数转换单元、第三模数转换单元及第四模数转换单元。
本实施例提供的流水线型模数转换器模拟前端电路，在满足高速时域交织流水线型模数转换器对模拟前端电路性能要求的同时，电路结构简单且功耗低。
实施例二
进一步地，在上述实施例的基础上，请参见图2，图2为本发明实施例提供的一种第一Buffer单元的结构示意图，该第一Buffer单元包括：第一电流源ID1、第二电流源ID2、第三电流源ID3、第四电流源ID4、第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7及第八MOS管M8；其中，
所述第二电流源ID2、所述第一MOS管M1、所述第五MOS管M5及所述第六MOS管M6依次串接于电源端VDD与接地端GND之间；
所述第一电流源ID1与所述第二MOS管M2依次串接于所述电源端VDD与所述第一MOS管M1与所述第五MOS管M5串接形成的节点之间；
所述第三电流源ID3、所述第三MOS管M3、所述第七MOS管M7及所述第八MOS管M8依次串接于所述电源端VDD与接地端GND之间；
所述第四电流源ID4与所述第四MOS管M4依次串接于所述电源端VDD与所述第三MOS管M3与所述第七MOS管M7串接形成的节点之间；
所述第一MOS管M1的衬底电连接所述第三MOS管M3的衬底，且第三MOS管(M3)的衬底与源端相连；
所述第一MOS管M1的栅极与所述第三MOS管M3的栅极均电连接所述信号输入端VIN-IN；
所述第二MOS管M2的栅极电连接至所述第二电流源ID2与所述第一MOS管M1串接形成的节点处；
所述第四MOS管M4的栅极电连接至所述第三电流源ID3与所述第三MOS管M3串接形成的节点处；
所述第五MOS管M5的栅极与所述第七MOS管M7的栅极均电连接第一偏置电压端VB1；
所述第六MOS管M6的栅极与所述第八MOS管M8的栅极均电连接第二偏置电压端VB2；
所述第一MOS管M1与所述第五MOS管M5串接形成的节点形成所述第一Buffer单元的输出端分别电连接至所述第一采样保持单元及所述第三采样保持单元的输入端。
第二输Buffer单元与所述第一Buffer单元的电路结构相同且其输出端分别电连接所述第二采样保持单元与所述第四采样保持单元的输入端。
进一步地，在上述实施例的基础上，请参见图3，图3为本发明实施例提供的一种第一采样保持单元的结构示意图，该第一采样保持单元包括：运算放大器AMP、采样电容CS、第一开关φ1、第二开关φ2、第三开关φ3及第四开关φ4；其中，
所述第一开关φ1、所述采样电容CS及所述第二开关φ2依次串接于所述第一Buffer单元的输出端与所述接地端GND之间；
所述运算放大器AMP的反相输入端电连接至所述采样电容CS与所述第二开关φ2串接形成的节点位置处；所述运算放大器AMP的正相输入端电连接所述接地端GND；所述运算放大器AMP的输出端电连接所述第一模数转换单元的输入端；
所述第三开关φ3电连接于所述第一开关φ1与所述采样电容CS串接形成的节点与所述运算放大器AMP的输出端之间；
所述第四开关φ4电连接于所述运算放大器AMP的输出端与所述接地端GND之间。
所述第二采样保持单元、所述第三采样保持单元、所述第四采样保持单元与所述第一采样保持单元结构均相同；其中，第一采样保持单元与第三采样保持单元电连接第一Buffer单元，第二采样保持单元与第四采样保持单元均电连接第二Buffer单元。此外，第一采样保持单元、第二采样保持单元、所述第三采样保持单元及所述第四采样保持单元输出采样信号并分别传输至第一模数转换单元、第二模数转换单元、第三模数转换单元及第四模数转换单元。
进一步地，请参见图4，图4为本发明实施例提供的一种运算放大器AMP的结构示意图，该运算放大器AMP包括第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、NMOS输入管折叠共源共栅辅助运放AN、PMOS输入管折叠共源共栅辅助运放AP、第一电容C1、第二电容C2、第五开关φ5及第六开关φ6；其中，
所述第九MOS管M9、所述第十MOS管M10、所述第十一MOS管M11、所述第十二MOS管M12及所述第十七MOS管M17依次串接于电源端VDD与所述接地端GND之间；
所述第十三MOS管M13、所述第十四MOS管M14、所述第十五MOS管M15及所述第十六MOS管M16依次串接于所述电源端VDD与所述第十二MOS管M12与所述第十七MOS管M17串接形成的节点之间；
所述NMOS输入管折叠共源共栅辅助运放AN的第一输入端电连接至所述第十三MOS管M13与所述第十四MOS管M14串接形成的节点处，第二输入端电连接至所述第九MOS管M9与所述第十MOS管M10串接形成的节点处，第三输入端电连接第三偏置电压端VbAN，第一输出端电连接所述第十MOS管M10的栅极，第二输出端电连接所述第十四MOS管M14的栅极；
所述PMOS输入管折叠共源共栅辅助运放AP的第一输入端电连接至所述第十一MOS管M11与所述第十二MOS管M12串接形成的节点处，第二输入端电连接至所述第十五MOS管M15与所述第十六MOS管M16串接形成的节点处，第三输入端电连接第四偏置电压端VbAP，第一输出端电连接所述第十五MOS管M15的栅极，第二输出端电连接所述第十一MOS管M11的栅极；
所述第九MOS管M9的栅极经所述第五开关φ5电连接第五偏置电压端Vb5；
所述第一电容C1电连接于所述第九MOS管M9的栅极与所述第十二MOS管M12的栅极之间；
所述第十三MOS管M13的栅极经所述第六开关φ6电连接所述第五偏置电压端Vb5；
所述第二电容C2电连接于所述第十三MOS管M13的栅极与所述第十六MOS管M16的栅极之间；
所述第十七MOS管M17的栅极电连接第六偏置电压端VCMFB；
所述第十二MOS管M12的栅极作为所述运算放大器AMP的正相输入端；
所述第十六MOS管M16的栅极作为所述运算放大器AMP的反相输入端；
所述第十四MOS管M14与所述第十五MOS管M15串接形成的节点作为所述运算放大器AMP的正相相输出端；
所述第十MOS管M10与所述第十一MOS管M11串接形成的节点作为所述运算放大器AMP的反相输出端。
进一步地，请参见图5，图5为本发明实施例提供的一种NMOS输入管折叠共源共栅辅助运放的结构示意图；请参见图6，图6为本发明实施例提供的一种PMOS输入管折叠共源共栅辅助运放的结构示意图。
进一步地，在上述实施例的基础上，请参见图7，图7为本发明实施例提供的一种时钟产生单元的结构示意图，该时钟产生单元包括四相时钟产生子单元、第一数字可控延时子单元、第二数字可控延时子单元、第三数字可控延时子单元及第四数字可控延时子单元；其中，
所述四相时钟产生子单元电连接时钟信号端；
所述第一数字可控延时子单元、所述第二数字可控延时子单元、所述第三数字可控延时子单元及所述第四数字可控延时子单元分别电连接所述四相时钟产生子单元的第一输出端、第二输出端、第三输出端、第四输出端。
进一步地，请参见图8，图8为本发明实施例提供的一种四相时钟产生子单元的结构示意图，该四相时钟产生子单元包括第一D触发器D1、第二D触发器D2及第三D触发器D3；其中，
所述第一D触发器D1的第一输入端与第二输入端分别电连接第一时钟信号端CLK_IN与第二时钟信号端CLK_IP，第一输出端分别电连接所述第二D触发器D2的第一输入端与所述第三D触发器D3的第一输入端，第二输出端分别电连接所述第二D触发器D2的第二输入端与所述第三D触发器D3的第二输入端；
所述第二D触发器D2的第一输出端电连接所述第一数字可控延时子单元的输入端，第二输出端电连接所述第二数字可控延时子单元的输入端；
所述第三D触发器D3的第一输出端电连接所述第三数字可控延时子单元的输入端，第二输出端电连接所述第四数字可控延时子单元的输入端。
进一步地，请参见图9，图9为本发明实施例提供的一种四相时钟产生子单元的工作时序示意图。
进一步地，请参见图10，图10为本发明实施例提供的一种第一数字可控延时子单元的结构示意图，该第一数字可控延时子单元包括：第一反相器T1、第二反相器T2及延时子单元阵列；其中，
所述第一反相器T1与所述第二反相器T2串行电连接；
所述第一反相器T1中PMOS管的源极与所述第二反相器T2中PMOS管的源极均电连接所述电源端VDD；所述第一反相器T1中NMOS管的源极与所述第二反相器T2中NMOS管的源极均电连接所述接地端GND；
所述延时子单元阵列均电连接至所述第一反相器T1与所述第二反相器T2串接形成的节点处；
所述第一反相器T1的输入端电连接所述第二D触发器D2的第一输出端；
所述第二数字可控延时子单元、所述第三数字可控延时子单元、所述第四数字可控延时子单元与所述第一数字可控延时子单元结构均相同。
延时单元包括延时MOS管与数字校准输出温度计码；其中，
所述延时MOS管的栅极电连接至所述第一反相器T1与所述第二反相器T2串接形成的节点处；
所述延时MOS管的源极、漏极及衬底相连并均电连接所述数字校准输出温度计码。
本实施例提供的流水线型模数转换器模拟前端电路，采用双Buffer单元结构，即奇数通道共用一个Buffer单元、偶数通道共用一个Buffer单元，这种结构可以更好的减小采样保持电路引起的回踢噪声对输入信号的影响，降低Buffer单元的设计压力；单个Buffer单元为所提出的改进型开环源跟随结构，可在宽带输入频率范围内实现平坦的增益、达到较高的线性度。所述前端采样保持电路采用电容翻转式开关电容结构，其中运算放大器使用了跨导增强技术，在实现较高增益带宽积满足采样保持电路线性度要求的同时消耗较低的功耗。
实施例三
本实施例是在实施例一及实施例二的基础上对本发明的原理及实现方式作进一步的说明。
请参见图1，本方案采用双Buffer单元结构，可减小负载电容引起的回踢噪声对输入信号的影响，降低Buffer单元的设计压力；单个Buffer单元为所提出的改进型开环源跟随结构，可在宽带输入频率范围内实现平坦的增益、达到较高的线性度。
进一步地，请参见图2，每一个Buffer单元均为所提出的改进型开环源跟随结构，可在宽带输入频率范围内实现平坦的增益、达到较高的线性度。复制Buffer的电路结构与主源跟随相同，流过的电流大小为主源跟随的十分之一左右，其输入为输入信号、输出接到主源跟随的衬底端，来保证主源跟随的源极与衬底端电位相同，减小了衬偏调制效应引起的阈值电压变化导致的主源跟随非线性，同时避免了传统结构中直接将源跟随输入管源衬相接在输出端引起的非线性寄生PN结电容。主源跟随在传统结构的基础上增加了M2管，将其偏置在固定电流，保证M2管栅极与源极电压差变化很小，即可保证输入源跟随管M1管的漏极与源极电压差变化很小，减小沟长调制效应引起的电流变化导致的非线性。综上，所提出输入Buffer电路结构通过对传统结构进行改进，减小了衬偏调制效应、沟长调制效应引起的非线性，使所提出Buffer单元能够达到较高的线性度。
请参见图3，第一采样保持单元、第二采样保持单元、第三采样保持单元及第四采样保持单元均为此结构，这里给出的是单端结构，实际应用中为差分结构。第一开关φ1、第四开关φ4与第二开关φ2为采样相且采样相结束时第二开关φ2比第一开关φ1提前使开关关断，第三开关φ3为保持相。此外，该结构采用电容翻转式开关电容结构，这种结构的特点是采样相时，电容的下极板接输入信号，在保持相时，原来与输入信号相连的电容下极板连接到运算放大器的输出端，这种结构的反馈系数大，如果忽略运算放大器输入端的寄生电容的影响，反馈系数近似为1，反馈系数越大，在相同闭环带宽的条件下对增益带宽积的要求越低，这样就节省了功耗，同时只用一个电容，开关噪声低。
请参见图4，给出了采样保持单元中的运算放大器AMP的结构，该结构为全差分结构，图中信号Vb5、VbAN、VbAP为偏置电压，由偏置电压产生电路产生，VCMFB为共模反馈电压由共模反馈电路产生。该运算放大器为单级套筒共源共栅加增益提高辅助运放结构，与传统共源共栅结构相比，这里增加了第一电容C1与第二电容C2，用来保证输入对管与共源共栅负载中的共源管处于各自所需的直流偏置，同时将交流输入信号耦合到共源共栅负载中的共源管上使其对输入信号进行放大，即在不增大电流的前提下，这种改进增大了运算放大器的输入等效跨导，在需要达到相同带宽的条件下降低了功耗。请参见图5及图6，辅助运放采用折叠共源共栅结构，来满足对输入输出共模电压的要求，这里在传统结构的基础上增加了M21和M32来稳定运放的共模电平。
请参见图8，在该四相时钟产生子单元结构中，第一D触发器与第二D触发器为正沿触发D触发器，第三D触发器为负沿触发D触发器。输入第一时钟信号CLK_IN、第二时钟信号CLK_IP(第一时钟信号CLK_IN与第二时钟信号CLK_IP为高频差分时钟信号)，经第一D触发器后，产生二分频时钟DOUT_N、DOUT_P。DOUT_N、DOUT_P经第二D触发器后产生二分频时钟CLK_OUT3、CLK_OUT1(周期为CLK_IN、CLK_IP的四倍)，DOUT_N、DOUT_P经第三D触发器后产生二分频时钟CLK_OUT4、CLK_OUT2(周期为CLK_IN、CLK_IP的四倍)，最终将输入差分高频时钟CLK_IN、CLK_IP四分频产生所需时钟CLK_OUT4、CLK_OUT2、CLK_OUT3、CLK_OUT1。进一步地，请参见图9，CLK_OUT1、CLK_OUT2、CLK_OUT3、CLK_OUT4相邻两个时钟间的延时恰好为所需要的一个CLK_IN的周期。
请参见图10，第一数字可控延时单元、第二数字可控延时单元、第三数字可控延时单元及第四数字可控延时单元均采用该结构，该结构可用于时域交织模数转换器后台校准通道间的采样时间失配误差。其中，延时子单元阵列中，所有MOS管的栅极连接在两个反相器中间、源极漏极衬极短接并与数字校准单元产生的不同温度计码相连，做MOS电容使用。数字校准单元根据检测出的采样时间失配误差产生对应的温度计码改变数字可控延时单元中可变电容阵列的MOS电容大小，即可改变通道间时钟的相对延时，对采样时间失配误差进行校准。所述数字可控延时单元中的可变电容阵列由1024个MOS管组成，初始状态控制其中512个MOS管的温度计码为0、其余512个为1；可调延时精度为13.5fs，所以总的可调延时范围为-6.912ps到+6.912ps。
综上所述，本文中应用了具体个例对本发明的结构及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (9)

1.一种流水线型模数转换器模拟前端电路，其特征在于，包括：第一Buffer单元、第二Buffer单元、第一采样保持单元、第二采样保持单元、第三采样保持单元、第四采样保持单元及时钟产生单元；其中，
所述第一Buffer单元与所述第二Buffer单元均电连接信号输入端(VIN-IN)；
所述第一采样保持单元与所述第三采样保持单元均电连接所述第一Buffer单元；其中，
其中，所述第一Buffer单元包括：第一电流源(ID1)、第二电流源(ID2)、第三电流源(ID3)、第四电流源(ID4)、第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)、第五MOS管(M5)、第六MOS管(M6)、第七MOS管(M7)及第八MOS管(M8)；其中，
所述第二电流源(ID2)、所述第一MOS管(M1)、所述第五MOS管(M5)及所述第六MOS管(M6)依次串接于电源端(VDD)与接地端(GND)之间；
所述第一电流源(ID1)与所述第二MOS管(M2)依次串接于所述电源端(VDD)与所述第一MOS管(M1)与所述第五MOS管(M5)串接形成的节点之间；
所述第三电流源(ID3)、所述第三MOS管(M3)、所述第七MOS管(M7)及所述第八MOS管(M8)依次串接于所述电源端(VDD)与接地端(GND)之间；
所述第四电流源(ID4)与所述第四MOS管(M4)依次串接于所述电源端(VDD)与所述第三MOS管(M3)与所述第七MOS管(M7)串接形成的节点之间；
所述第一MOS管(M1)的衬底电连接所述第三MOS管(M3)的衬底，且第三MOS管(M3)的衬底与源端相连；
所述第一MOS管(M1)的栅极与所述第三MOS管(M3)的栅极均电连接所述信号输入端(VIN-IN)；
所述第二MOS管(M2)的栅极电连接至所述第二电流源(ID2)与所述第一MOS管(M1)串接形成的节点处；
所述第四MOS管(M4)的栅极电连接至所述第三电流源(ID3)与所述第三MOS管(M3)串接形成的节点处；
所述第五MOS管(M5)的栅极与所述第七MOS管(M7)的栅极均电连接第一偏置电压端(VB1)；
所述第六MOS管(M6)的栅极与所述第八MOS管(M8)的栅极均电连接第二偏置电压端(VB2)；
所述第一MOS管(M1)与所述第五MOS管(M5)串接形成的节点形成所述第一Buffer单元的输出端分别电连接至所述第一采样保持单元及所述第三采样保持单元的输入端；
所述第二采样保持单元与所述第四采样保持单元均电连接所述第二Buffer单元；
所述时钟产生单元分别电连接所述第一采样保持单元、所述第二采样保持单元、所述第三采样保持单元、所述第四采样保持单元；
所述第一采样保持单元、所述第二采样保持单元、所述第三采样保持单元及所述第四采样保持单元的输出端分别对应电连接第一模数转换单元、第二模数转换单元、第三模数转换单元及第四模数转换单元。
2.根据权利要求1所述的流水线型模数转换器模拟前端电路，其特征在于，所述第二Buffer单元与所述第一Buffer单元的电路结构相同且其输出端分别电连接所述第二采样保持单元与所述第四采样保持单元的输入端。
3.根据权利要求1所述的流水线型模数转换器模拟前端电路，其特征在于，所述第一采样保持单元包括：运算放大器(AMP)、采样电容(CS)、第一开关(φ1)、第二开关(φ2)、第三开关(φ3)及第四开关(φ4)；其中，
所述第一开关(φ1)、所述采样电容(CS)及所述第二开关(φ2)依次串接于所述第一Buffer单元的输出端与所述接地端(GND)之间；
所述运算放大器(AMP)的反相输入端电连接至所述采样电容(CS)与所述第二开关(φ2)串接形成的节点位置处；所述运算放大器(AMP)的正相输入端电连接所述接地端(GND)；所述运算放大器(AMP)的输出端电连接所述第一模数转换单元的输入端；
所述第三开关(φ3)电连接于所述第一开关(φ1)与所述采样电容(CS)串接形成的节点与所述运算放大器(AMP)的输出端之间；
所述第四开关(φ4)电连接于所述运算放大器(AMP)的输出端与所述接地端(GND)之间。
4.根据权利要求3所述的流水线型模数转换器模拟前端电路，其特征在于，所述第二采样保持单元、所述第三采样保持单元、所述第四采样保持单元与所述第一采样保持单元结构均相同。
5.根据权利要求3所述的流水线型模数转换器模拟前端电路，其特征在于，所述运算放大器(AMP)包括第九MOS管(M9)、第十MOS管(M10)、第十一MOS管(M11)、第十二MOS管(M12)、第十三MOS管(M13)、第十四MOS管(M14)、第十五MOS管(M15)、第十六MOS管(M16)、第十七MOS管(M17)、NMOS输入管折叠共源共栅辅助运放(AN)、PMOS输入管折叠共源共栅辅助运放(AP)、第一电容(C1)、第二电容(C2)、第五开关(φ5)及第六开关(φ6)；其中，
所述第九MOS管(M9)、所述第十MOS管(M10)、所述第十一MOS管(M11)、所述第十二MOS管(M12)及所述第十七MOS管(M17)依次串接于电源端(VDD)与所述接地端(GND)之间；
所述第十三MOS管(M13)、所述第十四MOS管(M14)、所述第十五MOS管(M15)及所述第十六MOS管(M16)依次串接于所述电源端(VDD)与所述第十二MOS管(M12)与所述第十七MOS管(M17)串接形成的节点之间；
所述NMOS输入管折叠共源共栅辅助运放(AN)的第一输入端电连接至所述第十三MOS管(M13)与所述第十四MOS管(M14)串接形成的节点处，第二输入端电连接至所述第九MOS管(M9)与所述第十MOS管(M10)串接形成的节点处，第三输入端电连接第三偏置电压端(VbAN)，第一输出端电连接所述第十MOS管(M10)的栅极，第二输出端电连接所述第十四MOS管(M14)的栅极；
所述PMOS输入管折叠共源共栅辅助运放(AP)的第一输入端电连接至所述第十一MOS管(M11)与所述第十二MOS管(M12)串接形成的节点处，第二输入端电连接至所述第十五MOS管(M15)与所述第十六MOS管(M16)串接形成的节点处，第三输入端电连接第四偏置电压端(VbAP)，第一输出端电连接所述第十五MOS管(M15)的栅极，第二输出端电连接所述第十一MOS管(M11)的栅极；
所述第九MOS管(M9)的栅极经所述第五开关(φ5)电连接第五偏置电压端(Vb5)；
所述第一电容(C1)电连接于所述第九MOS管(M9)的栅极与所述第十二MOS管(M12)的栅极之间；
所述第十三MOS管(M13)的栅极经所述第六开关(φ6)电连接所述第五偏置电压端(Vb5)；
所述第二电容(C2)电连接于所述第十三MOS管(M13)的栅极与所述第十六MOS管(M16)的栅极之间；
所述第十七MOS管(M17)的栅极电连接第六偏置电压端(VCMFB)；
所述第十二MOS管(M12)的栅极作为所述运算放大器(AMP)的正相输入端；
所述第十六MOS管(M16)的栅极作为所述运算放大器(AMP)的反相输入端；
所述第十四MOS管(M14)与所述第十五MOS管(M15)串接形成的节点作为所述运算放大器(AMP)的正相输出端；
所述第十MOS管(M10)与所述第十一MOS管(M11)串接形成的节点作为所述运算放大器(AMP)的反相输出端。
6.根据权利要求1所述的流水线型模数转换器模拟前端电路，其特征在于，所述时钟产生单元包括四相时钟产生子单元、第一数字可控延时子单元、第二数字可控延时子单元、第三数字可控延时子单元及第四数字可控延时子单元；其中，
所述四相时钟产生子单元电连接时钟信号端；
所述第一数字可控延时子单元、所述第二数字可控延时子单元、所述第三数字可控延时子单元及所述第四数字可控延时子单元分别电连接所述四相时钟产生子单元的第一输出端、第二输出端、第三输出端、第四输出端。
7.根据权利要求6所述的流水线型模数转换器模拟前端电路，其特征在于，所述四相时钟产生子单元包括第一D触发器(D1)、第二D触发器(D2)及第三D触发器(D3)；其中，
所述第一D触发器(D1)的第一输入端与第二输入端分别电连接第一时钟信号端(CLK_IN)与第二时钟信号端(CLK_IP)，第一输出端分别电连接所述第二D触发器(D2)的第一输入端与所述第三D触发器(D3)的第一输入端，第二输出端分别电连接所述第二D触发器(D2)的第二输入端与所述第三D触发器(D3)的第二输入端；
所述第二D触发器(D2)的第二输出端作为所述时钟产生单元的第一输出端，第一输出端作为所述时钟产生单元的第三输出端；
所述第三D触发器(D3)的第一输出端作为所述时钟产生单元的第二输出端，第二输出端作为所述时钟产生单元的第四输出端。
8.根据权利要求7所述的流水线型模数转换器模拟前端电路，其特征在于，所述第一数字可控延时子单元包括：第一反相器(T1)、第二反相器(T2)及延时子单元阵列；其中，
所述第一反相器(T1)与所述第二反相器(T2)串行电连接；
所述第一反相器(T1)中PMOS管的源极与所述第二反相器(T2)中PMOS管的源极均电连接电源端(VDD)；所述第一反相器(T1)中NMOS管的源极与所述第二反相器(T2)中NMOS管的源极均电连接所述接地端(GND)；
所述延时子单元阵列均电连接至所述第一反相器(T1)与所述第二反相器(T2)串接形成的节点处；
所述第一反相器(T1)的输入端电连接所述第二D触发器(D2)的第一输出端；
所述第二数字可控延时子单元、所述第三数字可控延时子单元、所述第四数字可控延时子单元与所述第一数字可控延时子单元结构均相同。
9.根据权利要求8所述的流水线型模数转换器模拟前端电路，其特征在于，所述第一数字可控延时子单元包括延时MOS管与数字校准输出温度计码；其中，
所述延时MOS管的栅极电连接至所述第一反相器(T1)与所述第二反相器(T2)串接形成的节点处；
所述延时MOS管的源极、漏极及衬底相连并均电连接所述数字校准输出温度计码。
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