CN110401447A - 一种无运放mdac型时间域adc结构 - Google Patents

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Abstract

本发明属于集成电路领域，具体涉及一种无运放MDAC型时间域ADC结构，电压域模数转换器模块、数模转换器模块、余差运算阵列模块和时间域模数转换器模块依次连接；电压域模数转换器模块的输出端还与数字译码与校准模块连接；时间域模数转换器模块的输出端与数字译码与校准模块连接；信号输出端与电压域模数转换器模块、余差运算阵列模块的输入端连接；参考电压输出端与电压域模数转换器模块、数模转换器模块的参考电压输入端连接；时钟控制信号输出端与电压域模数转换器模块、模数转换器模块、余差运算阵列模块和时间域模数转换器模块的时钟输入端连接。本发明具有高速、高精度、低功耗、小系统面积的有益效果。

Description

一种无运放MDAC型时间域ADC结构
技术领域
本发明属于集成电路领域，具体涉及一种无运放MDAC型时间域ADC结构。
背景技术
光脉冲或者毫米波雷达系统与无线通信系统的模数转换器单元电路，在整个系统中都扮演着重要的角色，高速/超高速ADC(Analog-to-Digital Converter，模数转换器)设计的新进展已经要求采样率为G赫兹范围时，分辨率达到10bit以上。随着CMOS技术进入深亚微米级系统中，电压分辨率已可以被时间边沿分辨率超越，目前高速/超高速ADC的架构研究中，将电压域模拟电压信号转化到时域数字脉宽信号进行处理已是新的研究趋势。在相同速度与精度下，时域ADC的面积与功耗是传统电压域ADC不可匹及的。时域ADC的性能受工艺影响极大，完全依赖高速的传输门，以获得高速与高精度的ADC，但却制约了其性能的突破，希望在GS/s采样率下获得10位以上精度的时域ADC受到了工艺上的制约。
现有的电压域流水线ADC也采用了MDAC结构对输入信号进行多级量化，为了保证每一级电压域ADC的精度，就需要输入相同的满摆幅度[0，Vref]，因此级间需要使用电容反馈的余差放大器，反馈电容将每一级余差电压放大至后级的满摆幅范围，放大倍数为余差采样电容与运放反馈电容的比值。这种ADC由于采用余差放大器使得ADC的线性度降低，噪声与功耗较大，并且由于加入余差放大器时需要考虑电容失配引起的增益误差与共模偏移，因此ADC的设计难度较大。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种无运放MDAC型时间域ADC结构。本发明要解决的技术问题通过以下技术方案实现：
一种无运放MDAC型时间域ADC结构，包括：信号输出端、参考电压输出端、时钟控制信号输出端、数字译码与校准模块、电压域模数转换器模块、数模转换器模块、余差运算阵列模块、时间域模数转换器模块；
所述电压域模数转换器模块、所述数模转换器模块、所述余差运算阵列模块和所述时间域模数转换器模块依次连接；所述电压域模数转换器模块的输出端还与所述数字译码与校准模块连接；所述时间域模数转换器模块的输出端与所述数字译码与校准模块连接；所述信号输出端与所述电压域模数转换器模块、所述余差运算阵列模块的输入端连接；所述参考电压输出端与所述电压域模数转换器模块、数模转换器模块的参考电压输入端连接；所述时钟控制信号输出端与所述电压域模数转换器模块、所述模数转换器模块、所述余差运算阵列模块和所述时间域模数转换器模块的时钟输入端连接。
在本发明的一个实施例中，所述电压域模数转换器模块包括n个分压电阻、n个第一比较器和一个D触发器；
所述n个分压电阻依次串联，即第一分压电阻(R1)～第n分压电阻(Rn)依次串联，所述第一分压电阻的输入端与所述参考电压输出端连接，所述第n分压电阻的输出端接地；所述n个第一比较器分别与所述n个分压电阻一一对应，所述第一比较器的同相输入端与所述分压电阻的输出端连接，所述第一比较器的反相输入端与信号输出端连接；所述n个第一比较器与所述n个D触发器一一对应，第一比较器的输出端与D触发器的输入端连接，所述D触发器的输出端与所述数模转换器模块连接，所述D触发器的时钟输入端与所述时钟控制信号输出端连接得到电压域ADC控制时钟CLK1。
在本发明的一个实施例中，所述时间域模数转换器模块包括电压时间转换电路VTC和时间数字转换电路TDC；
所述电压时间转换电路VTC的输入端与对应所述余差运算阵列的输出端连接；所述电压时间转换电路的输出端与所述时间数字转换电路TDC的输入端连接。
在本发明的一个实施例中，所述电压时间转换电路VTC包括第一时钟控制开关S1、第二时钟控制开关S2、第三时钟控制开关S3、第四时钟控制开关S4、电容C1、第二比较器、PMOS管PM1、PMOS管PM2、第一偏置电压输入端Vb1、第二偏置电压输入端Vb2和电源端VDD；
所述第一时钟控制开关S1的一端与所述余差运算阵列的输出端连接，所述第一时钟控制开关S1的另一端与电容C1的上极板连接；所述PMOS管PM1的栅极与所述第一偏置电压输入端Vb1连接，所述PMOS管PM2的栅极与所述第二偏置电压输入端Vb2连接，所述PMOS管PM1的源极与电源端VDD连接，所述PMOS管PM1的漏极与所述PMOS管PM2的源极连接，所述PMOS管PM2的漏极与第二时钟控制开关S2的一端连接，所述第二时钟控制开关S2的另一端与所述电容C1的下极板连接；所述第三时钟控制开关S3的一端与电容C1的上极板连接，所述第三时钟控制开关S3的另一端接地；所述第四时钟控制开关S4的一端与电容C1的下极板连接，所述第四时钟控制开关S4的另一端接地；所述第二比较器的同相输入端与所述电容C1的下极板连接，所述第二比较器的反相输入端输入阈值电压Vth；所述第二比较器的输出端与所述时间数字转换电路TDC连接。
本发明的有益效果：
本发明的无运放MDAC型时间域ADC与传统MDAC相比，充分利用了时域ADC中电压时间转换器的增益与输入摆幅的不相关特性，未使用电容反馈的运算放大器不仅没有影响第二级时域ADC的高精度，而且大大降低了系统的整体功耗和面积。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种无运放MDAC型时间域ADC结构的结构框图；
图2是本发明实施例提供的一种无运放MDAC型时间域ADC结构电压域模数转换器模块的电路示意图；
图3是本发明实施例提供的一种无运放MDAC型时间域ADC结构数模转换器模块与余差运算阵列模块的连接示意图；
图4是本发明实施例提供的一种无运放MDAC型时间域ADC结构时间域模数转换器模块的电路示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
请参见图1，图1是本发明实施例提供的一种无运放MDAC型时间域ADC结构的结构框图，包括：信号输出端、参考电压输出端、时钟控制信号输出端、数字译码与校准模块、电压域模数转换器模块、数模转换器模块、余差运算阵列模块、时间域模数转换器模块；电压域模数转换器模块、数模转换器模块、余差运算阵列模块和时间域模数转换器模块依次连接；电压域模数转换器模块的输出端还与数字译码与校准模块连接；时间域模数转换器模块的输出端与数字译码与校准模块连接；信号输出端与电压域模数转换器模块、余差运算阵列模块的输入端连接；参考电压输出端与电压域模数转换器模块、数模转换器模块的参考电压输入端连接；时钟控制信号输出端与电压域模数转换器模块、模数转换器模块、余差运算阵列模块和时间域模数转换器模块的时钟输入端连接。
进一步地，电压域模数转换器模块、数模转换器模块、余差运算阵列模块、时间域模数转换器模块通过与时钟控制信号输出端连接得到对应时钟控制信号；电压域模数转换器模块的到电压域ADC控制时钟；数模转换器模块得到DAC控制时钟；余差运算阵列模块与时钟控制信号输出端连接得到余差运算阵列模块控制时钟；时间域模数转换器模块与时钟控制信号输出端得到时间域ADC控制时钟。
进一步地，电压域模数转换器模块将得到的n位温度计码Bn发送至数模转换器的输入端，与此同时数模转换器模块的参考电压输入端还输入了分压后参考电压Vref_n，并在DAC控制时钟CLK2的控制下参考电压量化为相对应的模拟电压；模拟电压输入值余差运算阵列模块；余差运算阵列模块根据余差运算阵列模块控制时钟CLK3将输入信号Vin与模拟电压相减，得到余差电压Vres；时间域模数转换器模块得到余差电压Vres，并根据时间域ADC控制时钟将余差电压量化为数字码。
具体的，本发明的无运放MDAC型时间域ADC与传统MDAC相比，充分利用了时域ADC中电压时间转换器的增益与输入摆幅的不相关特性，未使用电容反馈的运算放大器不仅没有影响第二级时域ADC的高精度，而且大大降低了系统的整体功耗和面积，减小了电容失配引起的非线性与级间的共模点偏移等问题。
在本发明的一个实施例中，请参见图2，图2是本发明实施例提供的一种无运放MDAC型时间域ADC结构电压域模数转换器模块的电路示意图，电压域模数转换器模块包括n个分压电阻、n个第一比较器和一个D触发器；
n个分压电阻依次串联，即第一分压电阻R1～第n分压电阻Rn依次串联，第一分压电阻的输入端与参考电压输出端连接，第n分压电阻的输出端接地；n个第一比较器分别与n个分压电阻一一对应，第一比较器的同相输入端与分压电阻的输出端连接，第一比较器的反相输入端与信号输出端连接；n个第一比较器与n个D触发器一一对应，第一比较器的输出端与D触发器的输入端连接，D触发器的输出端与数模转换器模块连接，D触发器的时钟输入端与时钟控制信号输出端连接电压域ADC控制时钟CLK1。
进一步地，n个分压电阻的阻值相同。
进一步地，请参见图3，图3是本发明实施例提供的一种无运放MDAC型时间域ADC结构数模转换器模块与余差运算阵列模块的连接示意图，参考电压输出端向电压域模数转换器模块输入参考电压Vref，n个分压电阻将参考电压Vref分成n个分压后参考电压Vref_n，对应第一比较器得到分压后参考电压Vref_n，第一比较器的反相输入端与信号输出端连接输入电压Vin，比较器判断输入端电压Vin和分压后参考电压Vref_n的大小，当Vin-Vref_n＞0时，第一比较器输出为高电平，当Vin-Vref_n＜0时，输出为低电平，比较器在电压域ADC控制时钟CLK1的控制下输出n位温度计码。
在本发明的一个实施例中，时间域模数转换器模块包括电压时间转换电路VTC和时间数字转换电路TDC；
电压时间转换电路VTC的输入端与对应余差运算阵列的输出端连接；电压时间转换电路的输出端与时间数字转换电路TDC的输入端连接。
在本发明的一个实施例中，请参见图4，图4是本发明实施例提供的一种无运放MDAC型时间域ADC结构时间域模数转换器模块的电路示意图，电压时间转换电路VTC包括第一时钟控制开关S1、第二时钟控制开关S2、第三时钟控制开关S3、第四时钟控制开关S4、电容C1、第二比较器、PMOS管PM1、PMOS管PM2、第一偏置电压输入端Vb1、第二偏置电压输入端Vb2和电源端VDD；
第一时钟控制开关S1的一端与余差运算阵列的输出端连接，第一时钟控制开关S1的另一端与电容C1的上极板连接；PMOS管PM1的栅极与第一偏置电压输入端Vb1连接，PMOS管PM2的栅极与第二偏置电压输入端Vb2连接，PMOS管PM1的源极与电源端VDD连接，PMOS管PM1的漏极与PMOS管PM2的源极连接，PMOS管PM2的漏极与第二时钟控制开关S2的一端连接，第二时钟控制开关S2的另一端与电容C1的下极板连接；第三时钟控制开关S3的一端与电容C1的上极板连接，第三时钟控制开关S3的另一端接地；第四时钟控制开关S4的一端与电容C1的下极板连接，第四时钟控制开关S4的另一端接地；第二比较器的同相输入端与电容C1的下极板连接，第二比较器的反相输入端输入阈值电压；第二比较器的输出端与时间数字转换电路TDC连接。
进一步地，电压时间转换电路VTC的电流源电路采用共源共栅结构，可以保证充电电流ID的稳定性。
具体的，电压时间转换电路VTC降余差电压Vres热水转换为时间脉冲信号。余差电压Vres输入电压时间转换电路VTC后第一时钟控制开关S1闭合，电容C1对余差电压Vres采样，电容C1的总电荷量为C1·VRES，随后第三时钟控制开关S3闭合，电容C1的上极板接地，此时节点X的低电压为VX＝-VRES；第二时钟控制开关S2闭合，电流源电路对节点X进行充电，此时，X节点电压是线性度很高的斜波信号，当VX大于后级比较器的阈值电压Vth时，比较器输出信号翻转，在下一次采样第一时钟控制开关S1闭合时，输出信号复位；脉冲信号宽度携带时间差信息，时间差是关于输入信号大小的线性函数，可以得到：
可以看出在开关电容C1选定时，Δt与充电电流ID成反比，因此，即使是在输入信号幅度很小的情况下，依然可以通过减小ID来提高Δt。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (4)

1.一种无运放MDAC型时间域ADC结构，其特征在于，包括：信号输出端、参考电压输出端、时钟控制信号输出端、数字译码与校准模块、电压域模数转换器模块、数模转换器模块、余差运算阵列模块、时间域模数转换器模块；
所述电压域模数转换器模块、所述数模转换器模块、所述余差运算阵列模块和所述时间域模数转换器模块依次连接；所述电压域模数转换器模块的输出端还与所述数字译码与校准模块连接；所述时间域模数转换器模块的输出端与所述数字译码与校准模块连接；所述信号输出端与所述电压域模数转换器模块、所述余差运算阵列模块的输入端连接；所述参考电压输出端与所述电压域模数转换器模块、数模转换器模块的参考电压输入端连接；所述时钟控制信号输出端与所述电压域模数转换器模块、所述模数转换器模块、所述余差运算阵列模块和所述时间域模数转换器模块的时钟输入端连接。
2.根据权利要求1所述的无运放MDAC型时间域ADC结构，其特征在于，所述电压域模数转换器模块包括n个分压电阻、n个第一比较器和一个D触发器；
所述n个分压电阻依次串联，即第一分压电阻(R1)～第n分压电阻(Rn)依次串联，所述第一分压电阻的输入端与所述参考电压输出端连接，所述第n分压电阻的输出端接地；所述n个第一比较器分别与所述n个分压电阻一一对应，所述第一比较器的同相输入端与所述分压电阻的输出端连接，所述第一比较器的反相输入端与信号输出端连接；所述n个第一比较器与所述n个D触发器一一对应，第一比较器的输出端与D触发器的输入端连接，所述D触发器的输出端与所述数模转换器模块连接，所述D触发器的时钟输入端与所述时钟控制信号输出端连接得到电压域ADC控制时钟CLK1。
3.根据权利要求1所述的无运放MDAC型时间域ADC结构，其特征在于，所述时间域模数转换器模块包括电压时间转换电路(VTC)和时间数字转换电路(TDC)；
所述电压时间转换电路(VTC)的输入端与对应所述余差运算阵列的输出端连接；所述电压时间转换电路的输出端与所述时间数字转换电路(TDC)的输入端连接。
4.根据权利要求3所述的无运放MDAC型时间域ADC结构，其特征在于，所述电压时间转换电路(VTC)包括第一时钟控制开关(S1)、第二时钟控制开关(S2)、第三时钟控制开关(S3)、第四时钟控制开关(S4)、电容(C1)、第二比较器、PMOS管PM1、PMOS管PM2、第一偏置电压输入端(Vb1)、第二偏置电压输入端(Vb2)和电源端(VDD)；
所述第一时钟控制开关(S1)的一端与所述余差运算阵列的输出端连接，所述第一时钟控制开关(S1)的另一端与电容(C1)的上极板连接；所述PMOS管PM1的栅极与所述第一偏置电压输入端(Vb1)连接，所述PMOS管PM2的栅极与所述第二偏置电压输入端(Vb2)连接，所述PMOS管PM1的源极与电源端(VDD)连接，所述PMOS管PM1的漏极与所述PMOS管PM2的源极连接，所述PMOS管PM2的漏极与第二时钟控制开关(S2)的一端连接，所述第二时钟控制开关(S2)的另一端与所述电容(C1)的下极板连接；所述第三时钟控制开关(S3)的一端与电容(C1)的上极板连接，所述第三时钟控制开关(S3)的另一端接地；所述第四时钟控制开关(S4)的一端与电容(C1)的下极板连接，所述第四时钟控制开关(S4)的另一端接地；所述第二比较器的同相输入端与所述电容(C1)的下极板连接，所述第二比较器的反相输入端输入阈值电压Vth；所述第二比较器的输出端与所述时间数字转换电路(TDC)连接。
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