CN111181556A - 一种随机多相时钟产生电路 - Google Patents

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Abstract

一种随机多相时钟产生电路，包括随机编码模块、编码队列模块和编码转时钟模块，随机编码模块包括一个第一寄存器，编码队列模块包括M‑1个级联的第二寄存器，将M个子时钟信号对应编号，M个编号进行编码并分别作为一个第一寄存器和M‑1个第二寄存器的初始存储值；编码队列模块用于在主时钟信号的每个时钟周期将级联的最后一个第二寄存器存储的编码输出到随机编码模块和编码转时钟模块；随机编码模块用于在主时钟信号的每个时钟周期内，从存储在第一寄存器中的编码和编码队列模块输出的编码中随机选择一个编码输出到编码队列模块中级联的第一个第二寄存器；编码转时钟模块用于输出与编码队列模块输出的编码对应的子时钟信号。

Description

一种随机多相时钟产生电路
技术领域
本发明属于数模混合集成电路技术领域，涉及时钟产生电路，尤其涉及一种随机多相时钟产生电路。
背景技术
通信技术的发展对模拟数字转换器(ADC)的速度和精度提出了更高的要求。时间交织模数转换器(Time-interleaved ADC，TI-ADC)是一种将多个模数转换器并联工作的结构，这种结构不需要每个子模数转换器拥有很快的工作速度，但在时间交织的状态下系统整体的工作速度可以得到成倍的增加。理论上，在子模数转换器工作速度不变的条件下，通道数越多，整体的速度越快。但由于不同子模数转换器之间存在采样时间失配、增益失配等非理想因素，模数转换器整体的动态性能会严重下降。
因此，很多校正技术和优化技术被提出用来解决TI-ADC的各种失配。其中随机通道优化技术可以减小失配对TI-ADC的动态性能的影响，此项技术需要通道按照某种特定的随机化顺序交替工作，而不是按照固定的顺序工作，这使得失配对ADC的影响也随机化，失配贡献的杂散能量被平摊在噪底上，有利于提高无杂散动态范围(Spurious-free DynamicRange，SFDR)。图1是由8通道TI-ADC固定顺序工作所需要的多相时钟的示意图。多相时钟为高电平时，相应的通道开始工作。主时钟周期为T，那么每个通道的可用工作时间为8T。当采用随机通道优化技术时，通道的工作顺序要是随机的，但要保证通道有尽可能多的工作时间，以减少对通道的速度要求。
发明内容
基于上述TI-ADC随机通道优化技术中对于通道的工作顺序随机化的要求，以及同时需要给予单通道ADC充足的时间完成一次工作的要求，本发明提出一种随机多相时钟产生电路，可以随机输出多个子时钟信号，能够应用于TI-ADC随机通道优化技术中产生相应的控制信号来控制各通道的工作顺序。
本发明的技术方案为：
一种随机多相时钟产生电路，包括随机编码模块、编码队列模块和编码转时钟模块，所述随机编码模块包括一个第一寄存器，所述编码队列模块包括M-1个级联的第二寄存器，其中M为大于1的正整数；
所述第一寄存器和每一个第二寄存器的时钟端均连接主时钟信号，复位端均连接复位信号；
所述随机多相时钟产生电路能够随机输出M个子时钟信号，将M个子时钟信号对应编号，M个编号进行编码并分别作为一个第一寄存器和M-1个第二寄存器的初始存储值；
所述编码队列模块在所述主时钟信号的每个时钟周期将级联的最后一个第二寄存器存储的编码输出到随机编码模块和编码转时钟模块；
所述随机编码模块在所述主时钟信号的每个时钟周期内，从存储在所述第一寄存器中的编码和所述编码队列模块输出的编码中随机选择一个编码输出到所述编码队列模块中级联的第一个第二寄存器；
所述编码转时钟模块用于输出与所述编码队列模块输出的编码对应的子时钟信号。
具体的，所述随机编码模块还包括使用同一个伪随机信号作为选择控制信号的第一二选一多路选择器和第二二选一多路选择器，第一二选一多路选择器的0输入端和第二二选一多路选择器的1输入端连接所述编码队列模块中级联的最后一个第二寄存器的输出端，第一二选一多路选择器的1输入端和第二二选一多路选择器的0输入端连接第一寄存器的输出端，第一二选一多路选择器的输出端连接第一寄存器的输入端，第二二选一多路选择器的输出端连接所述编码队列模块中级联的第一个第二寄存器的输入端。
具体的，将所述M个子时钟信号的编号进行编码时，使用包括但不限于二进制编码方式和N中取一码编码方式。
具体的，M个子时钟信号编号的对应M个编码随机存入所述一个第一寄存器和M-1个第二寄存器中作为初始存储值。
具体的，所述编码转时钟模块包括译码器，用于将所述编码队列模块输出的编码进行译码并输出对应的子时钟信号。
本发明的有益效果为：本发明基于数字化编码，使用伪随机数控制编码输出的顺序来产生随机化的多相时钟；将本发明应用到时间交织ADC中能够实现通道随机顺序工作，对有M个通道的TI-ADC，本发明产生的随机多相时钟在实现通道随机顺序工作的同时还保证了每个通道的工作时间大于M-1个主时钟周期；通道的随机化工作顺序使得失配对ADC的影响随机化，提升了时间交织模数转换器的动态性能。
附图说明
图1为8通道TI-ADC固定顺序多相时钟示意图。
图2为本发明提出的一种随机多相时钟产生电路的整体框图。
图3为本发明提出的一种随机多相时钟产生电路在实施例中用于产生8通道TI-ADC随机多相时钟的一种电路实现结构图。
图4为实施例中随机多相时钟每个寄存器在每个周期存储编码的值的一种可能的情况。
图5为实施例中随机多相时钟的一种时序示意图。
具体实施方式
下面结合附图，通过实施例进一步说明本发明。
本发明提出一种随机多相时钟产生电路，能够随机输出M个子时钟信号，M为大于1的正整数；因此本发明能够应用于TI-ADC中，分别用于控制TI-ADC的M个通道的工作顺序，但很明显本发明不仅能够应用于TI-ADC，也能够应用于其他需要随机多相时钟的系统。下面以将本发明应用到TI-ADC中控制M个通道的随机工作顺序为例进行说明。
随机编码模块和编码队列模块中寄存器的总数与TI-ADC中子ADC的个数(即TI-ADC的通道数)相等，因此随机编码模块包括一个第一寄存器，编码队列模块包括M-1个级联的第二寄存器。对M个子时钟信号或相对应的单通道ADC编号为0～M-1，将这M个编号进行编码，并分别存储在随机编码模块的一个第一寄存器和编码队列模块的M-1个第二寄存器中。其中编码方式包括但不限于二进制编码和N中取一码，下面以二进制编码为例进行说明。M个编码可以按顺序存入一个第一寄存器和M-1个第二寄存器中，也可以随机存入。
编码队列模块中M-1个级联的第二寄存器构成移位寄存器，每一个第二寄存器的输入端连接上一个第二寄存器的输出端，第一个级联的第二寄存器的输入端连接随机编码模块的输出端，最后一个级联的第二寄存器的输出端连接随机编码模块的输入端和编码转时钟模块的输入端。当第二寄存器的复位信号Rset有效时，M-1个第二寄存器存储的值复位为不同于随机编码模块中第一寄存器存储的单通道的编码，其顺序可以根据任意指定。在主时钟信号的每个时钟周期编码队列模块将级联的最后一个第二寄存器存储的编码输出到随机编码模块和编码转时钟模块。
在主时钟信号的每个时钟周期内，随机编码模块从存储在第一寄存器中的编码和编码队列模块输出的编码中随机选择一个编码输出到编码队列模块中级联的第一个第二寄存器中，从而实现输出的子时钟信号随机化。如图3所示给出了随机编码模块的一种实现形式，包括1个第一寄存器和2个二选一多路选择器。当第一寄存器的复位信号有效时，第一寄存器存储的值复位为其中1个通道的编码。第一二选一多路选择器的“0”输入端口和第二二选一多路选择器的“1”输入端口连接到编码队列模块中级联的最后一个第二寄存器的输出。随机编码模块中的第一寄存器的输入为第一二选一多路选择器的输出，其输出连接到第一二选一多路选择器的“1”输入端口和第二二选一多路选择器的“0”输入端口，其时钟触发信号为主时钟信号Mainclk。第二二选一多路选择器的输出端口连接到编码队列模块中级联的第一个敌第二寄存器的输入端。两个多路选择器的控制信号为同一个伪随机信号，可以由伪随机数发生器产生。本实施例中随机编码模块随机输出编码的方式是使用一位伪随机数来控制第一二选一多路选择器和第二二选一多路选择器，当伪随机数为“1”或“0”时，第一二选一多路选择器和第二二选一多路选择器分别输出其“1”输入端口或“0”输入端口的编码，从而从第一寄存器存储的编码和编码队列模块输出的编码中随机选择一个进行输出，对应不同的子ADC编码。当输出的是存储在随机编码模块的第一寄存器中的编码时，第一寄存器存储的编码同时更新为随机编码模块输出的编码。
编码转时钟模块在每个主时钟信号的时钟周期内将来自编码队列模块的编码转变成相应通道的子时钟信号，控制TI-ADC的相应通道工作。编码转时钟模块的具体电路可以根据实际具体要求设计相应的逻辑电路构成，如采用译码器将编码队列模块输出的编码进行译码，获得对应子时钟信号的编号，再选择对应编号的子时钟信号输出。
将本发明提出的随机多相时钟产生电路应用到TI-ADC中时，随机编码模块存储一个通道的编码，在每个主时钟周期从存储的编码和来自编码队列模块中的编码中随机选择一个编码送入编码队列模块；如果选出的编码是自身存储的编码，则将存储的编码更新为从编码队列输入的编码。编码队列模块按照顺序或随机储存其他所有不同于随机编码模块存储的编码，在每个时钟周期在输出一个编码给编码转时钟模块和随机编码模块的输入端。编码转时钟模块将编码转变为相应单通道的时钟信号。
下面以8通道时间交织模数转换器TI-ADC为例，给出具体每部分的电路。8个通道的编号为0～7，可采用二进制编码为000～111。如图3所示，随机编码模块包括1个第一寄存器和2个二选一多路选择器，其中第一寄存器和二选一多路选择器的位宽与编码的位数要保持一致，本实施例中为3位。随机编码模块中的第一寄存器在复位时存储的值为一个通道的编码，其时钟触发信号为主时钟信号。第一二选一多路选择器的“0”输入端口连接编码队列模块的移位寄存器的输出，“1”输入端口连接的是第一寄存器的输出端；第二二选一多路选择器的“0”输入端口也连接的是第一寄存器的输出，“1”连接端口连接的是编码队列模块的移位寄存器的输出。两个多路选择器的控制信号为同一个信号，也就是由随机数发生器所产生的随机信号，这样完成了由随机信号来决定输出的通道的编码。当随机数为“1”时，第一二选一多路选择器输出第一寄存器的输出，第二二选一多路选择器输出编码队列模块输出的编码，因此随机编码模块输出的是从编码队列模块中的移位寄存器提供的通道编码，同时随机编码模块的第一寄存器中存储的编码值保持不变；当随机数为“0”时，第一二选一多路选择器输出的是编码队列模块输出的编码，第二二选一多路选择器输出的是第一寄存器的输出，因此随机编码模块输出的是存储在随机编码模块中第一寄存器的编码值，同时第一寄存器存储的值更新为由移位寄存器输入的通道编码。这样通过随机信号控制编码顺序的随机性来保证通道的工作顺序是随机的。
编码队列模块的寄存器的数目要与其余通道的编码的个数保持一致，本实施例中由7个第二寄存器构成。在复位信号有效时，第二寄存器复位为与第一寄存器存储的通道编码不同的其余7个通道的编码。这样保证在初始状态下，随机编码模块存储的编码和编码队列模块中的编码正好组成所有互不重复的通道编码，也就保证之后编码队列模块输出相同的编码所需要的时间大于等于7个主时钟周期，相比采用固定顺序工作，通道的最少工作时间只减小1个主时钟周期。
本实施例中编码转时钟模块可以只由3-8译码器构成。3-8译码器的作用是将通道的编码转变成8个时钟控制信号，用于控制通道的工作顺序。此时输出的多相时钟高电平有效，且高电平的持续时间为一个主时钟周期。若需要其他占空比波形的多相时钟，可以采用不同的译码电路。
图4是图3中一种可能的寄存器编码顺序的示意图。图4中的每行从左到右的数字表示图3中从左到右寄存器当前存储的码值。本实施例中按照顺序将8个编号的编码存储到随机编码模块的一个第一寄存器和编码队列模块的7个第二寄存器中，因此当复位信号有效时，寄存器的码值从左到右依次为7～0。复位后前7个主时钟周期按照给定的码值输出多相时钟，到第8个周期之后，输出的多相时钟的顺序由随机数决定。图4对应的多相时钟的时序图如图5所示，可以看到第7个主时钟周期之后的多相时钟的顺序是随机的。
综上所述，本发明提出的随机多相时钟电路利用随机编码模块在每个主时钟周期随机从两个编码中输出一个编码，其中一个编码存储在随机编码模块中的寄存器中，另外一个编码由编码队列模块提供；编码队列模块存储按照顺序输出子ADC编码，输出到随机编码模块和编码转时钟模块的输入端；所述编码转时钟模块将输入的编码转变为相对应的多相时钟。本发明能够应用于TI-ADC中将任意通道数目的TI-ADC的工作顺序随机化，其工作顺序可由一位伪随机数决定。通过对TI-ADC的通道个数进行编码，在数字域采用队列存储编码，并对编码进行随机排序，在每个主时钟周期输出工作ADC的码值，再将编码转变为相应的单通道ADC时钟信号。TI-ADC整体能够达到的最快速度是通道速度的通道数目减去1的倍数。除此之外采用不同的编码转时钟电路可以获得多种不同形式的随机多相时钟。
值得说明的是，除了使用二进制编码的方式之外，还可以使用其他编码的方式完成随机顺序，比如选用N中取一码，每个寄存器的位宽为8位。这种编码方式可以不需要编码转时钟模块直接获得多相时钟。因此只要使用数字域的编码方式或编码转时钟模块中采用其他的逻辑电路获得其他形式的多相时钟都在本发明的保护范围内。
虽然本发明的一种基于数字化编码方式实现随机多相时钟已经以实例的形式公开如上，然而并非用以限定本发明，如果本领域技术人员，在不脱离本发明的精神所做的非实质性改变或改进，都应该属于本发明权利要求保护的范围。

Claims (5)

1.一种随机多相时钟产生电路，其特征在于，包括随机编码模块、编码队列模块和编码转时钟模块，所述随机编码模块包括一个第一寄存器，所述编码队列模块包括M-1个级联的第二寄存器，其中M为大于1的正整数；
所述第一寄存器和每一个第二寄存器的时钟端均连接主时钟信号，复位端均连接复位信号；
所述随机多相时钟产生电路能够随机输出M个子时钟信号，将M个子时钟信号对应编号，M个编号进行编码并分别作为一个第一寄存器和M-1个第二寄存器的初始存储值；
所述编码队列模块在所述主时钟信号的每个时钟周期将级联的最后一个第二寄存器存储的编码输出到随机编码模块和编码转时钟模块；
所述随机编码模块在所述主时钟信号的每个时钟周期内，从存储在所述第一寄存器中的编码和所述编码队列模块输出的编码中随机选择一个编码输出到所述编码队列模块中级联的第一个第二寄存器；
所述编码转时钟模块用于输出与所述编码队列模块输出的编码对应的子时钟信号。
2.根据权利要求1所述的随机多相时钟产生电路，其特征在于，所述随机编码模块还包括使用同一个伪随机信号作为选择控制信号的第一二选一多路选择器和第二二选一多路选择器，第一二选一多路选择器的0输入端和第二二选一多路选择器的1输入端连接所述编码队列模块中级联的最后一个第二寄存器的输出端，第一二选一多路选择器的1输入端和第二二选一多路选择器的0输入端连接第一寄存器的输出端，第一二选一多路选择器的输出端连接第一寄存器的输入端，第二二选一多路选择器的输出端连接所述编码队列模块中级联的第一个第二寄存器的输入端。
3.根据权利要求1或2所述的随机多相时钟产生电路，其特征在于，将所述M个子时钟信号的编号进行编码时，使用包括但不限于二进制编码方式和N中取一码编码方式。
4.根据权利要求1或2所述的随机多相时钟产生电路，其特征在于，M个子时钟信号编号的对应M个编码随机存入所述一个第一寄存器和M-1个第二寄存器中作为初始存储值。
5.根据权利要求1或2所述的随机多相时钟产生电路，其特征在于，所述编码转时钟模块包括译码器，用于将所述编码队列模块输出的编码进行译码并输出对应的子时钟信号。
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