CN219577049U

CN219577049U - 一种动态元件匹配装置

Info

Publication number: CN219577049U
Application number: CN202320503467.2U
Authority: CN
Inventors: 段吉海; 杨松; 李冀; 韦保林; 徐卫林; 韦雪明; 岳宏卫
Original assignee: Guilin University of Electronic Technology
Current assignee: Guilin University of Electronic Technology
Priority date: 2023-03-16
Filing date: 2023-03-16
Publication date: 2023-08-22
Anticipated expiration: 2033-03-16

Abstract

本实用新型提供的一种动态元件匹配装置，加法器连接NS SAR ADC的输出端口以及触发器的输出端口，触发器对加法器的输出信号进行触发延迟，获取移位指针，输出译码单元对NS SAR ADC各个周期输出信号进行译码，移位寄存单元利用移位指针对译码信号进行循环移位，这样的电路连接关系，使得每个周期的移位指针均蕴含有NS SAR ADC上一周期的输出信号的信息，经多个周期的修改变动后，DAC电容阵列的失配误差被有效地整形，大大提高电容动态匹配的性能；在对DAC电容阵列进行逻辑选择方面，利用结构简单的输出译码单元代替结构复杂的二进制转温度计码器实现权重位轮换，无需为每个电容设置1个缓冲模块，避免硬件结构指数性增长的，大大降低硬件成本。

Description

一种动态元件匹配装置

技术领域

本实用新型涉及电子电路技术领域，特别是一种动态元件匹配装置。

背景技术

噪声整形逐次逼近型模数转换器(NS SAR ADC)因其分辨率高、功耗低的优点获得广泛应用。NS SAR ADC主要包括采样开关、数模转换器(DAC)、噪声整形滤波器、比较器以及SAR逻辑模块，模拟信号输入至采样开关进行采样，得到输入电压，DAC存储采样输入电压的电荷并输出逐次比较电压至比较器，噪声整形滤波器对DAC中的电容阵列上的残差电压进行积分，得到积分电压，比较器将输入电压和积分电压相加，并为积分电压提供增益，SAR逻辑模块根据比较器的输出信号调整DAC中的电容阵列的电压，以实现逐次逼近。

NS SAR ADC的精度主要由DAC的动态性能决定，而DAC的动态性能依赖于电容阵列的匹配性能。电容阵列是利用不同比例、不同数量的电容进行充放电，从而实现数字量到模拟量的转换。受工艺参数、器件面积、版图涉及等因素影响，DAC电容阵列的匹配程度往往不能达到预设目标。

针对DAC电容阵列的电容失配问题，现有技术采用二进制转温度计码电路进行电容选择，其缺点在于二进制转温度计码电路自身电路结构复杂，且数量随着DAC电容阵列的位数呈指数增长，硬件成本过高。

申请号为202010717304.5的“数据加权平均算法模块和模数转换电路”通过设置多组并列结构完成对多位高位电容阵列的控制，并列结构为由状态机单元、逻辑比较器、指针产生器和触发器构成的循环体，以使得该数据加权平均算法模块在对外部多位高位电容阵列进行控制时，使得对外部多位高位电容阵列中的每个电容的选择概率均相同，使得该模块对电容的失配误差最小化，进而提高模数转换器的精度。该方案存在如下缺点：并行结构的组数需根据DAC的电容数量来设置，例如若要进行3比特位的数模转换，则需设置七组并行结构，导致硬件成本随着DAC电容阵列的位数增加而呈指数级增长；仅对多位高位电容阵列的每个电容进行概率选择，对中位、低位不做任何判断和处理，导致DAC电容阵列的匹配性能不足以满足实际需求。

因此有待于提出一种以低硬件成本实现高匹配性能的动态匹配装置，以解决DAC电容阵列的电容失配问题。

实用新型内容

本实用新型提供一种动态元件匹配装置，为解决现有技术存在的硬件成本高、电容匹配性能差的问题提供硬件支持。

一种动态元件匹配装置，包括输出译码单元、移位指针单元以及移位寄存单元；所述输出译码单元的输入端与外部NS SAR ADC的输出端连接，所述输出译码单元的输出端与所述移位寄存单元的输入端连接；所述移位指针单元包括加法器和触发器，所述加法器的一路输入端与外部NS SAR ADC的输出端连接，所述加法器的另一路输入端与所述触发器的输出端连接，所述加法器的输出端与所述触发器的输入端连接；所述触发器的控制端与外部NS SAR ADC的采样时钟信号连接，所述触发器的输出端与所述移位寄存单元的控制端连接，所述触发器的输出端还与所述加法器的另一路输入端连接；所述移位寄存单元的输出端与外部NS SAR ADC的DAC电容阵列连接。

进一步地，所述输出译码单元的位数与所述DAC电容阵列的位数相同。

进一步地，所述输出译码单元包括至少1个缓冲模块；所述缓冲模块的数量与所述DAC电容阵列的位数相同。

进一步地，在每个缓冲模块中，设置有2个串联连接的反相器。

进一步地，所述加法器和所述触发器的位数相同。

本实用新型的优点与效果是：

加法器连接外部NS SAR ADC的输出端口以及触发器的输出端口，用于将外部NSSAR ADC当前周期的输出信号以及当前周期的移位指针相加，设置触发器，在外部NS SARADC的采样时钟信号的控制下将相加的信号进行触发延迟，获取移位指针，设置输出译码单元，在完成上述相加、触发延迟之前对NS SAR ADC下一周期的输出信号完成译码，再利用移位寄存单元完成循环移位，获取对外部DAC电容阵列的数字选择信号，这样的电路连接关系，使得每个周期的移位指针均蕴含有NS SAR ADC上一周期的输出信号的信息，利用该移位指针对本周期的数字译码信号进行移位，进而选择取本周期DAC电容阵列中各个权重位的电容，经多个周期的修改变动后，DAC电容阵列的失配误差被有效地整形，大大提高电容动态匹配的性能；

在对DAC电容阵列进行逻辑选择方面，结构简单的输出译码单元代替结构复杂的二进制转温度计码器实现权重位轮换，无需为每个电容设置1个缓冲模块，避免硬件结构指数性增长的，大大降低硬件成本。

附图说明

图1为本实用新型结构原理框图。

图2为输出译码单元的电路原理图。

图3为移位指针单元的电路原理图。

图4为移位寄存单元的电路原理图。

图5为本实用新型应用于9位NS SAR ADC的电路原理图。

图6是本实用新型应用于3位DAC电容阵列的匹配过程。

图7为未启用本实用新型技术方案的NS SAR ADC输出频谱。

图8为启用本实用新型技术方案的NS SAR ADC输出频谱。

具体实施方式

以下结合实施例对本实用新型作进一步说明，但本实用新型并不局限于这些实施例。

一种动态元件匹配方法，包括如下步骤：

(1)外部NS SAR ADC当前周期的输出信号以及当前周期的移位指针相加，进行触发延迟后，得到下一周期的移位指针；

(2)在上述相加、触发延迟完成时，外部NS SAR ADC下一周期的输出信号已经完成译码，得到数字译码信号；

(3)所述数字译码信号依据所述下一周期的移位指针进行移位，得到数字选择信号；

(4)所述数字选择信号对所述外部NS SAR ADC的DAC电容阵列进行逻辑选择。

进一步地，所述当前周期的输出信号、当前周期的移位指针、下一周期的移位指针、数字译码信号、数字选择信号的位数与所述外部NS SAR ADC的DAC电容阵列的位数相同。

进一步地，在所述步骤(4)中，所述外部NS SAR ADC的DAC电容阵列含有至少1个电容子阵列，所述数字选择信号分别输入至每个电容子阵列，对每个电容子阵列中的电容进行逻辑选择。

应用上述方法的一种动态元件匹配装置，包括输出译码单元、移位指针单元以及移位寄存单元；所述输出译码单元的输入端与外部NS SAR ADC的输出端连接，所述输出译码单元的输出端与所述移位寄存单元的输入端连接；所述移位指针单元包括加法器和触发器，所述加法器的一路输入端与外部NS SAR ADC的输出端连接，所述加法器的另一路输入端与所述触发器的输出端连接，所述加法器的输出端与所述触发器的输入端连接；所述触发器的控制端与外部NS SAR ADC的采样时钟信号连接，所述触发器的输出端与所述移位寄存单元的控制端连接，所述触发器的输出端还与所述加法器的另一路输入端连接；所述移位寄存单元的输出端与外部NS SAR ADC的DAC电容阵列连接。本实用新型的结构原理框图如图1所示。

输出译码单元的位数与所述DAC电容阵列的位数相同，输出译码单元对外部NSSAR ADC各个周期的输出信号进行译码，得到数字译码信号。。输出译码单元包括至少1个缓冲模块；所述缓冲模块的数量与所述DAC电容阵列的位数相同。当DAC位数为n时，输出译码单元的位数也为n，缓冲模块的数量也为n，输出译码单元的输出位数为2ⁿ-1。输出译码单元的电路原理图如图2所示，其中，A1、A2、A3……An为输出译码单元的输入端子，Y1、Y2、Y3……Y2ⁿ-1为输出译码单元的输出端子，输入端子的数量与DAC电容阵列的位数相同，输出端子的总数量与DAC电容阵列的位数呈指数关系。

在每个缓冲模块中，设置有2个串联连接的反相器，每个缓冲模块的输出端子为2ⁿ-2^n-1个，例如第1个缓冲模块的输入为A1，输出为Y1，第2个缓冲模块的输入为A2，输出为Y2、Y3，第3个缓冲模块的输入为A3，输出为Y4、Y5、Y6、Y7，第n个缓冲模块输入为An，输出为Y2^n-1至Y2ⁿ-1。当输出译码单元的位数为n时，存在n个缓冲模块，输出译码单元将n位数字输入码转换成2ⁿ-1位数字输出码。以n＝3为例，输出译码单元位数为3时，存在3个缓冲模块，输出译码单元将位数字输入码转换成7位数字输出码，此时，输出译码单元的输入为A3A2A1，输出则为Y7Y6Y5Y4Y3Y2Y1。

移位指针单元包括加法器和触发器，加法器和触发器的位数相同。所述加法器将外部NS SAR ADC的当前周期的输出信号和当前周期的移位指针相加；在外部NS SAR ADC的控制下，所述触发器对相加后的数据进行触发延迟，获取下一周期的移位指针。以3位DAC电容阵列为例对移位指针单元其电路原理图进行阐述，如图3所示，加法器的输入端为A1、A2、A3、Q1、Q2、Q3，其中，A1、A2、A3同时也为输出译码单元的输入信号，即加法器和输出译码单元的输入信号相同，均为NS SAR ADC的输出信号，Q1、Q2、Q3则为触发器的输出信号，在每个周期均将当前的移位指针反馈回加法器，参与到下一周期移位指针的获取过程中去。在图3中，Fs是采样信号，由NS SAR ADC提供，用于控制采样进程。

移位寄存单元为桶形移位寄存器，桶形移位寄存器由多个二输入数据选择器组成，接收来自触发器的移位指针作为控制信号，接收来自输出译码单元的待移位的数字译码信号作为输入信号，根据移位指针的值对待移位的数字译码信号进行循环移位，获取数字选择信号。

以DAC电容阵列的位数n＝3为例，移位寄存单元的电路原理图如图4所示，通过图4可知，移位寄存单元由7行3列二输入选择器构成，即M1-M21，其中控制端与触发器的Q1、Q2、Q3对应连接，输入端与输出译码单元的输出端Y1、Y2、Y3、Y4、Y5、Y6、Y7对应连接，经移位寄存之后，获取D1-D7数字信号，即数字选择信号，该数字选择信号输入至DAC电容阵列，用于选择电容。

高位、中位、低位电容的划分方法如下：由于n位DAC电容阵列含有2ⁿ-1个电容，那么第一位有2^n-1个电容，第二位有2^n-2个电容，第三位有2^n-3个电容……第n位有2^n-n个电容，以n＝3为例进行阐述，3位DAC电容阵列含有7个电容，分为高位、中位和低位，则高位含有4个电容，中位含有2个电容，低位含有1个电容。

将本实用新型应用于9位NS SAR ADC的电路原理图如图5所示。在图5中，将9位DAC电容阵列划分成2个电容子阵列，分别为C_DAC和C_DAC'，模拟信号V_i1经采样开关φ_s1输入至C_DAC，模拟信号V_i2经采样开关φ_s2输入至C_DAC'。将C_DAC划分成高4位C_DAC1、中4位C_DAC2和低1位C_DAC3，将C_DAC'划分成高4位C_DAC1'、中4位C_DAC2'、低1位C_DAC3'，高位、中位、低位电容起始位是可变的，由NS SAR ADC的输出信号以及移位指针决定。由于低位电容产生的失配误差小，因此本申请仅对每个电容子阵列中的高位、中位电容进行电容匹配，可按需也对低位电容进行匹配。关于采样开关、DAC、噪声整形滤波器、比较器以及SAR逻辑模块的功能作用在背景技术中已描述，此处不再赘述。

以3位DAC电容阵列为例阐述本实用新型的匹配过程，如图6所示，初始条件下，N周期的移位指针P为000，假设NS SAR ADC的N周期输出信号为001，此时指针P指向高位C_u1，则C_u1-C_u4为高位，C_u5、C_u6为中位，C_u7为低位，那么在N+1周期，移位指针P为N周期的移位指针与NS SAR ADC的N周期输出信号之和，得到001，假设NS SAR ADC的N+1周期输出信号为010，则以N+1周期的移位指针001对NS SAR ADC的N+1周期输出信号010进行移位，此时指针指向C_u2，则选择C_u2-C_u5为高位，选择C_u6、C_u7为中位，选择C_u1为低位。以此类推，在N+2周期，移位指针P为011，假设NS SAR ADC的N+2周期输出信号为011，指针指向C_u4，选择C_u4-C_u7为高位，选择C_u1、C_u2为中位，选择C_u3为低位，在N+3周期，移位指针P为110，假设NS SAR ADC的N+3周期输出信号为100，指针指向C_u7，选择C_u7、C_u1、C_u2、C_u3为高位，选择C_u4、C_u5为中位，选择C_u6为低位。

在NS SAR ADC中的DAC电容阵列加入0.5％的电容失配，未启用本实用新型提供的技术方案时，NS SAR ADC的输出频谱出现很多谐波，NS SAR ADC的有效位数(ENOB)为13bit，无杂散动态范围(SFDR)为80dB，输出频谱如图7所示。同等条件下，启用本实用新型提供的技术方案时，NS SAR ADC的输出频谱中谐波被有效抑制，NS SAR ADC的有效位数(ENOB)为14.8bit，无杂散动态范围(SFDR)提高到97.1dB，输出频谱如图8所示。可见使用本实用新型提供的技术方案，电容匹配性能可大大提高。

Claims

1.一种动态元件匹配装置，其特征在于：

包括输出译码单元、移位指针单元以及移位寄存单元；

所述输出译码单元的输入端与外部NS SAR ADC的输出端连接，所述输出译码单元的输出端与所述移位寄存单元的输入端连接；

所述移位指针单元包括加法器和触发器，所述加法器的一路输入端与外部NS SAR ADC的输出端连接，所述加法器的另一路输入端与所述触发器的输出端连接，所述加法器的输出端与所述触发器的输入端连接；所述触发器的控制端与外部NS SAR ADC的采样时钟信号连接，所述触发器的输出端与所述移位寄存单元的控制端连接，所述触发器的输出端还与所述加法器的另一路输入端连接；

所述移位寄存单元的输出端与外部NS SAR ADC的DAC电容阵列连接。

2.根据权利要求1所述的一种动态元件匹配装置，其特征在于：所述输出译码单元的位数与所述DAC电容阵列的位数相同。

3.根据权利要求1所述的一种动态元件匹配装置，其特征在于：

所述输出译码单元包括至少1个缓冲模块；所述缓冲模块的数量与所述DAC电容阵列的位数相同。

4.根据权利要求1所述的一种动态元件匹配装置，其特征在于：在每个缓冲模块中，设置有2个串联连接的反相器。

5.根据权利要求1所述的一种动态元件匹配装置，其特征在于：所述加法器和所述触发器的位数相同。