TWI825942B - 數位至類比轉換器及其操作方法 - Google Patents

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Abstract

本發明提出一種數位至類比轉換器及其操作方法。數位至類比轉換器包括電流源模組、解碼器、變更指示器以及亂數產生器。解碼器耦接電流源模組，並且接收數位輸入信號。變更指示器耦接解碼器，並且提供指示信號至該解碼器。亂數產生器耦接變更指示器，並且提供亂數信號至變更指示器。變更指示器根據亂數信號產生指示信號，並且解碼器根據數位輸入信號以及指示信號產生控制信號至電流源模組，以使電流源模組根據控制信號產生對應於數位輸入信號的類比輸出信號。

Description

數位至類比轉換器及其操作方法
本發明是有關於一種轉換器，且特別是有關於一種數位至類比轉換器及其操作方法。
傳統的數位至類比轉換器(Digital to Analog Converter，DAC)常見的問題在於由於內部的多個電流源所產生的電流值難免不一致的情況，而導致數位至類比轉換器所輸出的類比信號具有雜散分量干擾的影響。舉例而言，假設數位至類比轉換器的多個內部電流源的至少其中之一所提供的電流值具有顯著較高或較低的情況，則數位至類比轉換器在連續的(操作)週期中所依序輸出的多個類比信號的某幾個信號可能會出現明顯的數值異常，因此將會導致數位至類比轉換器的積分非線性度(Integral Non-Linearity，INL)以及無雜散動態範圍(Spurious Free Dynamic Range，SFDR)的表現不佳。
本發明提供一種數位至類比轉換器及其操作方法，可實現良好的數位至類比轉換功能。
本發明的數位至類比轉換器包括電流源模組、解碼器、變更指示器以及亂數產生器。解碼器耦接電流源模組，並且接收數位輸入信號。變更指示器耦接解碼器，並且提供指示信號至該解碼器。亂數產生器耦接變更指示器，並且提供亂數信號至變更指示器。變更指示器根據亂數信號產生指示信號，並且解碼器根據數位輸入信號以及指示信號產生控制信號至電流源模組，以使電流源模組根據控制信號產生對應於數位輸入信號的類比輸出信號。
本發明的數位至類比轉換器的操作方法包括以下步驟：通過亂數產生器提供亂數信號；通過變更指示器根據亂數信號產生指示信號；通過解碼器接收數位輸入信號以及指示信號；通過解碼器根據數位輸入信號以及指示信號產生控制信號至電流源模組；以及通過電流源模組根據控制信號產生對應於數位輸入信號的類比輸出信號。
基於上述，本發明的數位至類比轉換器及其操作方法可利用亂數信號產生指示信號，並通過解碼器根據數位輸入信號以及指示信號產生的控制信號，以使電流源模組根據控制信號所產生的類比輸出信號可具有較低的雜散分量干擾的影響。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
為了使本發明之內容可以被更容易明瞭，以下特舉實施例做為本揭示確實能夠據以實施的範例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟，係代表相同或類似部件。
圖1是本發明的一實施例的數位至類比轉換器的電路示意圖。參考圖1，數位至類比轉換器(Digital to Analog Converter，DAC)100包括解碼器110、亂數產生器120、變更指示器130以及電流源模組140。在本實施例中，解碼器110耦接變更指示器130以及電流源模組140。亂數產生器120耦接變更指示器130。在本實施例中，亂數產生器120可提供亂數信號RNS至變更指示器130，以使變更指示器130可根據亂數信號RNS產生指示信號SP。應注意的是，本實施例的變更指示器130可直接傳遞亂數信號或透過邏輯運算提供多組簡化的指示信號SP，而本發明並不限制指示信號SP的信號實現方式。解碼器110可接收數位輸入信號Din以及變更指示器130提供的指示信號SP，以產生對應的控制信號CS至電流源模組140。電流源模組140可根據控制信號CS產生對應的類比輸出信號Aout。在本實施例中，數位輸入信號Din可例如包括對應於一進制編碼(Thermal code)以及二進制編碼(Binary code)的至少其中之一的編碼，但本發明並不限於此。本實施例的數位至類比轉換器100可實現一種具有隨機移位的動態元件匹配(randomly-shifted Dynamic Element Matching，RS-DEM)功能的數位至類比轉換器。
在本實施例中，解碼器110可為動態元件匹配(Dynamic Element Matching，DEM)解碼器。在本實施例中，亂數產生器120可為偽亂數產生器(Pseudo Random Number Generator，PRNG)或其他類型的亂數產生器，並且所產生的亂數信號可例如包括偽亂數二進制數列(pseudo-random binary sequence，PRBS)。在本實施例中，電流源模組140可進一步包括依序設置的多個電流源，並且這些電流源可形成電流源陣列(array)，例如形成1×M的電流源陣列、形成N×M的電流源陣列或形成多維的電流源陣列，其中M與N為正整數。並且，在本實施例中，數位至類比轉換器100可例如由二進制加權數位至類比轉換器(Binary-weighted DAC)(由二進制編碼(Binary code)控制)、分段數位至類比轉換器(Segmented DAC)(由一進制編碼(Thermal code)控制)或兩者結合的電路架構來實現。在一實施例中，若數位至類比轉換器100是由分段數位至類比轉換器的電路架構所實現，則這些電流源所提供的多個輸出電流的電流值可大致相同。
在本實施例中，解碼器110可根據數位輸入信號Din來決定要致能(開啟)電流源模組140中的電流源致能數量，並且可根據指示信號SP來決定要致能的電流源對象。應注意的是，指示信號SP可根據依週期改變而循環地指示不同電流源對象來提供電流輸出。並且，由於指示信號SP根據亂數信號RNS而產生，因此指示信號SP可具有隨機性地指示變化。舉例而言，在第一週期中，指示信號SP可指示第一電流源、第二電流源以及第三電流源提供電流輸出。接著，在第二週期中，指示信號SP可指示第二電流源、第三電流源以及第四電流源提供電流輸出。再接著，在第三週期中，指示信號SP可仍指示第二電流源、第三電流源以及第四電流源提供電流輸出。換言之，其指示致能的電流源對象具有非固定的變化結果(非每次都順移從下一個電流源開始選擇，並且其具體操作方式將由以下實施例詳細說明之)。如此一來，本實施例的電流源模組140可有效地輸出對應於數位輸入信號Din的數位值的類比輸出信號Aout，並且可具有較低的雜散分量干擾的影響，而可具有較佳的積分非線性度(Integral Non-Linearity，INL)以及無雜散動態範圍(Spurious Free Dynamic Range，SFDR)的表現。
圖2是本發明的一實施例的數位至類比轉換器的操作方法的流程圖。參考圖1以及圖2，數位至類比轉換器100可例如執行如以下步驟S210~S250。在本實施例中，數位至類比轉換器100可在一(操作)週期中接收數位輸入信號Din。在步驟S210，數位至類比轉換器100可通過亂數產生器120提供亂數信號RNS。在本實施例中，亂數信號RNS可例如由分別對應於不同週期的隨機發生的脈衝波形所組成，其中例如發生脈衝波形則代表數值“1”，並且未發生脈衝波形則代表數值“0”。
在步驟S220，數位至類比轉換器100可通過變更指示器130根據亂數信號RNS產生指示信號SP。在本實施例中，變更指示器130可根據亂數信號RNS決定指示信號SP的選擇起始數值是否維持與前一週期的選擇起始數值相同，或與前一週期的選擇起始數值不同。在本實施例中，亂數信號RNS可為1位元訊號。當變更指示器130根據亂數信號RNS決定指示信號SP的選擇起始數值與前一週期的選擇起始數值不同時(亂數信號RNS在此週期例如具有數值“1”)，變更指示器130選擇起始數值為前一週期的選擇起始數值加1的結果。當變更指示器130根據亂數信號RNS決定指示信號SP的選擇起始數值與前一週期的選擇起始維持(keep)數值相同時(亂數信號RNS在此週期例如具有數值“0”)，變更指示器130選擇起始數值為前一週期的選擇起始數值。應注意的是，變更指示器130可直接實現上述流程，也可搭配反相器、延遲電路或其他相關電路來同時產生多組不同的亂數變化的指示信號SP。
在步驟S230，數位至類比轉換器100可通過解碼器110接收數位輸入信號Din以及指示信號SP。在步驟S240，數位至類比轉換器100可通過解碼器110根據數位輸入信號Din以及指示信號SP產生控制信號CS至電流源模組140。在本實施例中，解碼器110可根據數位輸入信號Din的編碼所對應的數值(例如是十進制數值，但本發明並不限於此數值類型)來決定電流源致能數量。另一方面，解碼器110除了可從基於固定的電流源作為起始選擇對象以選擇到所需多個電流源的作法以外，亦可根據指示信號SP的選擇起始數值來決定電流源模組140中的多個電流源的其中之一作為起始選擇對象。舉例來說，應用本實施例者可透過指示信號SP的選擇起始數值來選擇電流源模組140中的多個電流源的其中之一作為起始選擇對象，並根據前述電流源致能數量而基於前述起始選擇對象的電流源來依序地選擇到其他電流源，以使這些被選擇到的電流源被致能而提供電流輸出。因此，解碼器110可根據前述電流源致能數量以及前述選擇起始數值來產生控制信號CS。在本實施例中，控制信號CS可例如包括多個致能信號(或開關切換信號)，以用於致能(或開啟)電流源模組140中的對應的多個電流源的至少其中之一。
在步驟S250，數位至類比轉換器100可通過電流源模組140根據控制信號CS產生對應於數位輸入信號Din的類比輸出信號Aout。在本實施例中，電流源模組140中的被致能的多個電流源的至少其中之一可提供電流輸出，並且電流源模組140可將這些隨機被致能的電流源的電流輸出進行合併(電流值相加)，以產生類比輸出信號Aout(即對應於這些被致能的電流源的電流輸出的電流值相加結果)。如此一來，本實施例的操作方法以及數位至類比轉換器100可產生具有較佳的積分非線性度以及無雜散動態範圍的類比輸出信號Aout。
圖3是本發明一實施例的亂數產生器的電路示意圖。圖3提供本發明實施例中亂數產生器120的一種範例，其為7位元偽亂數產生器，且具備1位元的輸出位元作為亂數信號RNS。詳細來說，圖3亂數產生器120包括多個位移暫存器310-1~310-8以及邏輯閘320。位移暫存器310-1~310-8是以D型正反器（D-flip flop）實現，位移暫存器310-1~310-7分別具備輸出端D1~F7、時序端以及輸入端。位移暫存器310-1~310-8的時序端耦接時脈訊號CLK。位移暫存器310-8的輸出端產生亂數信號RNS。位移暫存器310-1~310-7相互以串連方式排列。邏輯閘320可以是XOR閘或XNOR閘，邏輯閘320用以將位移暫存器310-1~310-7中部分的位移暫存器的輸出端（圖3中例如是位移暫存器310-6~310-7的輸出端D6、D7）的訊號回饋傳回到位移暫存器310-1~310-7的第一級（即，位移暫存器310-1）的輸入端。『7位元』偽亂數產生器係指亂數產生器120中具備7個1位元的位移暫存器來產生亂數信號RNS。對於7位元偽亂數產生器而言，將會在127個週期後使得輸出亂數信號RNS的訊號樣式重複。應用本實施例者可依其需求調整圖3亂數產生器120中位移暫存器的數量來調整其內部的位元數量，例如可調整為8位元、16位元等的亂數產生器120。特別說明的是，本實施例亂數產生器120中位移暫存器310-1~310-7的最末級（即，位移暫存器310-8）所提供的亂數信號RNS為1位元訊號。
圖4是本發明的一實施例的變更指示器130的電路示意圖。參考圖4，本實施例為本發明的變更指示器的一種範例實施例。在本實施例中，變更指示器130可包括依序排列的多個D型正反器131_P、131_1~131_(P-1)，其中P為正整數。在本實施例中，D型正反器131_1~131_P各別的輸入端IN耦接對應的前一級的D型正反器的輸出端OUT。D型正反器131_1~131_P各別的時脈輸入端CK接收亂數信號RNS。D型正反器131_2~131_P各別的重置端RE接收重置信號RS，並且D型正反器131_1(第一級)的設定端SET接收重置信號RS。本實施例中，D型正反器131_1(第一級)的輸出端OUT輸出具有相應脈衝波形(可以數值“1”來表示)的輸出信號EN_1。本實施例的指示信號SP是由D型正反器131_2~131_P各別輸出端OUT上的輸出信號EN_1~EN_P組成，且將於下述描述說明。
D型正反器131_1~131_P的輸出信號EN_1~EN_P可依序排列而組成指示信號SP，並且以具有相應脈衝波形(可以數值“1”來表示)的輸出信號所對應的級數來決定指示信號SP的選擇起始數值。換句話說，本實施例的指示信號SP是由輸出信號EN_1~EN_P組成，亦即，指示信號SP=[EN_P,EN_(P-1),…,EN_1]。
在本實施例中，D型正反器131_1~131_P的數量可對應於電流源的數量。例如，對於1×M的電流源陣列來說，P等於M。又例如，對於N×M的電流源陣列來說，N×M的電流源陣列可分兩組做二維控制，其中一組P等於N並搭配內部電路控制N行的移位行為，並且另一組P等於M並搭配內部電路控制M列的移位行為。甚至，D型正反器131_1~131_P還可應用於更多維度(例如3維以上)的電流源陣列。
舉例而言，當變更指示器130開始運作時，在第一週期中，重置信號RS可例如具有啟動脈衝(可以數值“1”來表示)，並且D型正反器131_1的輸出端可輸出具有相應脈衝波形(可以數值“1”來表示)的輸出信號EN_1，其中D型正反器131_2~131_P的輸出信號EN_2~EN_P無脈衝波形(可以數值“0”來表示)。換句話說，在作為重置階段或是初始階段的第一週期，輸出信號EN_1設定為數值“1”，輸出信號EN_2~EN_P則設定為數值“0”。因此，在第一週期中，指示信號SP可具有對應於數值“000000…001”的信號波形，並且對應的十進制數值為“1”(本發明的指示信號SP的數值類型不限於此)。
在第二週期中，若D型正反器131_2的輸出端接收到前一級的D型正反器131_1的輸出信號EN_1(可以數值“1”來表示)，並且亂數信號RNS可例如具有脈衝波形(可以數值“1”來表示)，則D型正反器131_2的輸出端可輸出具有相應脈衝波形(可以數值“1”來表示)的輸出信號EN_2，其中D型正反器131_1、131_3~131_P的輸出信號EN_1、EN_3~EN_P無脈衝波形(可以數值“0”來表示)。因此，在第二週期中，指示信號SP可具有對應於數值“000000…010”的信號波形，並且對應的十進制數值為“2”。
反之，在第二週期中，若D型正反器131_2的輸出端接收到前一級的D型正反器131_1的輸出信號EN_1(可以數值“1”來表示)，並且亂數信號RNS可例如不具有脈衝波形(可以數值“0”來表示)，則D型正反器131_1的輸出端可維持輸出具有相應脈衝波形(可以數值“1”來表示)的輸出信號EN_1，其中D型正反器131_2~131_P的輸出信號EN_2~EN_P無脈衝波形(可以數值“0”來表示)。因此，在第二週期中，指示信號SP可維持前週期對應於數值“000000…001”的信號波形，並且對應的十進制數值為“1”。以此類推，若輸出信號EN_3發生具有相應脈衝波形(可以數值“1”來表示)的情況，則當前指示信號SP所指示的選擇起始數值為“3”(十進制)。
圖5是圖4中亂數信號RNS以及變更指示器130所產生的輸出信號EN_1~EN_8的波形示意圖。在此假設圖4中的P為”8”，圖4變更指示器130便包括依序排列的多個D型正反器131_1~131_8，且圖5呈現亂數信號RNS以及D型正反器131_1~131_8的輸出信號EN_1~EN_8，以更清楚說明本實施例。當亂數信號RNS的數值為”0”時，前一級正位於致能狀態的輸出信號EN_1~EN_8其中之一將會於下一時段繼續地位於致能狀態。例如，請參考圖5時段T11與T12或是時段T13與T14。於時段T11中，輸出信號EN_7為位於致能狀態且此時亂數信號RNS的數值為”1”。接著，因為時段T12中亂數信號RNS的數值變為”0”，時段T11中位於致能狀態的輸出信號EN_7將會在時段T12中繼續位於致能狀態，如箭頭510所示。相似地，時段T13與T14中，因為時段T13中亂數信號RNS的數值從”1”變為”0”，時段T13中正位於致能狀態的輸出信號EN_4將會在時段T14中繼續位於致能狀態，如箭頭520所示。
圖6是本發明的一實施例的解碼器以及電流源模組的電路示意圖。參考圖1以及圖6，圖1的解碼器110以及電流源模組140可實現如圖6所示電路架構，但本發明並不限於此。在本實施例中，解碼器110可包括解碼電路111以及控制電路112。電流源模組140可包括二維架構的多個電流源C1_1~CM_N(即N×M的電流源陣列)。電流源C1_1~CM_N耦接相同電壓VDD。解碼電路111可用於接收數位輸入信號Din，並且對數位輸入信號Din進行解碼。舉例而言，數位輸入信號Din可例如是二進制編碼，並且經由解碼電路111解碼後可例如產生對應於一進制編碼的多個數值的多個解碼信號，並提供至控制電路112。控制電路112可接收所述多個解碼信號以及指示信號SP來決定產生控制信號CS。應注意的是，控制信號CS可例如包括多個致能信號，並且這些致能信號用於分別操作電流源C1_1~CM_N是否開啟以提供電流，並且被開啟的電流源的電流經加總後即產生類比輸出信號Aout。
應注意的是，本實施例的電流源模組140是以由一進制編碼(Thermal code)控制的分段數位至類比轉換器為例，因此每一群組的電流源具有相同數量N的電流值。即，電流源C1_1~C1_N的數量與電流值總量皆相同於電流源C2_1~C2_N的數量與電流值總量。然而，在一實施例中，電流源模組140也可以由二進制編碼(Binary code)控制的二進制加權數位至類比轉換器來實現，因此每一群組的電流源可具備不同的電流值，或是，在每個電流源皆產生相同電流值的情況下，每一群組的電流源可具備不同的數量。例如，在每個電流源皆產生相同電流值的情況下，第一組電流源可包括8個電流源C1_1~C1_8。第二組電流源可包括4個電流源C2_1~C2_4 (因8×(1/2)=4)。第三組電流源可包括2個電流源C3_1~C3_2 (因8×(1/2)^2=2)。第四組電流源可包括1個電流源C4_1 (因8×(1/2)^3=1)。前述每組電流源的差異係因應用本實施例者透過其他編碼進行控制，從而適應性地調整每組電流源所產生的電流值，例如，除了前述以由一進制編碼進行控制以外，還可利用二進位編碼進行控制。
圖7A是本發明的一實施例的數位至類比轉換器的操作範例圖。參考圖1、圖6以及圖7A，本實施例以N為”1”且M為”8”的1×8的電流源陣列為範例。電流源模組140可例如包括如圖6所示的電流源C1_1、C2_1~CM_1 (即，圖6中N為”1”且M為”8”所對應的電流源)，並且電流源C1_1、C2_1~C8_1的每一個可例如用於提供電流值I的電流輸出。換句話說，圖6中CM_1在M為8的情況下即是C8_1。先說明的是，本實施例的電流值I僅用於說明電流相加結果，而非實際電流源的輸出結果，實際各電流源所提供的電流值可具有些微差異。
如圖7A所示，在週期T1的期間，假設亂數產生器120提供數值為“0”的亂數信號RNS至變更指示器130，並且變更指示器130可產生對應於數值(選擇起始數值)為“3”(十進制)的指示信號SP。當解碼器110接收到數值為“011”的編碼(以Binary code的編碼為例)的數位輸入信號Din時，解碼器110的解碼電路111可對數位輸入信號Din進行解碼，以產生相應的解碼信號。由於數位輸入信號Din的編碼所對應的十進制數值為“3”，因此電流源致能數量為3個。並且，由於指示信號SP的數值為“3”，因此解碼器110的控制電路112可決定從第3個電流源(例如電流源C3_1)開始選擇3個電流源(例如電流源C3_1、C4_1、C5_1)來致能，而產生如圖7A所示在週期T1的期間的編碼為“00111000”的控制信號CS。由於對應於控制信號CS的第3~5個位元位置的數值為“1”，因此代表第3~5個電流源(例如電流源C3_1、C4_1、C5_1)將被致能而提供電流輸出。對此，類比輸出信號Aout在週期T1的期間可例如具有3×I的電流值。
在週期T2的期間，假設亂數產生器120提供數值為“1”的亂數信號RNS至變更指示器130，並且變更指示器130可產生對應於數值(選擇起始數值)為“4”(十進制)的指示信號SP(選擇起始數值為前一週期的選擇起始數值加1的結果)。當解碼器110仍接收到數值為“011”的編碼的數位輸入信號Din時，解碼器110的解碼電路111可對數位輸入信號Din進行解碼，以產生相應的解碼信號。然而，數位輸入信號Din的編碼所對應的十進制數值仍為“3”，因此電流源致能數量為3個。並且，由於指示信號SP的數值為“4”(移位“3”至“4”)，因此解碼器110的控制電路112可決定從第4個電流源(例如電流源C4_1)開始選擇3個電流源(例如電流源C4_1、C5_1、C6_1)來致能，而產生如圖7A所示在週期T2的期間的編碼為“00011100”的控制信號CS。對此，對應於控制信號CS的第4~6個位元位置的數值為“1”，因此代表第4~6個電流源(例如電流源C4_1、C5_1、C6_1)將被致能而提供電流輸出。對此，類比輸出信號Aout在週期T2的期間可例如具有3×I的電流值。
在週期T3的期間，假設亂數產生器120提供數值為“0”的亂數信號RNS至變更指示器130，並且變更指示器130可產生對應於數值(選擇起始數值)為“4”(十進制)的指示信號SP(選擇起始數值與前一週期的選擇起始維持(keep)數值相同)。當解碼器110仍接收到數值為“011”的編碼的數位輸入信號Din時，解碼器110的解碼電路111可對數位輸入信號Din進行解碼，以產生相應的解碼信號。然而，數位輸入信號Din的編碼所對應的十進制數值仍為“3”，因此電流源致能數量為3個。由於指示信號SP的數值為“4”(未移位)，解碼器110的控制電路112維持從第4個電流源(例如電流源C4_1)開始選擇3個電流源(例如電流源C4_1、C5_1、C6_1)來致能，而產生如圖7A所示在週期T3的期間的編碼為“00011100”的控制信號CS。對此，對應於控制信號CS的第4~6個位元位置的數值為“1”，因此代表第4~6個電流源(例如電流源C4_1、C5_1、C6_1)將被致能而提供電流輸出。對此，類比輸出信號Aout在週期T3的期間可例如具有3×I的電流值。
以此類推，在週期T4的期間，指示信號SP的數值為“4”(未移位)。解碼器110的控制電路112可決定從第4個電流源(例如電流源C4_1)開始選擇3個電流源(例如電流源C4_1、C5_1、C6_1)來致能，而產生如圖7A所示在週期T4的期間的編碼為“00011100”的控制信號CS。對應於控制信號CS的第4~6個位元位置的數值為“1”，因此代表第4~6個電流源(例如電流源C4_1、C5_1、C6_1)將被致能而提供電流輸出。對此，類比輸出信號Aout在週期T4的期間可例如具有3×I的電流值。
以此類推，在週期T5的期間，指示信號SP的數值為“5”(移位“4”至“5”)。解碼器110的控制電路112可決定從第5個電流源(例如電流源C5_1)開始選擇3個電流源(例如電流源C5_1、C6_1、C7_1)來致能，而產生如圖7A所示在週期T5的期間的編碼為“00001110”的控制信號CS。對此，對應於控制信號CS的第5~7個位元位置的數值為“1”，因此代表第5~7個電流源(例如電流源C5_1、C6_1、C7_1)將被致能而提供電流輸出。對此，類比輸出信號Aout在週期T5的期間可例如具有3×I的電流值。
以此類推，在週期T6的期間，指示信號SP的數值為“6”(移位“5”至“6”)。解碼器110的控制電路112可決定從第6個電流源(例如電流源C6_1)開始選擇3個電流源(例如電流源C6_1、C7_1、C8_1)來致能，而產生如圖7A所示在週期T6的期間的編碼為“00000111”的控制信號CS。對此，對應於控制信號CS的第6~8個位元位置的數值為“1”，因此代表第6~8個電流源(例如電流源C6_1、C7_1、C8_1)將被致能而提供電流輸出。對此，類比輸出信號Aout在週期T6的期間可例如具有3×I的電流值。
圖7B是本發明的另一實施例的數位至類比轉換器的操作範例圖。參考圖1、圖6以及圖7B，本實施例以1×8的電流源陣列為範例。電流源模組140可例如包括如圖6所示的電流源C1_1、C2_1~C8_1，並且電流源C1_1、C2_1~C8_1的每一個例如可用於提供電流值I的電流輸出。
如圖7B所示，在週期T1的期間，假設亂數產生器120提供數值為“0”的亂數信號RNS至變更指示器130，並且變更指示器130可產生對應於數值(選擇起始數值)為“3”(十進制)的指示信號SP。當解碼器110接收到數值為“011”的編碼(以Binary code的編碼為例)的數位輸入信號Din時，解碼器110的解碼電路111可對數位輸入信號Din進行解碼，以產生相應的解碼信號。由於數位輸入信號Din的編碼所對應的十進制數值為“3”，因此電流源致能數量為3個。並且，由於指示信號SP的數值為“3”，因此解碼器110的控制電路112可決定從第3個電流源(例如電流源C3_1)開始選擇3個電流源(例如電流源C3_1、C4_1、C5_1)來致能，而產生如圖7B所示在週期T1的期間的編碼為“00111000”的控制信號CS。對此，對應於控制信號CS的第3~5個位元位置的數值為“1”，因此代表第3~5個電流源(例如電流源C3_1、C4_1、C5_1)將被致能而提供電流輸出。對此，類比輸出信號Aout在週期T1的期間可例如具有3×I的電流值。
在週期T2的期間，假設亂數產生器120提供數值為“1”的亂數信號RNS至變更指示器130，並且變更指示器130可產生對應於數值(選擇起始數值)為“4”(十進制)的指示信號SP(選擇起始數值為前一週期的選擇起始數值加1的結果)。當解碼器110接收到數值為“101”的編碼的數位輸入信號Din時，解碼器110的解碼電路111可對數位輸入信號Din進行解碼，以產生相應的解碼信號。然而，數位輸入信號Din的編碼所對應的十進制數值為“5”，因此電流源致能數量為5個。並且，由於指示信號SP的數值為“4”(移位“3”至“4”)，因此解碼器110的控制電路112可決定從第4個電流源(例如電流源C4_1)開始選擇5個電流源(例如電流源C4_1、C5_1、C6_1、C7_1、C8_1)來致能，而產生如圖7B所示在週期T2的期間的編碼為“00011111”的控制信號CS。對此，對應於控制信號CS的第4~8個位元位置的數值為“1”，因此代表第4~8個電流源(例如電流源C4_1、C5_1、C6_1、C7_1、C8_1)將被致能而提供電流輸出。對此，類比輸出信號Aout在週期T2的期間可例如具有5×I的電流值。
在週期T3的期間，假設亂數產生器120提供數值為“0”的亂數信號RNS至變更指示器130，並且變更指示器130可產生對應於數值(選擇起始數值)為“4”(十進制)的指示信號SP(選擇起始數值與前一週期的選擇起始維持(keep)數值相同)。當解碼器110接收到數值為“010”的編碼的數位輸入信號Din時，解碼器110的解碼電路111可對數位輸入信號Din進行解碼，以產生相應的解碼信號。然而，數位輸入信號Din的編碼所對應的十進制數值為“2”，因此電流源致能數量為2個。並且，由於指示信號SP的數值為“4”(未移位)，因此解碼器110的控制電路112可決定從第4個電流源(例如電流源C4_1)開始選擇2個電流源(例如電流源C4_1、C5_1)來致能，而產生如圖7B所示在週期T3的期間的編碼為“00011000”的控制信號CS。對此，對應於控制信號CS的第4~5個位元位置的數值為“1”，因此代表第4~5個電流源(例如電流源C4_1、C5_1)將被致能而提供電流輸出。對此，類比輸出信號Aout在週期T3的期間可例如具有2×I的電流值。
以此類推，在週期T4的期間，指示信號SP的數值為“4”(未移位)。解碼器110的控制電路112可決定從第4個電流源(例如電流源C4_1)開始選擇7個電流源(例如電流源C4_1、C5_1、C6_1、C7_1、C8_1、C1_1、C2_1)來致能，而產生如圖7B所示在週期T4的期間的編碼為“11011111”的控制信號CS。對此，對應於控制信號CS的第1~2、4~8個位元位置的數值為“1”，因此代表第1~2、4~8個電流源(例如電流源C1_1、C2_1、C4_1、C5_1、C6_1、C7_1、C8_1)將被致能而提供電流輸出。對此，類比輸出信號Aout在週期T3的期間可例如具有7×I的電流值。
以此類推，在週期T5的期間，指示信號SP的數值為“5”(移位“4”至“5”)。解碼器110的控制電路112可決定從第5個電流源(例如電流源C5_1)開始選擇7個電流源(例如電流源C5_1、C6_1、C7_1、C8_1、C1_1、C2_1、C3_1)來致能，而產生如圖7B所示在週期T5的期間的編碼為“11101111”的控制信號CS。對此，對應於控制信號CS的第1~3、5~8個位元位置的數值為“1”，因此代表第1~3、5~8個電流源(例如電流源C1_1、C2_1、C3_1、C5_1、C6_1、C7_1、C8_1)將被致能而提供電流輸出。對此，類比輸出信號Aout在週期T5的期間可例如具有7×I的電流值。
以此類推，在週期T6的期間，指示信號SP的數值為“6”(移位“5”至“6”)。解碼器110的控制電路112可決定從第6個電流源(例如電流源C6_1)開始選擇7個電流源(例如電流源C6_1、C7_1、C8_1、C1_1、C2_1、C3_1、C4_1)來致能，而產生如圖7B所示在週期T6的期間的編碼為“11110111”的控制信號CS。對此，對應於控制信號CS的第1~4、6~8個位元位置的數值為“1”，因此代表第1~4、6~8個電流源(例如電流源C1_1、C2_1、C3_1、C4_1、C6_1、C7_1、C8_1)將被致能而提供電流輸出。對此，類比輸出信號Aout在週期T6的期間可例如具有7×I的電流值。
本發明實施例在以前述隨機移位方法下還採用虛擬動態元件匹配（Pseudo DEM；PDEM），在控制信號CS的編碼中增加一虛擬位元810，此虛擬位元位於數位輸入信號Din的編碼所指位元位置的前一個位元，且此虛擬位元810的數值維持為”0”。詳細來說，從圖7B的週期T5與T6可看出，就算是數位輸入信號Din的編碼所對應的二進制(十進制)數值為”111(7)”，控制信號CS的編碼分別為“11101111”、“1110111”，也就是，控制信號CS的編碼並非全部為”1”，是因為具備數值”0”的虛擬位元810。如此一來，本發明實施例的控制信號CS在隨機移位的情形下仍然與前一級的控制信號CS有所不同，從而使得本發明實施例不會連續出現相同的輸入值，使本實施例仍然可藉由動態元件匹配法以亂數變化改變開啟電流源的位置，從而避免動態元件匹配法失去效用。
回到圖1，本發明的電流源模組140可以由單維度至多維度的電流源陣列來實現，其中每一維度可包括多個電流源。亂數信號RNS可包括多個數值。指示信號SP可包括多個選擇起始數值。變更指示器130可根據這些數值分別決定指示信號SP的這些選擇起始數值是否維持與前一週期的選擇起始數值相同，或與前一週期的選擇起始數值不同。解碼器110可根據這該些選擇起始數值來分別決定電流源陣列的多個維度的其中之一維作為起始選擇對象。數位輸入信號Din可包括多組編碼。解碼器110可根據數位輸入信號Din的多組編碼所分別對應的數值(例如十進制數值)來決定電流源陣列的多個維度分別的電流致能數量。例如，圖7A與圖7B為本發明一實施例中以單維度的1×8電流源陣列來實現。圖8A至圖8D則是本發明的一實施例的控制信號的操作範例圖，其以兩個維度的8×8電流源陣列來實現僅具備一進制編碼(thermometer code)功能的數位至類比轉換器。一進制編碼亦可以稱為是一元碼(unary code)。應用本實施例者可依其需求，將電流源陣列擴展為更多維度，例如，3、4、甚至5個維度的電流源陣列。
在圖8A至圖8D的本實施例中可同時參考圖1以及圖6，此實施例是以電流源模組140具有兩個維度的電流源陣列為例(即N為8且M為8的N×M(8×8)的電流源陣列)。並且，先說明的是，亂數信號RNS可包括第一數值以及第二數值。指示信號SP可包括第一選擇起始數值以及第二選擇起始數值。變更指示器130可根據第一數值決定指示信號SP的第一選擇起始數值是否維持與前一週期的第一選擇起始數值相同，或與前一週期的第一選擇起始數值不同。變更指示器130可根據第二數值決定指示信號SP的第二選擇起始數值是否維持與前一週期的第二選擇起始數值相同，或與前一週期的第二選擇起始數值不同。
在本實施例中，解碼器110可根據第一選擇起始數值來決定這些電流源在第一維度上的起始選擇對象，即例如選擇其中之一橫列(row)作為一行起始選擇對象，並且解碼器110可根據解碼器根據第二選擇起始數值來決定這些電流源在第二維度上的起始選擇對象，即例如選擇其中之一直行(column)作為一列起始選擇對象。
在本實施例中，數位輸入信號Din可包括第一組編碼以及第二組編碼。解碼器110可根據數位輸入信號Din的第一組編碼所對應的數值(例如十進制數值)以及二組編碼所對應的數值(例如十進制數值)來決定這些電流源的電流致能數量。於部分實施例中，第一組編碼所對應的數值(例如十進制數值)可用於控制在第一維度上這些電流源的電流致能數量，第二組編碼所對應的數值(例如十進制數值)則用於控制在第二維度上這些電流源的電流致能數量。於本發明的一實施例中，也可以用其他的邏輯方式來決定這些電流源的電流致能數量，例如圖8A至圖8D之實施例。
本實施例使用8×8電流源陣列實現，並且還可附加一個固定致能的電流源來用於調整接近電流平衡點的中間代碼。例如，當32個電流源為致能而另32個電流源為禁能時，本實施例會額外具備常態性致能的電流源來避免所產生的電流恰好為中間值，從而使十進位編碼能夠更為靠近中心點。也就是說，當使用8×8電流源陣列時，本實施例還會額外增加一個固定啟用的電流源，因此會使用到65個電流源來實現8×8電流源陣列，而非64個電流源。
參考圖1、圖6以及圖8A，本實施例以8×8的電流源陣列為範例。電流源模組140可例如包括如圖6所示的電流源C1_1~C8_8，並且電流源C1_1~C8_8的每一個例如可用於提供電流值I的電流輸出。控制信號CS可包括編碼陣列601的編碼資訊。本發明實施例可採用以下說明的邏輯方式，利用數位輸入信號Din所轉換的位元位置的編碼來選擇對應的電流源。如前所述，本實施例的數位輸入信號Din包括第一組編碼以及第二組編碼。第一組編碼與第二組編碼可利用二進制編碼呈現。為方便說明本實施例的圖8A至圖8D，在此將第一組編碼與第二組編碼分別轉換為橫列(row)上位元位置（如，位元位置D1至F1）的十進制編碼以及直行(column)上位元位置（如，位元位置D2至F2）的十進制編碼。
在此以圖8A作為本實施例的初始情形，第一組編碼與第二組編碼皆為二進制編碼”000”，因此無論是橫列上位元位置（如，位元位置D1至F1）還是直行上位元位置（如，位元位置D2至F2）的十進制編碼皆為”00000000”。第一組編碼中，橫列上位元位置D1為最低有效位(LSB)的”0”，且橫列上位元位置F1為最高有效位(MSB)的”0”。 第二組編碼中，直行上位元位置D2的首個位元為最低有效位(LSB)，且直行上位元位置F2表示為最高有效位(MSB)。
圖8B中第一組編碼（二進制編碼”001”）被轉換為十進制的”1”，因此橫列上位元位置（如，位元位置D1、D1-1、D1-2至F1）的十進制編碼為”10000000”，其中位元位置D1為最低有效位(LSB)的”1”且位元位置F1為最高有效位(MSB)的”0”。
另一方面，圖8B中第二組編碼（二進制編碼”011”）被轉換為十進制的”3”，因此直行上位元位置（如，位元位置D2至F2）的十進制編碼為”11100000”。位元位置D2的三個位元為”111”，且位元位置D2的首個位元為最低有效位(LSB)。位元位置F2表示為最高有效位(MSB)，且為”0”。
編碼陣列601中對於每一橫列上位元位置的編碼以及每一直行上位元位置的編碼用來對應所選擇的電流源。以圖8A為例，本實施例會先行確認橫列上位元位置的編碼，例如，依序確認位元位置D1、D1-1、D1-2至F1。當橫列上位元位置（如，位元位置D1）的編碼為”1”時，表示該位元位置D1相對應的直行上的所有電流源被致能(開啟)。例如，圖8A的位元位置D1至F1皆為”0”，因此圖8A編碼陣列601並無整個直行皆為”1”的情形。圖8B編碼陣列601中，與位元位置D1相對應的、編碼陣列601中第一個直行皆為”1”。
另一方面，當橫列上位元位置（如，位元位置D1-1）的編碼為首次出現的”0”時，表示該位元位置相對應的直行上的所有電流源會依照直行上位元位置（如，位元位置D2至F2）的編碼來使一部分的電流源被致能(開啟)，另一部分的電流源未被致能(未開啟)。請見圖8A編碼陣列601與位元位置D1相對應的直行，該直行所有的編碼與直行上位元位置（位元位置D2至F2）皆同為”0”。另一方面，請見圖8B編碼陣列601與位元位置D1-1相對應的直行，該直行中前三個編碼為”1”，該直行的其餘編碼為”0”，因此該直行的編碼與位元位置D2至F2的編碼完全相同。當橫列上位元位置（如，位元位置D1-2）的編碼為非首次出現的”0”時，與位元位置D1-2相對應的多個直行的編碼皆為”0”，則表示對應的電流源未被致能(未開啟)。因此，圖8A編碼陣列601呈現出所有的電流源皆不開啟，也就是圖4中電流源皆為禁能；圖8B編碼陣列601呈現8+3=11個需開啟的電流源，從而開啟共11組電流源。
本發明實施例便是利用前述邏輯方式來利用數位輸入信號Din所轉換的位元位置的編碼來選擇對應的電流源。應用本實施例可選擇性地判斷橫列上位元位置（如，位元位置D1、D1-1、D1-2）的編碼為首次、或第二次、或第X次出現的”0”而對應的直行的編碼來與位元位置D2至F2的編碼完全相同，從而實現本發明實施例，而不僅限前述邏輯方式。
回到本實施例，如圖8B所示，在第一週期中，假設亂數產生器120提供具有第一數值為“0”以及第二數值為“0”的亂數信號RNS至變更指示器130，並且變更指示器130可產生對應於數值(第一選擇起始數值)為“1”(十進制)以及對應於數值(第二選擇起始數值)為“1”(十進制)的指示信號SP。如前所述，當解碼器110接收到具有數值為“001”的第一組編碼(以二進制編碼為例)以及數值為“011”的第二組編碼(以二進制編碼為例)的數位輸入信號Din時，解碼器110的解碼電路111可對數位輸入信號Din進行解碼，以產生相應的解碼信號。由於需致能的總電流源個數為8+3=11個，如此一來，數位輸入信號Din的第一組編碼所對應的十進制數值為“1”以表示一行8個一組電流源的開啟，並且數位輸入信號Din的第二組編碼所對應的十進制數值為“3”以表示負責3組電流源的開啟。並且，由於指示信號SP的數值為“1”(第一選擇起始數值)以及“1”(第二選擇起始數值)，因此解碼器110可決定將第1行中第1-8列的全部8組電流源(例如電流源C1_1~C1_8)致能，並且決定將第2行中第1-3列的電流源致能，亦即，從第2行中第1個電流源開始選擇3個電流源(例如電流源C2_1~C2_3)來致能，而產生如圖8B所示在第一週期的期間內對應於編碼陣列601的控制信號CS。
對此，在本實施例中，對應於第一組編碼中橫列上位元位置D1的數值為“1”，代表第1行的第1~8個電流源(例如電流源C1_1~C1_8)將被致能而提供電流輸出。並且，對應於第二組編碼中直行上位元位置D2的數值為“111”，代表第2行的第1~3個電流源(例如電流源C2_1~C2_3)將被致能而提供電流輸出。如此一來，類比輸出信號Aout在第一週期的期間可例如具有11×I的電流值，且若合併加入的第65組固定開啟的電流源計算，則總電流值為11×I+I=12×I。
接著，參考圖1以及圖8C。如圖8C所示，在第二週期中，假設亂數產生器120提供具有第一數值為“0”以及第二數值為“1”的亂數信號RNS至變更指示器130，因此變更指示器130會產生對應於數值(第一選擇起始數值)為“1”(十進制)以及對應於數值(第二選擇起始數值)為“2”(十進制)的指示信號SP。當解碼器110接收到具有數值為“001”的第一組編碼以及數值為“011”的第二組編碼的數位輸入信號Din時，解碼器110的解碼電路111可對數位輸入信號Din進行解碼，以產生相應的解碼信號。在本實施例中，數位輸入信號Din的第一組編碼所對應的十進制數值為“1”以表示一整行8個一組電流源的開啟，並且數位輸入信號Din的第二組編碼所對應的十進制數值為“3”以表示3組電流源的開啟。並且，由於指示信號SP的數值為“1”(第一選擇起始數值)以及“2”(第二選擇起始數值)，因此解碼器110可決定第1行的全部電流源(例如電流源C1_1~C1_8)都被致能，並且從第2行第2列的電流源開始選擇3個電流源(例如電流源C2_2~C2_4)來致能(例如是由前述段機制而從第一組編碼中橫列上位元位置D1’的下個位元位置以及第二組編碼中直行上位元位置D2’所標示的對應電流源)，而產生如圖8C所示在第二週期的期間內對應於編碼陣列602的控制信號CS。
對此，在本實施例中，對應於第一組編碼中橫列上位元位置D1’的數值為“1”，且對應於第一組編碼中橫列上位元位置F1’的數值“0”則維持(keep)相同位置(因為亂數信號RNS的第一數值為“0”)，因此，代表第1行的第1~8個電流源(例如電流源C1_1~C1_8)將被致能而提供電流輸出。在本實施例中，對應於第二組編碼中直行上第2~4列位元位置D2’的數值為“1”，並且原先在第二組編碼中直行上第8列的位元位置的預設數值“0”(如圖8B位元位置F2)循環位移到圖8C的第二組編碼中直行上第1列的位元位置F2’ (因為亂數信號RNS的第二數值為“1”)。因此，代表第2行的第2~4個電流源(例如電流源C2_2~C2_4)將被致能而提供電流輸出。如此一來，類比輸出信號Aout在第二週期的期間可例如具有11×I的電流值，但由與圖8B相比為不同位置的電流源所提供，且若合併加入的第65組固定開啟的電流源計算，則總電流值為11×I+I=12×I。
或者，參考圖1以及圖8D。如圖8D所示，在第二週期中，假設亂數產生器120提供具有第一數值為“1”以及第二數值為“0”的亂數信號RNS至變更指示器130，並且變更指示器130可產生對應於數值(第一選擇起始數值)為“2”(十進制)以及對應於數值(第二選擇起始數值)為“1”(十進制)的指示信號SP。當解碼器110接收到具有數值為“001”的第一組編碼以及數值為“011”的第二組編碼的數位輸入信號Din時，解碼器110的解碼電路111可對數位輸入信號Din進行解碼，以產生相應的解碼信號。在本實施例中，數位輸入信號Din的第一組編碼所對應的十進制數值為“1”，以表示會有一整行8個一組電流源的開啟，並且數位輸入信號Din的第二組編碼所對應的十進制數值為“3”以表示3組電流源的開啟。並且，由於指示信號SP的數值為“2”(第一選擇起始數值)以及“1”(第二選擇起始數值)，因此解碼器110可決定第2行的全部電流源(例如電流源C2_1~C2_8)都被致能，並且第3行中第1至3列的電流元被控制致能，亦即，第3行中從第1個電流源開始選擇3個電流源(例如電流源C3_1~C3_3)來致能，而產生如圖8D所示在第二週期的期間內對應於編碼陣列603的控制信號CS。
對此，在本實施例中，對應於第一組編碼中橫列上第2行位元位置D1”的數值為“1”，原先在第一組編碼中橫列上第8行的位元位置的預設數值“0”(如圖8A位元位置F1)循環位移到圖8D的第一組編碼中橫列上第1行的位元位置F1” (因為亂數信號RNS的第一數值為“1”)。因此，代表第2行的第1~8個電流源(例如電流源C2_1~C2_8)將被致能而提供電流輸出。並且，對應於第二組編碼中直行上第1~3列的位元位置D2”的數值皆為“1”，且對應於第二組編碼中直行上位元位置F2”的數值“0”則維持(keep)相同位置(因為亂數信號RNS的第二數值為“0”)，因此，代表第3行的第1~3個電流源(例如電流源C3_1~C3_3)將被致能而提供電流輸出。如此一來，類比輸出信號Aout在第二週期的期間可例如具有11I的電流值，但由與圖8B、圖8C相比為不同位置的電流源所提供，且若合併加入的第65組固定開啟的電流源計算，則總電流值為11×I+I=12×I。
綜上所述，本發明的數位至類比轉換器及其操作方法可透過變更指示器利用亂數信號產生指示信號，並且可透過解碼器可根據數位輸入信號以及指示信號產生對應控制信號，以隨時間(操作週期)變化的隨機性位移選擇方式來致能多個電流源的至少其中之一。因此，本發明的數位至類比轉換器所產生的類比輸出信號可具有較佳的積分非線性度以及無雜散動態範圍的表現。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:數位至類比轉換器
110:解碼器
111:解碼電路
112:控制電路
120:亂數產生器
130:變更指示器
131_1~131_P:D型正反器
140:電流源模組
310-1~310-8:位移暫存器
320:邏輯閘
510、520:箭頭
601~603:編碼陣列
610:邏輯電路
620-1~620-8:多工器
810:虛擬位元
Din:數位輸入信號
D1~D7:位移暫存器的輸出端
CS:控制信號
CLK:時脈訊號
RNS:亂數信號
SP:指示信號
Aout:類比輸出信號
S210~S250:步驟
CK:時脈輸入端
RE:重置端
IN:輸入端
OUT:輸出端
RS:重置信號
EN_1~EN_P、EN_1~EN_8:輸出信號
T11~T14:時段
T1~T6:週期
D1、D1-1、D1-2、D1’、D1”、D2、D2’、D2”、F1、F1’、F1”、F2、F2’、F2”:位元位置
C1_1~C1_N、C2_1~C2_N、CM_1~CM_N:電流源
圖1是本發明的一實施例的數位至類比轉換器的電路示意圖。 圖2是本發明的一實施例的數位至類比轉換器的操作方法的流程圖。 圖3是本發明一實施例的亂數產生器的電路示意圖。 圖4是本發明的一實施例的變更指示器的電路示意圖。 圖5是圖4中亂數信號以及變更指示器所產生的輸出信號的波形示意圖。 圖6是本發明的一實施例的解碼器以及電流源模組的電路示意圖。 圖7A是本發明的一實施例的數位至類比轉換器的操作範例圖。 圖7B是本發明的另一實施例的數位至類比轉換器的操作範例圖。 圖8A至圖8D是本發明的一實施例的控制信號的操作範例圖。
100:數位至類比轉換器
110:解碼器
120:亂數產生器
130:變更指示器
140:電流源模組
Din:數位輸入信號
CS:控制信號
RNS:亂數信號
SP:指示信號
Aout:類比輸出信號

Claims (22)

  1. 一種數位至類比轉換器，包括：一電流源模組；一解碼器，耦接該電流源模組，並且接收一數位輸入信號；一變更指示器，耦接該解碼器，並且提供一指示信號至該解碼器；以及一亂數產生器，耦接該變更指示器，並且提供一亂數信號至該變更指示器，其中該變更指示器根據該亂數信號產生該指示信號，並且該解碼器根據該數位輸入信號以及該指示信號產生一控制信號至該電流源模組，以使該電流源模組根據該控制信號產生對應於該數位輸入信號的一類比輸出信號，該變更指示器還在該指示信號增加一虛擬位元，該虛擬位元位於該數位輸入信號的編碼所指位元位置的前一個位元，且該虛擬位元設定為數值0。
  2. 如請求項1所述的數位至類比轉換器，其中該電流源模組包括多個電流源，並且該些電流源依序設置，其中該解碼器根據該數位輸入信號的編碼所對應的數值來決定一電流源致能數量，並且該解碼器根據該指示信號的一選擇起始數值來決定該些電流源的其中之一作為一起始選擇對象，並根據該電流源致能數量來決定是否從該起始選擇對象依序選擇其他電流源，以使該些電流源的至少其中之一被致能而提供電流輸出。
  3. 如請求項2所述的數位至類比轉換器，其中該變更指示器根據該亂數信號決定該指示信號的該選擇起始數值是否維持與前一週期的選擇起始數值相同，或與該前一週期的選擇起始數值不同。
  4. 如請求項3所述的數位至類比轉換器，其中當該變更指示器根據該亂數信號決定該指示信號的該選擇起始數值與該前一週期的選擇起始數值不同時，該選擇起始數值為該前一週期的選擇起始數值加1的結果。
  5. 如請求項2所述的數位至類比轉換器，其中該些電流源形成1×M的電流源陣列，M為正整數。
  6. 如請求項2所述的數位至類比轉換器，其中該些電流源形成N×M的電流源陣列，M與N為正整數。
  7. 如請求項2所述的數位至類比轉換器，其中該數位輸入信號包括多組編碼，其中該解碼器根據該數位輸入信號的該多組編碼所分別對應的數值來決定該電流源陣列的多個維度分別的一電流致能數量。
  8. 如請求項2所述的數位至類比轉換器，其中該指示信號包括多個選擇起始數值，其中該解碼器根據該些選擇起始數值來分別決定該電流源陣列的多個維度的其中之一維作為一起始選擇對象。
  9. 如請求項8所述的數位至類比轉換器，其中該亂數信號包括多個數值， 其中該變更指示器根據該些數值分別決定該指示信號的該些選擇起始數值是否維持與前一週期的選擇起始數值相同，或與該前一週期的選擇起始數值不同。
  10. 如請求項1所述的數位至類比轉換器，其中該亂數產生器包括：多個位移暫存器；以及一邏輯閘，其中該些位移暫存器相互以串連方式排列，該邏輯閘將該些位移暫存器中的一部分的輸出端回饋傳回到該些位移暫存器中做為該些位移暫存器的第一級的輸入端，其中該些位移暫存器的最末級的輸出端提供所述亂數信號，所述亂數訊號為1位元訊號。
  11. 如請求項1所述的數位至類比轉換器，其中該變更指示器包括依序排列的多個D型正反器，其中該些D型正反器各別的一輸入端耦接對應的前一級的D型正反器的輸出端，該些D型正反器各別的一時脈輸入端接收該亂數信號，該些D型正反器的第一級的一設定端接收一重置信號，並且該些D型正反器的其他級的各別的一重置端接收該重置信號。
  12. 一種數位至類比轉換器的操作方法，包括：通過一亂數產生器提供一亂數信號；通過一變更指示器根據該亂數信號產生一指示信號； 通過一解碼器接收一數位輸入信號以及該指示信號；通過該解碼器根據該數位輸入信號以及該指示信號產生一控制信號至一電流源模組；以及通過該電流源模組根據該控制信號產生對應於該數位輸入信號的一類比輸出信號，其中通過該解碼器根據該數位輸入信號以及該指示信號產生該控制信號至該電流源模組的步驟包括：在該指示信號增加一虛擬位元，該虛擬位元位於該數位輸入信號的編碼所指位元位置的前一個位元，且該虛擬位元設定為數值0。
  13. 如請求項12所述的操作方法，其中該電流源模組包括多個電流源，並且該些電流源依序設置，其中產生該控制信號的步驟包括：通過該解碼器根據該數位輸入信號的編碼所對應的數值來決定一電流源致能數量；通過該解碼器根據該指示信號的一選擇起始數值來決定該些電流源的其中之一作為一起始選擇對象；以及通過該解碼器根據該電流源致能數量來決定是否從該起始選擇對象依序選擇其他電流源，以使該些電流源的至少其中之一被致能而提供電流輸出。
  14. 如請求項13所述的操作方法，其中該變更指示器根據該亂數信號決定該指示信號的該選擇起始數值是否維持與前 一週期的選擇起始數值相同，或與該前一週期的選擇起始數值不同。
  15. 如請求項14所述的操作方法，其中當該變更指示器根據該亂數信號決定該指示信號的該選擇起始數值與該前一週期的選擇起始數值不同時，該選擇起始數值為該前一週期的選擇起始數值加1的結果。
  16. 如請求項13所述的操作方法，其中該些電流源形成1×M的電流源陣列，M為正整數。
  17. 如請求項13所述的操作方法，其中該些電流源形成N×M的電流源陣列，M與N為正整數。
  18. 如請求項13所述的操作方法，其中該數位輸入信號包括多組編碼，並且產生該控制信號的步驟還包括：通過該解碼器根據該數位輸入信號的該多組編碼所分別對應的數值來決定該電流源陣列的多個維度分別的一電流致能數量。
  19. 如請求項13所述的操作方法，其中該指示信號包括多個選擇起始數值，並且產生該控制信號的步驟還包括：通過該解碼器根據該些選擇起始數值來分別決定該電流源陣列的多個維度的其中之一維作為一起始選擇對象。
  20. 如請求項19所述的操作方法，其中該亂數信號包括多個數值，其中該變更指示器根據該些數值分別決定該指示信號的該些選擇起始數值是否維持與前一週期的選擇起始數值相同，或與該 前一週期的選擇起始數值不同。
  21. 如請求項12所述的操作方法，其中該亂數產生器包括：多個位移暫存器；以及一邏輯閘，其中該些位移暫存器相互以串連方式排列，該邏輯閘將該些位移暫存器中的一部分的輸出端回饋傳回到該些位移暫存器中做為該些位移暫存器的第一級的輸入端，其中該些位移暫存器的最末級的輸出端提供所述亂數信號，所述亂數訊號為1位元訊號。
  22. 如請求項12所述的操作方法，其中該變更指示器包括依序排列的多個D型正反器，並且產生該指示信號的步驟包括：通過該些D型正反器各別的一輸入端耦接對應的前一級的D型正反器的輸出端；通過該些D型正反器各別的一時脈輸入端接收該亂數信號；以及通過該些D型正反器的第一級的一設定端接收一重置信號，並且通過該些D型正反器的其他級的各別的一重置端接收該重置信號。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7126519B1 (en) * 2005-09-30 2006-10-24 Teradyne, Inc. Low-spur low-distortion digital-to-analog converter
US10965299B1 (en) * 2019-11-11 2021-03-30 Samsung Electronics Co., Ltd. Digital-to-analog converter and electronic system including the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013201671A (ja) 2012-03-26 2013-10-03 Kyushu Institute Of Technology 電流源マトリックス型ｄａコンバータ
JP6880905B2 (ja) 2017-03-28 2021-06-02 セイコーエプソン株式会社 回路装置、物理量測定装置、電子機器及び移動体

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7126519B1 (en) * 2005-09-30 2006-10-24 Teradyne, Inc. Low-spur low-distortion digital-to-analog converter
US10965299B1 (en) * 2019-11-11 2021-03-30 Samsung Electronics Co., Ltd. Digital-to-analog converter and electronic system including the same

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