KR0147327B1 - 무상관 자기 합산 난수 발생 장치 - Google Patents
무상관 자기 합산 난수 발생 장치Info
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Abstract
본 발명은 무상관 자기 합산 난수 발생 장치에 관한 것으로, 한 개의 선형 쉬프트 레지스터를 사용하여 안전하고 구현이 용이하며, 디지털로 변환된 음성 정보의 보호 및 임의의 디지털 정보를 효과적으로 보호할 수 있는 무상관 자기 합산 난수 발생 장치를 제공하기 위하여, 다단의 쉬프트 레지스터의 임의의 단을 배타적 논리합(Exclusive-or)하여 구성한 선형 쉬프트 레지스터; 상기 다단의 쉬프트 레지스터의 임의의 단을 무작위로 선택하여 임의의 논리 계산을 하는 다수의 부울회로; 상기 다수의 부울 회로의 출력중 임의의 출력과 선행 단계의 캐리를 입력받아 전가산하는 전가산 수단; 상기 전가산 수단의 캐리를 입력받아 저장한 후에 다음 단계에 상기 전가산 수단으로 출력하는 저장 수단; 및 상기 전가산 수단의 출력과 상기 다수의 부울 회로의 출력중 임의의 출력을 배타적 논리합하여 무상관 자기 합산 난수를 외부로 출력하는 배타적 논리합 연산 수단을 포함하여, 디지털로 변환된 음성 신호 및 임의의 디지털 정보를 보호하고, 특히 구현이 용이하여 칩으로 개발시 실현의 복잡도가 매우 적으며, 개발되는 칩의 크기를 줄일 수 있으므로 무전기 및 휴대폰 등과 같은 소형 통신 시스템의 정보 보호용으로 사용할 수 있는 효과가 있다.
Description
제1도는 본 발명이 적용되는 통신 시스템의 구성예시도.
제2도는 본 발명에 따른 무상관 자기 합산 난수 발생 장치의 일실시예 구성도.
제3도는 본 발명의 무상관 자기 합산 난수 발생 장치의 동작 방법에 대한 일실시예 흐름도.
제4도는 본 발명에 따른 11단 쉬프트 레지스터를 사용한 무상관 자기 합산 난수 발생 장치의 구성예시도.
제5도는 본 발명에 따른 마스크 코드를 사용한 무상관 자기 합산 난수 발생 장치의 구성예시도.
제6도는 본 발명에 따른 마스크 코드에 의하여 이진 비트를 생성하는 마스크 과정에 대한 예시도.
제7도는 전가산기의 구성예시도.
제8도는 종래의 2개의 선형 쉬프트 레지스터와 전가산기를 이용한 이진 수열 발생 장치의 구성도.
* 도면의 주요부분에 대한 부호의 설명
202 : n단 쉬프트 레지스터 203 : n단 선형 쉬프트 레지스터
207,208,209 : 부울회로 201,406 : 전가산기
211,407 : D 플립플롭(Flip/Flop)
212,404,405,408 : 배타적 논리합(Exclusive-or) 회로
402 : 11단 쉬프트 레지스터 403 : 11단 선형 쉬프트 레지스터
503 : 마스크 회로
본 발명은 무상관 자기 합산 난수 발생 장치에 관한 것이다.
일반적으로 종래에 알려진 이진 수열 발생 방법에서는 안전한 이진 수열을 생성하기 위하여 여러 개의 선형 쉬프트 레지스터를 비선형적인 복잡한 방법으로 결합하거나 하나의 선형 쉬프트 레지스터가 다른 선형 쉬프트 레지스터를 시각 제어하였다.
따라서, 실제 구현이 복잡한 문제점이 있었다.
또한, 영국의 루펠(Reuppel)은 제 8도에 도시된 바와 같이 제1 선형 쉬프트 레지스터(801)와 제2 선형 쉬프트 레지스터(802)의 2개 선형 쉬프트 레지스터를 전가산기(803)와 1비트 메모리(804)를 이용하여 결합하여 간단하게 이진 수열을 생성하는 방법을 제안하였다.
그러나, 이러한 종래의 방법에 의하여 생성되는 이진 수열은 전가산기 자체의 상관 특성으로 인하여 암호학적으로 안전하지 못한 수열로 판명되었으며, 또한 종래의 방법은 최소한 2개 이상의 선형 쉬프트 레지스터를 필요로 하는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 한 개의 선형 쉬프트 레지스터를 사용하여 안전하고 구현이 용이하며, 디지털로 변환된 음성 정보의 보호 및 임의의 디지털 정보를 효과적으로 보호할 수 있는 무상관 자기 합산 난수 발생 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는, 다단의 쉬프트 레지스터의 임의의 단을 배타적 논리합(Exclusive-or)하여 구성한 선형 쉬프트 레지스터; 상기 다단의 쉬프트 레지스터의 임의의 단을 무작위로 선택하여 임의의 논리 계산을 하는 다수의 부울회로; 상기 다수의 부울 회로의 출력중 임의의 출력과 선행 단계의 캐리를 입력받아 전가산하는 전가산 수단; 상기 전가산 수단의 캐리를 입력받아 저장한 후에 다음 단계에 상기 전가산 수단으로 출력하는 저장수단; 및 상기 전가산 수단의 출력과 상기 다수의 부울 회로의 출력중 임의의 출력을 배타적 논리합하여 무상관 자기 합산 난수를 외부로 출력하는 배타적 논리합 연산 수단을 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 장치는, 다단의 쉬프트 레지스터의 임의의 단을 배타적 논리합(Exclusive-or)하여 구성한 선형 쉬프트 레지스터; 상기 다단의 쉬프트 레지스터의 임의의 단을 무작위로 선택하여 배타적 논리합하는 제1 부울회로; 상기 다단의 쉬프트 레지스터의 임의의 단을 무작위로 선택하여 배타적 논리합하는 제2 부울회로; 상기 제1 부울회로와 상기 제2 부울회로의 출력과 선행 단계의 캐리를 입력받아 전가산하는 전가산 수단; 상기 전가산 수단의 캐리를 입력받아 저장한 후에 다음 단계에 상기 전가산 수단으로 출력하는 저장 수단; 및 상기 전가산 수단의 출력과 상기 다단의 쉬프트 레지스터의 임의의 단의 출력을 배타적 논리합하여 무상관 자기 합산 난수를 외부로 출력하는 배타적 논리합 연산 수단을 포함하는 것을 특징으로 한다.
또한, 본 발명의 또 다른 장치는, 다단의 쉬프트 레지스터의 임의의 단을 배타적 논리합(Exclusive-or)하여 구성한 선형 쉬프트 레지스터; 외부로부터 입력되는 다수의 마스크 코드에 따라 상기 다단의 쉬프트 레지스터의 임의의 단을 무작위로 선택하여 배타적 논리합하는 다수의 마스킹 수단; 상기 다수의 마스킹 수단의 출력중 임의의 출력과 선행 단계의 캐리를 입력받아 전가산하는 전가산 수단; 상기 전가산 수단의 캐리를 입력받아 저장한 후에 다음 단계에 상기 전가산 수단으로 출력하는 저장 수단; 및 상기 전가산 수단의 출력과 상기 다수의 마스킹 수단의 출력중 임의의 출력을 배타적 논리합하여 무상관 자기 합산 난수를 외부로 출력하는 배타적 논리합 연산 수단을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.
제 1도는 본 발명이 적용되는 통신 시스템의 구성예시도로서, 도면에 도시된 바와 같이 무전기 또는 휴태폰과 같은 음성 통신 시스템에서 제3자로부터 음성 정보를 보호하기 위하여 먼저 아날로그/디지털 변환기(101)에서 음성 신호를 디저털 신호로 변환하여 본 발명에서 제안된 무상관 자기 합산 난수 발생 장치(103)에서 생성된 이진 난수롤 배타적 논리합(Exclusive-or)시킨 다음 디지털/아날로그 변환기(102)에서 디저털 신호를 다시 아날로그 신호를 변환하여 부호화된 음성 신호를 유선 또는 무선의 전송로(104)를 통하여 전송한다. 이때, 수신측에서는 아날로그/디지털 변환기(105)에서 수신된 아날로그 신호를 디지털 신호로 다시 변환하여 무상관 자기 합산 난수 발생 장치(106)에서 생성된 수열로 배터적 논리합(Exclusive-or)시킨 다음에 다시 디지털/아날로그 변환기(107)에서 디지털 신호를 아날로그 신호로 변환하여 음성을 복호화한다.
제 2도는 n단 선형 쉬프트 레지스터를 이용하여 구성한 본 발명에 따른 무상관 자기 합산 난수 발생 장치의 일실시예 구성도이다.
먼저, n비트 초기값(201)에 의하여 n단 쉬프트 레지스터(202)를 초기화하고 n단 쉬프트 레지스터(202)에서 임의의 몇 개 단의 내용을 배타적 논리합(Exclusive-or)하여 n단의 선형 쉬프트 레지스터(203)를 구성한다.
이때, n단 쉬프트 레지스터(202)의 임의의 단의 내용은 제1 부울회로(207)의 입력(204)이 되고, 논리곱(AND), 논리합(OR), 부정논리곱(NAND), 부정논리합(NOR), 배타적 논리합(Exclusive0or) 등의 회로로 구성된 제1 부울회로(207)는 입력된 값을 1비트 x1로 변환시킨다. 제2 부울회로(208)와 제3 부울화로(209)도 제1 부울회로(207)와 같이 n단 쉬프트 레지스터(202)의 값을 입력(205, 206)받아 입력되는 값을 1비트 x2, x3으로 변환시키는 것은 동일하지만 논리곱(AND), 논리합(OR), 부정 논리곱(NAND), 부정논리합(NOR), 배타적 논리합(Exclusive-or) 등의 회로를 결합하는 방법은 서로 다르다.
서로 다른 제1, 제2 및 제3 부울회로(207, 208, 209)에 의하여 변환된 이진 수열 x1, x2, x3가 생성되면 생성된수열 x1, x2는 D 플립플롭(211)에 저장된 1비트 정보 c와 함께 전가산기(210)에 입력되고, 전가산기(210)는 이진 수열 y와 가산기의 캐리(carry)값 c를 계산한다. 그리고, 캐리(carry) 값 c는 D 플립플롭(211)에 다시 저장된다.
전가산기(210)에 의하여 생성된 y는 제3 부울회로(209)의 출력인 이진 수열 x3와 배타적 논리합(Exclusive-or)(212)되어 무상관 자기 합산 난수 발생 장치의 최종 출력 수열 z를 생성한다.
제 3도는 본 발명의 무상관 자기 합산 난수 발생 장치의 동작 방법에 대한 일실시예 흐름도이다.
먼저, 모든 값이 0이 되지 않도록 쉬프트 레지스터(202)를 초기화한 후에(301) 쉬프트 레지스터(202)로 구성된 선형 쉬프트 레지스터(203)를 동작시킨다(302).
쉬프트 레지스터(202)의 임의의 단의 내용을 입력받은 제1 부울회로(207), 제2 부울회로(208) 및 제3부울회로(209)는 각각 1비트씩 출력한다(303). 제1 부울회로(207)와 제2 부울회로(208)의 출력값을 전가산기(210)에 의하여 다시 1비트로 변환시킨 후에(304) 전가산기(210)의 출력값을 제3 부울회로(209)의 출력값과 배타적 논리합(Exclusive-or)하여 최종 난수를 출력한다(305).
이후, 연속적인 난수열을 계속 생성하기 위하여 선형 쉬프트 레지스터(203)를 동작시키는 과정부터 전가산기(210)의 출력값을 제3 부울회로(209)의 출력값과 배타적 논리합(Exclusive-or)하는 과정까지를 반복 수행한다.
제 4도는 11단 쉬프트 레지스터(402)를 사용하여 11단 선형 쉬프트 레지스터(403)를 구성하고 배타적 논리합(Exclusive-or) 회로만으로 제1 부울회로(404) 및 제2 부울회로(405)를 구성하여 구현한 무상관 자기 합산 난수 발생 장치의 일실시예 구성도이다.
먼저, 11단 쉬프트 레지스터(402)를 초기값(401)으로 초기화한다. 이때, 11단 쉬프트 레지스터(402)의 0번째 단을 s0, 1번째 단을 s1, 2번째 단을 s2, 3번째 단을 s3, 4번째 단을 s4, 5번째 단을 s5, 6번째 단을 s6, 7번째 단을 s7, 8번째 단을 s8, 9번째 단을 s9, 10번째 단을 s10이라 하자. 이 경우에 11단 선형 귀프트 레지스터(403)는 도면에 도시된 바와 같이 2번째 단 s2, 5번째 단 s5, 8번째 단 s8을 배타적 논리합(Exclusive-or)한 후에 11단 쉬프트 레지스터(402)를 오른쪽으로 1비트 쉬프트한 다음에 앞에서 계산한 s2, s5, s8의 배타적 논리합(Exclusive-or) 값을 10번째 단 s10의 새로운 값으로 입력하는 과정으로 동작하게 된다.
이와 같은 과정을 반복적으로 수행하면 쉬프트 레지스터(402)의 각 단의 내용은 매우 큰 주기를 갖고 랜덤하게 변환다. 쉬프트 레지스터(402)를 이용하여 선형 쉬프트 레지스터(403)를 구성하는 방법은 각 단의 내용중 어느 단의 내용을 배타적 논리합(Exclusive-or)으로 결합할 것인가에 따라 무수히 많이 존재한다. 제 4도에서는 11단 쉬프트 레지스터(402)를 이용한 선형 쉬프트 레지스터(403)의 구성 방법 중 하나의 예를 제시하였다.
이제 11단 쉬프트 레지스터(402)의 5번째 단 s5, 9번째 단 s9를 배타적 논리합(Exclusive-or)(404)하여 그 결과를 x1이라 하고, 2번째 단 s2, 4번째 단 s4, 7번째 단 s7을 배타적 논리합(Exclusive-or)(405)하여 그 결과를 x2라 하고, 0번째 단 s0에서 출력된 값을 x3로 한다. x1, x2와 1비트 D 플립플롭(407)에 저장된 캐리값 c는 전가산기(406)에 입력되고, 전가산기9406)는 입력된 x1, x2, c에 의하여 y값과 새로운 캐리 c값을 계산한다. 이때, 새로운 캐리 c값은 D 플립플롭(407)에 다시 저장되어 다음 수열 생성에 사용된다. 전가산기(406)에 의하여 생성된 y값은 x3값과 배타적 논리합(Exclusive-or)(408)되어 최종 이진 난수 z를 생성한다.
제 5도는 x1, x3를 생성할 때 쉬프트 레지스터의 11개 단중 어떤 단을 배타적 논리합(Exclusive-or)으로 결합할 것인지를 마스크 코드라는 외부 변수에 의하여 선택할 수 있도록 하여 필요에 따라 다양한 변화를 갖는 선형 쉬프트 레지스터를 구현한 무상관 자기 합산 난수 발생 장치의 일실시예 구성도이다.
이 경우에 마스크 코드 MC1(501)은 x1을 생성할 때 배타적 논리합(Exclusive-or)으로 결합되는 쉬프트 레지스터의 단을 결정하며, 마스크 코드 MC2(502)는 x2를 생성할 때 배타적 논리합(Exclusive-or)으로 결합하는 쉬프트 레지스터의 단을 결정한다. 이때, 마스크 코드 값에 의하여 쉬프트 레지스터의 단을 결정하는 회로는 후술하는 제 6도에서 자세히 설명한다.
마스크 코드의 변화에 따라 생성되는 난수열을 변화시킬 수 있으므로 본 발명이 음성이나 기타 데이터를 보호할 목적으로 사용시 키 변수로 사용될 수 있다.
제 6도는 11개 쉬프트 레지스터(602)를 마스크 코드(601)에 의하여 마스킹 하는 과정을 11개의 논리곱 회로(AND)(603)와 11개의 배타적 논리합 회로(Exclusive-or)(604)에 의하여 구성한 회로도이다.
먼저, 쉬프트 레지스터(602)의 각 단을 s0, s1, s2, s3, s4, s5, s6, s7, s8, s9, s10이라 하고, 마스크 코드(601)의 이진 표현을 a0, a1, a2, a3, a4, a5, a6, a7, a8, a9, a10이라 하면 마스킹 과정에 의하여 생성되는 x는 다음과 같은 산숙적인 관계를 갖는다.
(a mod 2는 a를 2로 나눈 나머지 값을 의미하므로 x는 0 또는 1이다.)
상기 제 4도의 x1 값은 마스크 코드의 값이 a0 = 0, a1 = 0, a2 = 0, a3 = 0, a4 = 0, a5 = 1, a6 = 0, a7 = 0, a8 = 0, a9 = 1, a10 = 0인 경우이다.
제 7도는 전가산기의 구성예시도이다.
전가산기는 2개의 배타적 논리합 게이트(Exclusive-or gate)(701), 2개의 논리곱 게이트(AND gate)(702), 1개의 논리합(OR gate)(703) 및 1개의 D 플립플롭(704)으로 구성된다. 전가산기에 의하여 y를 생성하는 방법은 다음과 같다.
먼저, 가산기에 입력되는 x1, x2와 D 플립플롭(704)에 기 저장되어 있는 값을 c1으로하여 회로 구성도에 의하여 다음과 같은 관계식을 갖는 y와 c2 값이 생성된다.
이후, 생성된 c2 값은 다시 D 플립플롭(704)에 저장된다.
상기와 같은 본 발명은, 디지털로 변환된 음성 신호 및 임의의 디지털 정보를 보호하고, 특히 구현이 용이하여 칩으로 개발시 실현의 복잡도가 매우 적으며, 개발되는 점의 크기를 줄일 수 있으므로 무전기 및 휴대폰등과 같은 소형 통신 시스템의 정보 보호용으로 사용할 수 있는 효과가 있다.
Claims (3)
- 다단의 쉬프트 레지스터의 임의 단을 배타적 논리합(Exclusive-or)하여 구성한 선형 쉬프트 레지스터; 상기 다단의 쉬프트 레지스터의 임의의 단을 무작위로 선택하여 임의의 논리 계산을 하는 다수의 부울회로; 상기 다수의 부울 회로의 출력중 임의의 출력과 선행 단게의 캐리를 입력받아 전가산하는 전가산 수단; 상기 전가산 수단의 캐리를 입력받아 저장한 후에 다음 단계에 상기 전가산 수단으로 출력하는 저장 수단; 및 상기 전가산 수단의 출력과 상기 다수의 부울 회로의 출력중 임의의 출력을 배타적 논리합하여 무상관 자기 합산 난수를 외부로 출력하는 배타적 논리합 연산 수단을 포함하는 무상관 자기 합산 난수 발생 장치.
- 다단의 쉬프트 레지스터의 임의의 단을 배타적 논리합(Exclusive-or)하여 구성한 선형 쉬프트 레지스터; 상기 다단의 쉬프트 레지스터의 임의의 단을 무작위로 선택하여 배타적 논리합하는 제1 부울회로; 상기 다단의 쉬프트 레지스터의 임의의 단을 무작위로 선택하여 배타적 논리합하는 제2 부울회로; 상기 제1 부울회로와 상기 제2 부울회로의 출력과 선행 단계의 캐리를 입력받아 전가산하는 전가산 수단; 상기 전가산 수단의 캐리를 입력받아 저장한 후에 다음 단계에 상기 전가산 수단으로 출력하는 저장 수단; 및 상기 전가산 수단의 출력과 상기 다단의 쉬프트 레지스터의 임의의 단을 출력을 배타적 논리합하여 무상관 자기 합산 난수를 외부로 출력하는 배타적 논리합 연산 수단을 포함하는 무상관 자기 합산 난수 발생 장치.
- 다단의 쉬프트 레지스터의 임의의 단을 배타적 논리합(Exclusive-or)하여 구성한 선형 쉬프트 레지스터; 외부로부터 입력되는 다수의 마스크 코드에 따라 상기 다단의 쉬프트 레지스터의 임의의 단을 무작위로 선택하여 배타적 논리합하는 다수의 마스킹 수단; 상기 다수의 마스킹 수단의 출력중 임의의 출력과 선행 단계의 캐리를 입력받아 전가산하는 전가산 수단; 상기 전가산 수단의 캐리를 입력받아 저장한 후에 다음 단계에 상기 전가산 수단으로 출력하는 저장 수단; 및 상기 전가산 수단의 출력과 상기 다수의 마스킹 수단의 출력중 임의의 출력을 배타적 논리합하여 무상관 자기 합산 난수를 외부로 출력하는 배타적 논리합 연산 수단을 포함하는 무상관 자기 합산 난수 발생 장치.
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|---|---|---|---|
| KR1019940031852A KR0147327B1 (ko) | 1994-11-29 | 1994-11-29 | 무상관 자기 합산 난수 발생 장치 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019940031852A KR0147327B1 (ko) | 1994-11-29 | 1994-11-29 | 무상관 자기 합산 난수 발생 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960018954A KR960018954A (ko) | 1996-06-17 |
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| KR1019940031852A KR0147327B1 (ko) | 1994-11-29 | 1994-11-29 | 무상관 자기 합산 난수 발생 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0147327B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003014915A1 (en) * | 2001-08-11 | 2003-02-20 | Cemtlomedia Co., Ltd | Method for generating nonlinear correction immune function having multi-bit outputs and apparatus using the same |
-
1994
- 1994-11-29 KR KR1019940031852A patent/KR0147327B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003014915A1 (en) * | 2001-08-11 | 2003-02-20 | Cemtlomedia Co., Ltd | Method for generating nonlinear correction immune function having multi-bit outputs and apparatus using the same |
Also Published As
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|---|---|
| KR960018954A (ko) | 1996-06-17 |
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