CN107634762A - 随机时钟域到固定时钟域之间的数据切换 - Google Patents

随机时钟域到固定时钟域之间的数据切换 Download PDF

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Abstract

本公开涉及随机时钟域到固定时钟域之间的数据切换。具有M个ADC的时间交织模数转换器(ADC)可以将采样速度与仅一个ADC的采样速度相比提高几倍。某些时间交织的ADC随机采样模数输入信号的M个ADC的顺序，以提高动态性能。随机化使得M个ADC的输出数据在随机的时刻有效。当使用固定时钟的上升沿对输出数据进行采样时，输出数据可以在上升沿之前的短时间内有效，或仅在上升沿之后的短时间内有效。因此，准备或保持时间可能很短。为了解决这个问题，使用关于ADC随机选择的信息来控制在固定时钟域中发生的采样，并且避免短的准备或保持时间。

Description

随机时钟域到固定时钟域之间的数据切换
技术领域
本发明涉及集成电路领域，特别是随机时钟域和固定时钟域之间的数据切换。
背景技术
在许多电子应用中，模数转换器(ADC)将模拟输入信号转换为数字输出信号，例如，用于进一步数字信号处理或使用数字电子技术予以存储。广义地说，ADC可以转换表征现实世界现象的模拟电信号，例如光、声音、温度、电磁波或压力用于数据处理。例如，在测量系统中，传感器测量并且产生模拟信号。然后将模拟信号作为输入提供给模数转换器(ADC)以产生用于进一步处理的数字输出信号。在另一个实例中，发射机在空中利用电磁波产生模拟信号传输信息或者通过电缆传输信息。然后将模拟信号作为输入提供给接收器处的ADC以产生数字输出信号，例如使用数字电子技术进一步处理。
由于ADC在许多应用中的广泛适用性，可以在例如宽带通信系统、音频系统、接收机系统等的地方发现ADC。设计ADC不是一项简单的任务，因为每个应用在性能、功耗、成本和尺寸方面可能有不同的需求。ADC用于广泛的应用范围，包括通信、能源、医疗、仪表和测量、发动机和电源控制、工业自动化和航空/国防。随着需要ADC应用的增长，快速且准确的转换需求也随之增长。设计ADC，包括设计适当的时钟方案，是一项复杂且具有挑战性的任务。
附图说明
为了提供本发明及其特点和优势更全面的理解，参考下列描述，结合附图，其中相同的数字代表相同的部分，其中：
图1示出了具有M个ADC的示例性时间交织的ADC；
图2示出了具有随机时钟域和固定时钟域的示例性系统；
图3A-3B示出了从随机时钟域转换到固定时钟域时短的准备时间和短的保持时间；
图4A-4B示出了根据本发明的一些实施例，用于避免从随机时钟域转换到固定时钟域的短的准备时间和短的保持时间的解决方案；
图5示出了根据本发明的一些实施例，其中采样由选择码控制的示例性随机时间交织ADC；
图6是根据本发明的一些实施例，示出了用于避免高速数据切换方法的流程图；
图7示出根据本发明的一些实施例，实现用于避免高速数据切换的解决方案的示例性系统；
图8-11示出了根据本发明的一些实施例，实现用于避免数据高速切换的解决方案的示例性数字电路。
具体实施方式
综述
具有M个ADC(有时在本文称为“子ADC”)时间交织的模数转换器(ADC)与仅一个ADC的采样速度相比可以提高数倍的采样速度。某些时间交替的ADC(所谓的随机时间交织的ADC)随机化采样模数输入信号的M个ADC的次序，以提高动态性能。随机化使得M个ADC的输出数据在随机的时刻上有效。当使用固定时钟的上升沿对输出数据进行采样时，输出数据可以在上升沿之前、上升沿时、上升沿之后的短时间内有效。因此，准备或保持时间可能很短。为了解决这个问题，使用ADC随机选择的信息来控制固定时钟域内发生的采样并且避免短的准备或保持时间。
模数转换器的基本原理
模数转换器(ADC)是将模拟信号携带的连续物理量转换为表示这个量的幅度的数字输出(或者携带该数字的数字信号)的电子设备。ADC可以通过以下应用需求进行定义：其带宽(能够正确地转换成数字信号的模拟信号的频率范围)及其分辨率(能够在数字信号中被分解且表征的最大模拟信号的离散程度的值)。ADC还具有用于量化ADC动态性能的各种规格，包括信号-噪声及失真比SINAD、有效位数ENOB、信噪比SNR、总谐波失真THD，总谐波失真加噪声THD+N和无杂散动态范围SFDR。ADC具有许多不同的设计，可以根据应用需求和规格进行选择。
理解时间交织ADC
交织是用于增加ADC的采样率的技术。许多(低速)ADC可以并行使用，对模拟输入一个接一个地采样(以时间交错的方式)。使用合适的时钟来控制ADC可以大大提高有效的组合ADC采样率。图1示出了具有M个ADC的示例性时间交织的ADC，如ADC_0至ADC_M-1(在本文中有时称为子ADC)所示。使用合适的时钟，M个子ADC一起可以提供非常高的采样率。可以使用时钟模块102提供合适的时钟以产生时钟信号或具有不同相位选择信号q0、q1、……qM-1，以选择M个ADC之一对给定周期的模拟输入信号进行采样并且将模拟输入信号转换为数字输出。换而言之，时钟模块102可以产生触发时间交织的模数转换器中的M个ADC以顺序方式和时间交织的方式对模拟输入信号vin进行采样的选择信号。M可以大于或等于2。M个ADC依次分别对输入信号进行采样，并且产生相应的数字输出Dout0、Dout1、……DoutM-1，然后由数字模块104将其组合以产生数字输出Dout。在一个示例中，M个ADC可以以循环方式或顺序方式运作，其中M个ADC以固定顺序或顺序方式对输入进行采样。
虽然时间交织通常用于提高ADC的采样率，但是当时间交织子ADC失配时，时间交织可能引入新的误差(即偏移/增益/定时)。具体来说，上述顺序交织的类型遭受M个ADC之间的任何失配以及误差校准之后的误差将在ADC输出频谱(例如，通过快速傅里叶变换产生的频谱)暴露的性质。例如具有大量集中能量含量的离散频率箱中的杂散。这些杂散对于许多应用来说可能是不期望的，并且可以显著影响时间交织的ADC的动态性能。为了解决这个问题，时间交织的ADC可以以伪随机方式运作，使得失配误差被“平均化”。结果是，前面提到的杂散可以“分散在本底噪声”。随机化的时间交织的ADC随机(例如“置乱”)交织ADC的采样模式可以将散布误差的固定模式(纯音或杂散)到色噪声，从而改善SFDR。数字“追踪—选择”功能是基于先前的选择和一组约束(例如对于8路交错，转换器能够最多每五次采样样本，由于特定的子ADC在被选中后仍然保持“忙碌的转换器能够最多每五次采样”的固有时间。)用于选择子ADC以采样模拟输入。
为了实现伪随机的时间交织采样，可以随机选择空闲或准备采样的ADC中的一个(通常一个或多个ADC将忙于采样/执行模拟输入的转换)可以使用时钟模块102随机地选择以作为用于采样给定周期的模拟输入信号并且将模拟输入信号转换成输入输出的ADC。换而言之，时钟模块102可以产生选择信号q0、q1、……qM-1，以时间交错和伪随机方式,全ADC时钟频率运作以触发采样。当给定的ADC被选中时，它不能在一个特定(固定)的周期数之后立即被选择，因为通常在给定ADC可以空闲再次采样模拟输入信号之前，它需要超过一个周期来执行至少部分转换。剩余ADC选择(准备再次采样或空闲)随机选择。这种选择实现伪随机。ADC选择序列或ADC采样模拟输入并且产生数字输出的序列可以随机化，或至少伪随机化。随机时间交替ADC可以具有三个或更多ADC(即M大于或等于三)。基于此序列，时钟模块102产生合适的时钟/选择信号q0、q1、...qM-1，以使M个ADC根据伪随机序列，以伪随机序列方式采样模拟信号vin并且产生数字输出Dout1、Dout2、Dout3。可以向数字模块104提供选择信号或序列信息以确保数字模块104可以根据伪随机序列组合数字输出Dout1、Dout2、Dout3。
在一些实施例中，时间交替ADC具有参考ADC，ADC_R将交错错误的校准增加到ADC帮助。参考ADC可以通过选择信号qref(直接)对模拟输入vin进行采样并且参考ADC生成数字输出Dout_ref。通常，参考ADC的分辨率较低(非常嘈杂)。有时，当子ADC取样时，参考ADC也大体上同时与主ADC一起并行地采样(或者在主ADC取样时的固定时间增量时)。在主ADC具有以伪随机序列运作的多个时间交织的子ADC(即，时间交替的子ADC随机采样模拟输入)的实施例中，参考ADC可以是随机采样模拟输入。随机采样参考ADC意味着(瞬时或任何给定)采样周期可以变化或可以随机使得采样频率在多个频率或频率范围内分布。有利的是，具有随机采样参考ADC可以避免系统内周期性而引起的校准问题。在某些情况下，参考ADC具有比主ADC有效采样速率(例如，时间交替的子ADC的有效速率)较慢的最大采样率。参考ADC的采样率可能更接近时间交织ADC中的一个的采样率。当主ADC中的一个子ADC采样时，参考ADC不一定会随着正在采样的ADC采样，因为参考ADC的采样率比此时间交错子ADC的有效速率慢。然而，随着时间的推移，预计参考ADC将与主ADC中的每个子ADC采样的次数基本相同。当参考ADC被选择来对模拟输入进行采样时，可以基本上与另一个选定的子ADC一起采样模拟输入。
具有固定时钟域的随机时钟域接口
时钟方案是与高速交错ADC的随机采样相关的一个问题。在模拟域中，典型地随机跟踪选择信号，这里通常被称为选择信号(例如，qref、q0、q1、……qM-1)或随机时钟以全ADC的时钟频率被流水化并且作为选择子ADC或参考ADC的随机时钟以采样模拟输入。子ADC中的一个将通过选择信号对整个ADC时钟频率的每个周期进行采样并且相应地生成数字输出。如果全ADC时钟频率为10GHz，那么子ADC的其中一个将在全ADC时钟频率的每个周期采样模拟输入。如果使用参考ADC，则参考ADC可以对其中一个子ADC采样模拟输入。不幸的是，由于随机时钟必须在整个数字版图中进行布线和管道，所以在数字域中很难为高速时钟频率重现随机时钟。避免在数字域中重现随机时钟的一种方法是将数据从模拟“随机时钟域”中的数据切换到“固定时钟域”。图2示出了具有随机时钟域和固定时钟域的示例性系统。在随机时钟域侧，电路202可以使用随机选择时钟运作，例如随机选择信号“q(随机选择)”表示，例如，在全ADC时钟频率下运行。电路202包括ADC，例如子ADC或参考ADC。在固定时钟域侧，电路204可以使用由“CLK_FIXED”表示的固定时钟运作，例如以其中一个子ADC的速率运行。在一个示例中，随机时钟以全ADC时钟频率10GHZ被流水化，而固定时钟可以1.25GHZ速率(如其中一个子ADC或参考ADC的速率)。电路204可以包括用于捕获/存储/锁定来自随机时钟域，表示为“DATA”的输出数据的数字电路，在例如，数字电路可以有一个触发电路，在固定时钟CLK_FIXED的上升沿锁存输出数据。
当从随机时钟域向固定时钟域移动时，因为随机时钟可以在固定时钟前、上或后下降，切换可能会很困难。换而言之，随机选择信号q(随机选择)，即，以全ADC时钟频率运行的随机时钟意味着电路202所产生的数据在一个随机的时间瞬间在电路202中的输出有效。回到以10GHz运行的q(随机选择)和以1.25GHz运行的固定时钟CLK_FIXED的示例，电路204可能具有100ps用于准备时间或保持时间来采样数据。换而言之，从随机时钟域向固定时钟域切换意味着切换具有全ADC采样率的准备时间并且没有额外的保持边限。图3A-B说明从随机时钟域到固定时钟域的短的准备时间和短的保持时间。在图3A中，随机选择信号q(随机选择)使数据在固定时钟的上升沿之前准备好。在图3B中，随机选择信号q(随机选择)使数据在固定时钟的上升沿之后的很短的时间内准备好或稳定。在这两种场景中，在固定时钟域中设计/实现图2中电路204使短的准备或保持时间以适应锁定数据(正确地)是一项挑战。准备或保存时间的违规会导致不正确的数据被锁存。
虽然本文发明中许多例子涉及到在随机时间交织ADC锁存来自子ADC或参考ADC数据，值得感谢的是，本发明可以适用于具有随机时钟域和固定时钟域之间接口的其他系统。
避免短的准备或保持时间的解决方案
图4A-B示出了根据本发明的一些实施例，用于避免从随机时钟域转换到固定时钟域的短的准备时间和短保持时间的解决方案。为了解决从随机时钟域到固定时钟域的短准备/保持时间的问题，关于随机时钟相对于固定时钟的定时信息可以用作“前向”来辅助固定时钟域。具体地说，该信息可以用于控制固定时钟域中的锁存何时发生。例如，该信息可以使固定时钟域在稍后时刻锁存数据以便提供更多的准备或保持时间。
考虑到一个例子，其中随机选择信号q或q(随机选择)可以以全ADC时钟频率选择子ADC和也许参考ADC，并且使输出数据在固定时钟的整个周期中的八个时隙中的一个时隙有效。如图4A所示，如果选择信号q(随机选择)使数据在402中的任何一个时刻(例如，在固定时钟周期内的八个可能时隙的前半部分)有效，则当固定时钟具有上升沿时，固定时钟域就可以锁存数据。如图4B所示，如果选择信号q(随机选择)使得数据在404中的任何一个时刻(例如，在固定时钟的周期内的八个可能时隙的后半部分)有效，则当固定时钟具有下降沿时，固定时钟域可以锁存数据。这种用于锁存数据的改进方案可以显著地扩展在图2的固定时钟域中的电路204可用的准备或保持时间以正确地锁存数据。
使用选择码作为信息来控制固定时钟域
实际上，随机选择信号“q”由选择码产生或确定，该选择码指定选择信号q哪一个时隙变为活动状态并选择特定的子ADC或参考ADC在给定的时间内对模拟输入信号采样。选择码，即关于随机选择信号的“预先知识”可以用于控制固定时钟域，因为选择码提供关于固定时钟的数据何时有效的信息。图5示出了根据本发明的一些实施例，其中采样由选择码控制的示例性随机交织ADC。如前所述，其中子ADC和也许参考ADC被随机选择(考虑到约束)在一个给定时隙对模拟输入信号进行采样。选择器502可以产生相应的选择码sref、s0、s1、……sM-1以控制相应ADC的定时，对相应的ADC将对模拟输入采样的时隙进行编码。例如，可以用若干位编码特定的ADC将对模拟输入的时隙进行采样。换而言之，选择码“s”可以用于标识固定时钟域内的一个周期内的多个时隙中随机选择特定时隙的X位代码，该特定时隙是ADC为采样输入或输出数据变为有效的时间。如果有8个时隙，3位可以作为选择码。串行器504可以串行选择码以产生随机选择信号qref、q0、q1、……qM-1以便选择子ADC和也许参考ADC在给定时隙对采样模拟输入进行采样。有效地，选择码可以在随机时间交织ADC中的多个ADC中选择一个ADC或参考ADC以对模拟输入进行采样并且生成输出数据。此外，当选择码确定或指示选择的ADC的输出数据变为有效(假设通过ADC存在确定性延迟)的定时时刻，。可以将选择码提供给数字模块506以控制随机化时钟域(即随机模拟时钟)和固定时钟域(即数字时钟)之间的切换。配备选择码时，将通知数字模块506何时输出数据，即随机样本相对于固定时钟CLK_FIXED变得有效并且相应地进行调整。有关利用选择码的各种实现将涉及图7—11进行描述。
用于避免高速数据切换的方法
图6示出根据本发明的一些实施例，用于避免高速数据切换的方法的流程图。在任务602中，例如在固定时钟域(例如图2的电路204)中的采样电路接收在由选择码确定的随机时刻生效的数据。例如，数据可以在X时隙之一生效，并且时隙的选择由选择码决定。选择码可以编码关于选择哪个时隙的信息，并且在多个ADC中随机选择一个ADC对模拟输入进行采样并且生成数据。在任务604中，基于选择码来控制或调整采样电路。选择码作为“预先知识”以辅助固定时钟域对基于随机模拟时钟生成的数据进行采样。基于选择码控制采样电路，利用随机样本相对于固定时钟的定时的“预先知识”以确保更容易地满足或容易地满足采样数据的准备或保持时间的要求。换而言之，采样电路的控制可以确保采样电路具有足够长的准备/保持时间以便通过基于选择码调整采样电路从随机时钟域采样数据。采样电路的控制确保准备或保持时间长于用于触发数据生成的随机时钟的时钟周期。如果随机时间交织的ADC以10GHz的随机时钟频率运行，采样电路的固定时钟以1.25GHz运行，没有任何调整/控制的切换可以与全ADC时钟速率的周期一样快，即100ps。采样电路的控制可以通过确保固定时钟域中的采样电路被调整以确保采样电路的采样时刻具有比100ps更多的准备/保持时间来避免10GHz的数据切换。实现用于避免高速数据切换的方案的系统
图7示出了根据本发明的一些实施例，实现用于避免高速数据切换的方案的示例性系统。该系统包括在随机固定时钟域中运作的电路702和以固定时钟域中运作的(数字)采样电路704。数字采样电路704具有接收来自随机时钟域的数据信号的数据输入，例如由电路702产生。例如数字采样电路704可以接收由随机时间交织ADC的子ADC或参考ADC产生的数据“DATA”。该数据在固定时钟“CLK_FIXED”周期的时隙中随机选择的随机时刻或时隙中有效。数字采样电路704还包括接收选择码“s”的控制输入，该选择码指示当数据信号生效时随机的时刻。如图所示，选择码s由选择器502产生的X位代码，并且随后由串行器504串行化以产生用于触发电路702对模拟输入信号进行采样的选择信号。数字采样电路704还包括控制电路706，基于选择码控制在固定时钟域中运作的数字采样电路704。控制电路706和数字采样电路704的各种实现由图8-11示出。
示例性数字电路实现
避免高速数据切换的一个示例性实现是将输出数据采样到两个并联触发器上，一个在固定时钟的上升沿上，另一个在固定时钟的下降沿。两个并联触发器的输出可以基于选择码来选择(即，随机追踪选择信号的“预先知识”)以产生最终输出。图8示出了实现这种方案的数字电路。该方案包括在不同采样时刻对接收到的数据“DATA”进行采样，例如分别使用由CLK_FIXED和计时的并联触发器802和804。可以基于CLK_FIXED使用反相器生成。触发器802和804使用的不同采样时刻相对于随机时间具有不同的定时。在该示例中，触发器802在固定时钟CLK_FIXED的上升沿早前采样和触发器804稍后采样，在固定时钟CLK_FIXED的下降沿或等效地在的上升沿。基于选择码控制采样电路包括基于选择码来选择在不同采样时刻的特定采样接收的数据而产生的输出数据。为了进行选择，复用器806可以使用选择码对两个触发器输出进行多路复用以产生最终数据输出“FINALDATAOUT”。有效地，其中一个触发器是基于随机追踪选择信号的“预先知识”来选择的。所选择的数据在优选地在一段固定时间内(准备时间)稳定之后采样数据，和或在选定的一个(保持时间)采样(保持时间)之后的数据在一段固定时间段内是稳定。在任何给定的时间窗口中，两个并联触发器802和804中的一个可能由于准备或保持失败而有“坏”数据，但是另一个将具有稳定的数据(即准备时间被放宽)。所选择的触发器使用的各种采样时刻的特定的一个与未选择的翻牌触发器所使用的各种采样时刻相比，确保接收数据在采样之前/采样后较长时间内有效。诸如复用器806的控制电路可以选择在采样时刻取样的输出，该采样时间相对于随机的时刻比一个或多个其它采样时刻产生更长的准备或保持时间。
图8所示的方法的替代方案是使用一个触发器(仅)，但是在多个时钟之间选择一个时钟来使用(例如在固定时钟的上升沿或在固定时钟的下降沿选择一个时钟进行采样)。选择时钟以确保在数据已经稳定一段时间之后发送采样时刻，或者数据在采样时刻后一段时间内是稳定的。图9示出了实现这种方案的数字电路。基于选择码来控制采样电路包括基于选择码，从多个可用时刻选择采样时刻来对接收到的数据进行采样。在该示例中，使用单个触发器902，但是提供多个时钟信号CLK_FIXED和以实现可能的采样时刻。可以使用基于CLK_FIXED的反相器生成。可能的采样时刻与随机时间时刻有不同的定时。在本例中，使用CLK_FIXED可能意味着触发器902将在固定时钟CLK_FIXED的上升沿早先采样，并且使用可以意味着触发器902将在固定时钟的下降沿稍后采样CLK_FIXED，或相当于在和的上升沿。控制电路，例如多路复用器904的控制电路可以选择采样时刻，即时钟信号中的一个来采样数据信号。在该示例中，由选择码s控制的多路复用器904可以选择由单个触发器902使用的CLK_FIXED或所选择的采样时刻相对于一个或多个其它采样时刻产生的随机时刻具有更长的准备或保持时间。
如果需要，图8和9所示的两种方法可以扩展到多于两个的采样时刻，以供选择。图8和图9所示的示例性方法可以扩展到使用具有不同相位的三个或更多时钟信号，如图10和图11所示。对于图8和图9，使用了180度相位差的两个时钟信号。在一些其他实施例中，可以具有不同相位的P时钟信号，例如彼此不同的360/P的相位差。具有不同相位的时钟信号可以实现不同的采样时刻，从而可以获得相对于随机时间时刻更长的准备或保持时间。在图10中，系统可以包括多个采样电路，例如触发器1002、1004、……1006，基于各自具有不同相位的时钟信号(例如CLK_FIXED_ф1、CLK_FIXED_ф2、……CLK_FIXED_фP)对数据信号进行采样。选择电路，例如多路复用器1008，可以基于选择码，从采样电路中选择一个输出作为数字采样电路的最终输出。在图11中，系统可以具有不同相位的时钟信号，例如CLK_FIXED_ф1,CLK_FIXED_ф2,…CLK_FIXED_фP。选择电路，例如多路复用器1102，基于选择码，选择一个时钟信号用于采样数据信号。单个触发器1104可以基于所选择的时钟信号对数据进行采样。具有随机到固定时钟域交叉的说明性系统
系统可以具有随机到固定的时钟域相交或接口，其中使用随机时钟生成数据，并且数据是以固定时钟运作的电路锁存。该系统可以包括数据生成元件(类似于图2的电路202或图7-11的电路702)，元件具有输出，即“DATA”，在由选择码s确定的随机时刻变得有效。该系统可以是时间交织的模拟数字转换器，并且数据生成元件可以是从多个可用的模数转换器中随机选择的模数转换器。在一些情况下，数据生成元件可以是以校准为目的取样模拟输入的参考模数转换器。该系统还包括接收输出(即“DATA”)采样电路(例如，图2的电路204或图7-11的数字采样电路704)，以具有不同相位的多个时钟信号运作，P固定时钟信号相互相差360度/P度。采样电路可以是用于捕获/存储/锁存来自数据生成元件的输出数据的任何合适的数字电路。该系统还包括控制电路(例如图7的控制电路706)，其可以基于选择码引导采样电路，以避免高速数据切换。相对于采样电路中的一个时钟信号，选择码表示随机时刻相对定时。在一些实施例中，采样电路包括由用于存储输出的相应时钟信号触发的多个存储元件(例如，触发器)。各个时钟信号可以具有不同的相位。控制电路根据选择码选择一个存储元件的输出。该方案由图8和图10示出。在一些实施例中，控制电路基于选择码选择具有不同相位的时钟信号之一。采样电路可以具有由所选择的时钟信号触发的用于存储输出的(单个)存储元件。该方案由图9和图11示出。
在控制电路中仅使用一部分选择码。
如前所述，选择码具有关于随机样本的信息。即，数据在固定时钟域中就固定时钟域而言变为有效，利用适当的选择码，控制电路可以仅基于选择码的一个或多个有效位(MSB)来控制或引导数字采样电路，例如忽略非有效位(LSB)。例如，MSB(s)提供足够的信息以指示随机时刻落在固定时钟的时钟周期的第一半或部分或固定时钟的时钟周期的第二半或部分。因此，MSB(s)可以使得可以在采样时刻做决定，采样电路应采用采样数据，而不必使用LSB(s)。例如，假设使用三位作为选择码，以指示随机时间落在固定时钟周期内的八个时隙中的特定时刻内。MSB为1或0可以指示随机时刻是否落入图4A的随机时刻402与图4B的随机时刻404的类别。因此，MSB可以用于控制采样电路，例如，控制多路复用器/多路复用器如图8-11所示。
变化和实现
这里描述的示例仅仅是如何实现数字电路以避免高速数据切换的说明性示例。本发明预想可以实现其它数字电路以获得相对于固定时钟的随机时间时刻的“预先知识”，并且使用“预先知识”来调整该随机时刻下可用数据的采样。
本发明涵盖可以执行本文描述的各种方法的装置，包括图6所示的方法。这种装置可以包括图5，图7-11所示的部件。用于避免高速数据切换的各种装置的部分可以包括执行本文所述功能的电子电路。在某些情况下，该装置的一个或多个部分可以由专门配置用于执行本文所述功能的处理器提供。例如，处理器可以包括一个或多个特定应用组件，或者可以包括被配置为执行此描述功能的可编程逻辑门。电路可以在模拟域，数字域或混合信号域中运作。在某些情况下，处理器可以被配置为通过执行存储在非暂性计算机介质上的一个或多个指令来执行所描述的功能。
注意，参考附图，上文所述的动作表示法适用于涉及处理模拟信号并且使用以时间交织方式运作的多个ADC将模拟信号转换为数字数据的任何集成电路。在某些情况下，本文所述的与高速ADC(即时间交织ADC)相关的功能能够适用于医疗系统、科学仪器、无线和有线通信系统(特别是需要高采样率的系统)、雷达、工业过程控制、音频和视频设备、仪器仪表和其他使用ADC的系统。时间交织ADC提供的性能水平对于例如高速通信、医学成像、合成孔径雷达、数字波束形成通信系统、宽带通信系统、高性能成像、先进的测试/测量系统(示波器)等苛刻市场的产品和系统尤其有利。
在上述实施例的论述中，部件和组件可以容易地被替换，替代或以其他方式进行修改以便适应特定的电路需求。此外，应当注意，使用互补电子设备，硬件和软件等为实现本发明的教学提供了同样可行的选择。
在一个示例性实施例中，图的任何组成部分可以在相关的电子设备的主板上实现。该板可以是一个通用电路板，可以容纳电子器件内部电子系统的各种组件，并进一步为其他外围设备提供连接器。更具体地，电路板可以提供电连接，电路板可以提供电气连接，系统的其他组件可以通过电连接来进行电气通信。任何合适的处理器(包括数字信号处理器、微处理器、支持芯片组等)、计算机可读的非瞬时存储器元件等，可以根据特定的配置需求、处理要求、计算机设计等适当地耦合到电路板上。如外部存储器，附加传感器，音频/视频显示的控制器以及外围设备可以作为插件卡通过电缆连接到板上，或者集成到电路板本身中。在各种实施例中，本文所描述的功能可以在支持这些功能的结构中布置的一个或多个可配置(例如可编程)元件中运行的软件或固件的仿真形式来实现。提供仿真的软件或固件可以在包括允许处理器执行这些功能的指令的非暂时性计算机可读存储介质上提供。
在另一个示例实施例中，图的组件可以被实现为独立模块(例如，具有被配置为执行特定应用或功能的相关组件和电路的设备)或作为插件模块实现到特定应用程序的电子设备硬件中。注意，本发明的特定实施例可以很容易部分地或全部地包括在片上系统(SOC)封装中。SOC是一种集成了计算机或其他电子系统的组成部分的集成电路。它可能包含数字，模拟，混合信号和通常的射频功能：所有这些都可以在单个芯片基板上提供。其他实施例可以包括多芯片模块(MCM)，其中具有多个独立的集成电路位于单个电子封装内并被配置为通过电子封装彼此紧密地相互作用。在各种其他实施例中，误差校准功能可以在专用集成电路(ASICs)，现场可编程门阵列(FPGAs)和其它半导体芯片中的一个或多个硅芯中实现。
还必须注意，本文概述的所有规格，尺寸和关系(例如，处理器的数量，逻辑运作等)仅是为了示例和教学而提供的。这样的信息可能会有相当大的变化，但不会脱离本发明的精神，或背离所附权利要求的范围。这些规范仅适用于一个非限制性实例，因此，它们应被解释为如此。在前面的描述中，已经参考特定的处理器/组件布置描述了示例性实施例。在不脱离所附权利要求的范围的情况下，可以对这些实施例进行各种修改和更改。因此，说明和附图应以说明性而非限制性的意义来看待。
注意，通过本发明提供的许多示例，交互可以用两个，三个，四个或更多电气元件件或部件来描述。然而，这仅仅是为了清楚和示例的目的而实现的。应当认识到，该系统可以以任何合适的方式来巩固。沿着类似的设计方案，图中所示的任何组件，模块，块和元素都可以组合在各种可能的配置组合，所有这些配置都明确地在本发明的广泛范围内。在某些情况下，仅通过参考有限数量的电气元件，可以更容易地描述给定流集的一个或多个功能。应当理解的是，图的电路及其教学技术更易于升级，并且可以容纳大量组件以及更复杂/更精细的布置和配置。因此，所提供的实施例潜在地应用于无数其他的体系结构而不应该限制范围或抑制其广泛教学。
注意，本说明中，对各种特征的引用包括“一个实施例”、“示例性实施例”、“实施例”、“另一实施例”、“某些实施例”、“各种实施例”、“其他实施例”、“替代实施例”中包括的各种特征(例如，元件，结构，模块，部件，步骤，运作，特性等)旨在意味着任何这样的特征包括在本发明的一个或多个实施例中，但在相同的实施例中，可能不会组合在一起。同样重要的是要注意，配置时间交织的ADC的功能仅说明在图中所示的系统执行一些可能的功能。这些运作中的一些可以在适当的情况下被删除或去除，或者这些运作可以在不脱离本发明的范围的情况下被修改或更改。此外，这些运作的时间可能会相当大的改变。上述业务流程是为了举例和论述的目的而提供的。本文描述的实施例提供了实质的灵活性，在不脱离本发明的教学的情况下，可以提供任何合适的布置，年表，配置和定时机制。许多其它改变，替换，变化，改变和修改，可以被本领域技术人员所确定。并且本发明旨在所附权利要求范围内发生所有这样的改变，替换，变化，改变和修改索赔。注意，上述装置的所有可选特征也可以针对本文描述的方法或过程来实现，并且示例中的细节可以在一个或多个实施例中的任何地方使用。

Claims (20)

1.用于避免高速数据切换的方法，所述方法包括：
通过采样电路接收在由选择码确定的随机时刻生效的数据；和
基于所述选择码来控制所述采样电路。
2.如权利要求1所述的方法，其中基于所述选择码来控制所述采样电路确保准备或保持时间长于用于触发所述数据生成的随机时钟的时钟周期。
3.如权利要求1所述的方法，还包括：
就所述随机时刻而言，在具有不同定时的各种采样时刻采样接收到的所述数据。
4.如权利要求3所述的方法，其中基于所述选择码来控制所述采样电路包括基于所述选择码选择通过在所述各种采样时刻中的特定一个采样所述接收的数据而产生的输出数据。
5.如权利要求4所述的方法，其中，当与所述各种采样时刻的其余部分进行比较时，所述各种采样时刻中的所述特定一个确保所述接收的数据在采样之前或之后较长的时间段内有效。
6.如权利要求1所述的方法，其中，基于所述选择码来控制所述采样电路包括基于所述选择码来选择来自多个可用时刻的采样时刻以采样所述接收的数据。
7.如权利要求1所述的方法，还包括：
通过所述选择码，在多个模数转换器中随机选择的模拟数字转换器对模拟输入进行采样并生成所述数据。
8.数字采样电路，所述数字采样电路包括：
接收来自随机时钟域的数据信号的数据输入；
接收选择码的控制输入，所述选择码指示所述数据信号生效时的随机时刻；和
用于基于所述选择码控制在固定时钟域中运作的所述数字采样电路的控制电路。
9.如权利要求8所述的数字采样电路，其中所述控制电路仅基于所述选择码的一个或多个最高有效位来控制所述数字采样电路。
10.如权利要求8所述的数字采样电路，其中所述选择码识别在所述固定时钟域中的周期内的多个时隙中随机选择的特定时隙。
11.如权利要求8所述的数字采样电路，其中，所述控制电路选择在采样时刻取样的输出，所述采样时刻相对于所述随机时间瞬间产生比一个或多个其它采样时刻更长的准备或保持时间。
12.如权利要求8所述的数字采样电路，还包括：
多个采样电路基于具有不同相位的各个时钟信号对所述数据信号进行采样。
13.如权利要求12所述的数字采样电路，其中所述选择电路包括多路复用器，用于从所述采样电路中选择一个输出作为所述数字采样电路的最终输出。
14.如权利要求8所述的数字采样电路，其中所述控制电路选择采样时刻以对所述数据信号进行采样，并且所述选择的采样时刻相对于所述随机时刻产生比一个或多个其它采样时刻更长的建立或保持时间。
15.如权利要求8所述的数字采样电路，还包括：
具有不同相位的时钟信号；
其中所述选择电路包括多路复用器，所述复用器选择时钟信号中的一个用于对所述数据信号进行采样。
16.具有随机到固定时钟域相交的系统，所述系统包括：
数据生成元件，所述数据生成元件具有在由选择码确定的随机时刻内生效的输出；
接收所述输出的采样电路与具有多个不同相位的时钟信号运作；
基于所述选择码指示所述采样电路的控制电路。
17.如权利要求16所述的系统，其中所述系统是时间交织的模拟到数字转换器，并且所述数据生成元件是从多个可用的模数转换器中随机选择的模拟数字转换器。
18.如权利要求16所述的系统，其中所述选择码指示所述随机化时刻相对于所述采样电路中的一个时钟信号的相对定时。
19.如权利要求16所述的系统，其中：
所述采样电路包括由各个时钟信号触发用于存储所述输出的多个存储元件；和
所述控制电路基于所述选择码来选择来自从所述存储元件中的一个的输出。
20.如权利要求16所述的系统，其中：
所述控制电路基于所述选择码选择所述时钟信号中的一个；和
所述采样电路包括由所述选择时钟信号触发，用于存储所述输出的存储元件。
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