TW201836267A - 隨機時脈域至固定時脈域間之資料交遞 - Google Patents

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Abstract

一種具有M個類比數位轉換器(analog-to-digital converter，ADC)之時間交錯類比數位轉換器，與單一個ADC之取樣速率相比較，可將取樣速率提高數倍。某些時間交錯ADC可對取樣類比輸入訊號之M個ADC之順序進行隨機化，以提高動態效能。隨機化可使M個ADC之輸出資料於隨機時點為有效。當使用固定時脈之上升緣對輸出資料進行取樣時，輸出資料可於上升緣之前、同時，或者於上升緣後一段短暫時間內為有效的。因此，設置或保持時間係極為短暫。為解決上述問題，使用一ADC之隨機選擇以對固定時脈域中所發生之取樣進行控制並避免設置或保持時間過於短暫。

Description

隨機時脈域至固定時脈域間之資料交遞
本發明係關於積體電路領域，特別是關於一隨機時脈域至一固定時脈域間之資料交遞。
於許多電子應用中，一類比數位轉換器(analog-to-digital converter，ADC)可將一類比輸入訊號轉換成一數位輸出訊號，例如用於更進一步之數位訊號處理或透過數位電子裝置進行儲存。廣義而言，類比數位轉換器可轉換代表真實環境現象，例如將光線、聲音、溫度、電磁波或壓力等之類比電訊號用於資料處理之目的。舉例而言，於測量系統中，一感測器可進行測量並產生一類比訊號。該類比訊號再被提供至一類比數位轉換器作為輸入，以產生用於進一步處理之一數位輸出訊號。於另一範例中，一發射器(transmitter)可使用電磁波產生一類比訊號以於空氣中攜帶資訊，或者一發射器可發射一類比訊號以透過電纜(cable)攜帶資訊。該類比訊號並經提供至位於一接收器處之一類比數位轉換器作為輸入，以產生一數位輸出訊號，例如透過數位電子裝置用於更進一步處理。
由於其廣泛應用於各種用途，如於寬頻通訊(broadband communication)系統、音頻系統、接收器系統等皆可發現類比數位轉換器之存在。由於各種應用對於效能、功率、成本與尺寸上有不同需求，因此設計一類比數位轉換器並非易事。類比數位轉換器可廣泛使用於各種用途中，包括通訊、能源、醫療照護、儀器與測量、馬達與功率控制、工業自動化與航太/國防。隨著需要類比數位轉換器之應用增加，對於快速且精確轉換之需求亦隨之增長。設計一類比數位轉換器，包括設計一適當時脈方案(clocking scheme)在內，係為一項複雜且具挑戰性之任務。
102‧‧‧時脈區塊
104‧‧‧時脈區塊
202‧‧‧電路系統
204‧‧‧電路系統
402‧‧‧時點
404‧‧‧時點
502‧‧‧選擇器
504‧‧‧串聯器
506‧‧‧數位區塊
602‧‧‧作業
604‧‧‧作業
702‧‧‧電路系統
704‧‧‧取樣電路
706‧‧‧控制電路
802‧‧‧正反器
804‧‧‧正反器
806‧‧‧多工器
902‧‧‧正反器
904‧‧‧多工器
1002‧‧‧正反器
1004‧‧‧正反器
1006‧‧‧正反器
1008‧‧‧多工器
1102‧‧‧多工器
1104‧‧‧正反器
ADC_0...ADC_M-1‧‧‧類比數位轉換器
ADC_R‧‧‧參考類比數位轉換器
CLK_FIXED、‧‧‧固定時脈
CLK_FIXED_Φ 1...CLK_FIXED_Φ P‧‧‧時脈訊號
Dout、Dout0...DoutM-1、Dout_ref‧‧‧數位輸出
q、q0...qM-1、qref‧‧‧選擇訊號
s、s0...sM-1、sref‧‧‧選擇碼
vin‧‧‧輸入訊號
為對本發明所揭露之內容、特徵與優點提供更完善之解說，以下係透過參考圖式與文字描述相結合進行說明，相同之數字標記係表示相同元件，其中：第1圖係顯示具有M個類比數位轉換器之一示範性時間交錯類比數位轉換器。
第2圖係顯示具有一隨機時脈域與一固定時脈域之一示範性系統。
第3A圖至第3B圖係描繪當由該隨機時脈域轉移至該固定時脈域之一短暫設置時間與一短暫保持時間。
第4A圖至第4B圖係根據本發明所揭露之某些實施例描繪一解決方案，其係用於避免當由該隨機時脈域轉移至該固定時脈域之一短暫設置時間與一短暫保持時間。
圖5係根據本發明所揭露之某些實施例顯示一示範性隨機時間交錯類比數位轉換器，其取樣係由選擇碼(selection code)所控制。
第6圖係根據本發明所揭露之某些實施例之一流程圖，其係描繪用於避免高速資料交遞之一方法。
第7圖係根據本發明所揭露之某些實施例描繪之一示範性 系統，其係用於實施避免高速資料交遞之一方案。
第8圖至第11圖係根據本發明所揭露之實施例描繪示範性數位電路，其係用於實施避免高速資料交遞之一方案。
於下文中將參照相關圖式以解說本發明之數個實施例之範例。
概述
具有M個類比數位轉換器(analog-to-digital converter，ADC)(於此有時亦指「子類比數位轉換器」(sub-ADCs))之一時間交錯類比數位轉換器，與單一個類比數位轉換器之取樣速率相比較，可將取樣速率提高數倍。某些時間交錯類比數位轉換器(稱為隨機時間交錯類比數位轉換器)可對取樣該類比輸入訊號之M個類比數位轉換器之順序進行隨機化，以提高動態效能。隨機化(Randomization)可使該M個類比數位轉換器之輸出資料於隨機時點為有效。當使用一固定時脈之一上升緣(rising edge)對該輸出資料進行取樣時，該輸出資料可於該上升緣之前或同時，或者於該上升緣後一段短暫時間內為有效。因此，該設置或保持時間係極為短暫。為解決上述問題，使用一類比數位轉換器之一隨機選擇以對該固定時脈域中所發生之取樣進行控制並避免設置或保持時間過於短暫。
類比數位轉換器之基本原理
類比數位轉換器係為電子裝置，其可將由一類比訊號所攜帶之一連續物理量(physical quantity)轉換成代表該 量振幅之一數位輸出或數字(或轉換成攜帶該數位號碼之一數位訊號)。一類比數位轉換器可由以下應用需求所定義：其頻寬(類比訊號可適當轉換成一數位訊號之頻率範圍)與其解析度(最大類比訊號可被分成數位訊號並於數位訊號中所表示之離散等級數字)。一類比數位轉換器亦具有用於量化類比數位轉換器動態效能之各種規格，包括訊號雜訊失真比(SINAD)、有效位元數(ENOB)、訊噪比(signal to noise ratio，SNR)、總諧波失真(total harmonic distortion，THD)、(THD+N)以及無雜波動態範圍(spurious free dynamic range，SFDR)。類比數位轉換器具有多種不同設計，可根據應用需求與規格進行選擇。
理解時間交錯類比數位轉換器
交錯(Interleaving)係為用以增加類比數位轉換器之取樣速率之一技術。許多(低速)類比數位轉換器可以並聯方式使用，透過一個接著一個(一時間交錯形式)方式對一類比輸入進行取樣。使用適當之時脈以控制該等類比數位轉換器可大幅提高該有效組合類比數位轉換器之取樣速率。第1圖顯示具有M個類比數位轉換器之一示範性時間交錯類比數位轉換器，該M個類比數位轉換器係以ADC_0至ADC_M-1所示(於此有時亦指子類比數位轉換器)。透過與適當時脈搭配，該等M個子類比數位轉換器可提供一極高取樣速率。該適當時脈可由一時脈區塊102所提供，以產生具有不同相位之時脈訊號或選擇訊號q0、q1至qM-1，以選擇該等M個類比數位轉換器中之一者用於一給定週期對該類比輸入訊號進行取樣，並 將該類比輸入訊號轉換成一數位輸出。換言之，該時脈區塊102可產生選擇訊號，其可觸發於該時間交錯類比數位轉換器中之該等M個類比數位轉換器，以一順序方式與時間交錯方式對該類比輸入訊號vin進行取樣。M可大於或等於二。該等M個類比數位轉換器以一個接著一個之方式分別對該輸入訊號vin進行取樣，並產生相對應之數位輸出Dout0、Dout1至DoutM-1，其等再透過該數位區塊104相組合以產生該數位輸出Dout。於一範例中，該等M個類比數位轉換器可以一循環(round-robin)形式或連續形式進行操作，其中該等M個類比數位轉換器可以一固定順序或連續方式對該輸入進行取樣。
雖然時間交錯通常被使用以增加數位類比轉換器之取樣速率，但當該交錯之子類比數位轉換器失配時，時間交錯可能會引入新誤差(如偏移/增益/時序)。具體而言，該等M個類比數位轉換器間之任何失配與錯誤校正後所出現之誤差將顯示於該類比數位轉換器輸出頻譜中(如，由一快速傅立葉轉換所產生之一頻譜)，作為具有較大集中能量含量之離散頻率柱中之刺頻(spur)，此將對對上述連續交錯之類型造成影響。該些刺頻對於許多應用而言係非期望的，且可顯著地影響該時間交錯類比數位轉換器之動態效能。為解決此問題，時間交錯類比數位轉換器可以一偽隨機方式進行操作，使該失配錯誤被「平均化」。因此，如前所述之該刺頻可「分散於噪訊層」。隨機時間交錯類比數位轉換器將該交錯類比數位轉換器之取樣模式隨機化(如「混洗(shuffled)」)，以將錯誤(音調或刺頻)之固定模式分散至色躁訊(colored noise)，進而 增進無雜波動態範圍。一數位「追蹤選擇」功能係使用以根據先前選擇與一組約束(如對於8路交錯而言，由於一特定子類比數位轉換器被選擇後，其即處於「工作中」之固有持續時間，故一轉換器可以最多每5次取樣方式進行取樣)，選擇該子類比數位轉換器以對下一類比輸入進行取樣。
為實施偽隨機時間交錯取樣，該等閒置或待取樣類比數位轉換器中之一者(通常至少一其他類比數位轉換器將忙碌於取樣與/或執行該類比輸入之轉換)可被該時脈區塊102隨機選取作為該類比數位轉換器，以用於一給定週期內對該類比輸入訊號進行取樣，並將該類比輸入訊號轉換為一數位輸出。換言之，該時脈區塊102可產生以該全類比數位轉換器時脈速率運行之選擇訊號q0、q1至qM-1，用於觸發由該類比數位轉換器以一時間交錯與偽隨機方式所進行之取樣。當一給定之類比數位轉換器被選擇時，其於一特定(固定)數個週期後不能被立即選擇，因一般而言，於該給定之類比數位轉換器可自由再對該類比輸入訊號進行取樣前，通常需要至少一週期以執行至少一部分之轉換。於剩餘類比數位轉換器選擇(再次待取樣或閒置)中，隨機地選擇其中一者。該選擇係實施偽隨機化作業。類比數位轉換器之選擇順序或該等類比數位轉換器取樣該類比輸入與產生數位輸出之順序可經過隨機化，或至少為偽隨機化。隨機時間交錯類比數位轉換器可具有至少三個類比數位轉換器(如M係大於或等於三)。根據該順序，該時脈區塊102產生適當時脈/選擇訊號q0、q1至qM-1，以使該等M個類比數位轉換器以一偽隨機順序方式對該類比訊號vin進行取 樣，並根據該偽隨機順序產生數位輸出Dout1、Dout2與Dout3。該選擇訊號或順序資訊可被提供至該數位區塊104，以確保該數位區塊可根據該偽隨機順序結合該等數位輸出Dout1、Dout2與Dout3。
於某些實施例中，該時間交錯類比數位轉換器具有一參考類比數位轉換器ADC_R，其被加入至該類比數位轉換器以幫助交錯誤差之校正。該參考類比數位轉換器可透過選擇訊號qref受到選擇，以(直接)對該類比輸入vin進行取樣，且該參考類比數位轉換器可產生一數位輸出Dout_ref。通常，該參考類比數位轉換器具有一較低解析度(極為噪雜)。有時，當該子類比數位轉換器取樣一樣本時，該參考類比數位轉換器亦與該主類比數位轉換器共同且並聯，以於實質上同時(或相對當該主類比數位轉換器取樣一樣本之時間之一固定時間增量)進行取樣。於該主類比數位轉換器具有複數個以一偽隨機順序(如，該等時間交錯子類比數位轉換器係隨機取樣該類比輸入)進行操作之時間交錯子類比數位轉換器實施例中，該參考類比數位轉換器可隨機取樣該類比輸入。一隨機取樣參考類比數位轉換器意指該(瞬時或任何給定)取樣週期可進行變化或可為隨機化，使該取樣頻率可分佈於多個頻率上或一頻率範圍內。有利地，具有該隨機取樣參考類比數位轉換器可避免由該系統中之週期性(periodicity)所引起之校正問題。於某些案例中，該參考類比數位轉換器具有一最大取樣速率，其係小於該主類比數位轉換器之有效取樣速率(如該時間交錯子類比數位轉換器之有效速率)。該參考類比數位轉換器之取樣速率 可接近該等時間交錯類比數位轉換器其中一者之取樣速率。當該主類比數位轉換器中之該等子類比數位轉換器其中一者進行取樣時，因該參考類比數位轉換器之取樣速率係比該時間交錯子類比數位轉換器之有效速率還要慢，使該參考類比數位轉換器可能非必然與正在進行取樣之一類比數位轉換器共同進行取樣。然而隨時間推移，該參考類比數位轉換器應可期望與該主類比數位轉換器中之各子類比數位轉換器實質上取樣相同次數。當該參考類比數位轉換器被選擇以對該類比輸入進行取樣時，其可實質上與另一所選之子類比數位轉換器共同對該類比輸入進行取樣。
隨機時脈域與固定時脈域接合
高速交錯類比數位轉換器之隨機取樣中所存在之問題在於該時脈方案。於該類比域中，典型地，該隨機追蹤選擇(track-select)訊號，於此通常指該等選擇訊號(如qref、q0、q1...qM-1)或該隨機時脈，其係以全類比數位轉換器時脈速率進行輸送並使用作為用於選擇該等子類比數位轉換器其中一者，或參考類比數位轉換器以對該類比輸入進行取樣之一隨機時脈。該等子類比數位轉換器中之一者將透過選擇訊號之方式對該全類比數位轉換器時脈速率之每一循環進行取樣，並相應地產生數位輸出。若該全類比數位轉換器時脈速率為10GHz，則該等子類比數位轉換器中之一者將對該全類比數位轉換器時脈速率之每一週期對該類比輸入進行取樣。若使用一參考類比數位轉換器，該參考類比數位轉換器可與該等子類比數位轉換器中之一者共同對該類比輸入進行取樣。可惜地，由 於該隨機時脈必須於整個數位佈局中進行路由與輸送，其難以於該數位領域中對每一高速時脈速率再現該隨機時脈。避免於該數位領域中再現該隨機時脈之一方法為將資料由該類比「隨機時脈域」交遞至一數位「固定時脈域」。第2圖顯示具有一隨機時脈域與一固定時脈域之一示範性系統。於該隨機時脈域之一側，一電路系統202可以該隨機時脈進行操作，其係以隨機選擇訊號「q(隨機選擇)」所表示，例如以該全類比數位轉換器時脈速率運行。該電路系統202可包括一類比數位轉換器，例如一子類比數位轉換器或一參考類比數位轉換器。於該固定時脈域之一側，電路系統204可以一固定時脈進行操作，其係以「CLK_FIXED」表示，例如以該等子類比數位轉換器中之一者之速率運行。於一範例中，該隨機時脈係以10GHz一全類比數位轉換器時脈速率進行輸送，而該固定時脈可具有1.25GHz之速率(例如該等子類比數位轉換器中之一者或參考類比數位轉換器之速率)。該電路系統204可包括一數位電路系統，用於自該隨機時脈域中擷取/儲存/閂鎖閂鎖以「DATA」所表示之該輸出資料。舉例而言，該數位電路系統可具有一正反器(flip flop)，其可於該固定時脈CLK_FIXED之上升緣處閂鎖該輸出資料。
當由該隨機時脈域移動至該固定時脈域時，該交遞之進行可能較為困難，原因在於該隨機時脈可於該固定時脈之前、其上或其之後下降。換言之，以該全類比數位轉換器時脈速率運行之該隨機選擇訊號q(RANDOM SELECT)，如該隨機時脈，其可意味著由該電路系統202所產生之資料於一隨 機時間點於該電路202之輸出處為有效。再參閱以10GHz運行之q(RANDOM SELECT)與以1.25GHz運行之固定時脈CLK_FIXED之範例，該電路系統204具有一微小100ps之設置時間或保持時間以取樣該資料之情況係為可能。換言之，由該隨機時脈域交遞至該固定時脈域，代表該交遞具有該全類比數位轉換器取樣速率之一設置時間，且並無額外之維持餘量(margin)。第3A圖至第3B圖係描繪由該隨機時脈域轉移至該固定時脈域時之一短暫設置時間與一短暫保持時間。於第3A圖中，該隨機選擇訊號q(RANDOM SELECT)可使該資料於該固定時脈CLK_FIXED之上升緣之前準備就緒。於第3B圖中，該隨機選擇訊號q(RANDOM SELECT)可使該資料於該固定時脈CLK_FIXED之上升緣之後準備就緒或僅穩定一段短暫時間。於該兩種情況下，於該固定時脈域中設計/實施第2圖之電路系統204以適應該短暫設置或保持時間以閂鎖該資料可能有所困難。違背該設置或保持時間可能使錯誤資料受到閂鎖。
雖然於此許多範例係涉及於一隨機時間交錯類比數位轉換器中閂鎖來自子類比數位轉換器或參考類比數位轉換器之資料，但其應理解為，本發明所揭露之內容可應用於必須於一隨機時脈域與一固定時脈域間進行接合之其他系統。
避免短暫設置或保持時間之解決方法
第4A圖至第4B圖係描繪根據本發明所揭露之某些實施例用於避免當由該隨機時脈域轉移至該固定時脈域時之一短暫設置時間與一短暫保持時間之一解決方法。為解決由 一隨機時脈域至一固定時脈域之短暫設置/保持時間之問題，關於相對該固定時脈之該隨機時脈之時序之資訊可被使用作為一「預看(look-ahead)」以輔助該固定時脈域。具體而言，該資訊可被使用以控制於該固定時脈域中何時應發生閂鎖。例如，該資訊可使該固定時脈域於一後續時點後閂鎖該資料，用以提供更多設置或保持時間。
考量一範例，於其中該隨機選擇訊號q或q(RANDOM SELECT)可以該全類比數位轉換器時脈速率選擇一子類比數位轉換器與可能選擇參考類比數位轉換器，並使輸出資料於該固定時脈之一完整週期中之八個時間槽(time slot)為有效。如第4A圖所示，若該選擇訊號q(RANDOM SELECT)使該資料於時點402(如，該固定時脈之一週期中之八個可能時間槽之前半部)中之任一者為有效，則當該固定時脈具有一上升緣時，該固定時脈域可閂鎖該資料。如第4B圖所示，若該選擇訊號q(RANDOM SELECT)使該資料於時點404(如，該固定時脈之一週期期間之八個可能時間槽之後半部)中之任一者中為有效，則當該固定時脈具有一下降緣時，該固定時脈域可閂鎖該資料。此用於閂鎖該資料之改良方案可明顯延長第2圖之固定時脈域中該電路系統204有效之設置或保持時間，以適當地閂鎖該資料。
使用一選擇碼作為資訊以控制該固定時脈域
實際上，該隨機選擇訊號「q」係由一選擇碼所產生或決定，該選擇碼係指定該選擇訊號q變為有效之時間槽中之一者，並選擇一特定子類比數位轉換器或參考類比數位轉換 器以於一給定時間下對類比輸入訊號進行取樣。該選擇碼，如關於該隨機選擇訊號之此種「前知識(pre-knowledge)」可被使用以控制該固定時脈域，因為該選擇碼提供關於該資料何時相對該固定時脈變為有效之資訊。第5圖顯示根據本發明所揭露之某些實施例之一示範性示隨機時間交錯類比數位轉換器，其中該取樣係由選擇碼所控制。如前所述，係隨機地選擇該子類比數位轉換器中之一者與可能的參考類比數位轉換器(鑒於限制條件)，以於一給定時間槽對該類比輸入訊號進行取樣。一選擇器502可產生個別的選擇碼sref、s0、s1至sM-1，其係編碼各該類比數位轉換器應於何時間槽對該類比輸入進行取樣，以控制個別類比數位轉換器之時序。例如，可使用數個位元進行編碼一特定類比數位轉換器應於何時間槽對該類比輸入進行取樣。換言之，該選擇碼「s」可為一x位元代碼，其辨識於該固定時脈域中之一週期內複數個時間槽中所隨機選擇之一特定時間槽，該特定時間槽為當該類比數位轉換器對該輸入或輸出資料進行取樣變為有效之時間。若有八個時間槽，則可使用三個位元作為該選擇碼。一串聯器(serializer)504可將該選擇碼進行串聯以產生該隨機選擇訊號qref、q0、q1至qM-1，以選擇一子類比數位轉換器，並可能選擇一參考類比數位轉換器，以於一給定時間槽對該類比輸入進行取樣。有效地，該選擇碼可於該隨機時間交錯類比數位轉換器中之複數個類比數位轉換器中選擇該等類比數位轉換器其中一者或一參考類比數位轉換器，以對該類比輸入進行取樣並產生輸出資料。此外，當來自一選擇類比數位轉換器之該輸出資料變為有 效時(假設有一確定性延遲通過一類比數位轉換器)，該選擇碼決定或指定該時點。該選擇碼係可經提供至一數位區塊506以控制該隨機化時脈域(如，該隨機類比時脈)與該固定時脈域(如，該數位時脈)間之交遞。具備該選擇碼時，該數位區塊506將獲知該輸出資料，例如隨機樣本，係於何時相對該固定時脈CLK_FIXED變為有效，並對應進行調整。第7圖至第11圖係描述使該選擇碼發揮效用之各種實施方式。
避免高速資料交遞之方法
第6圖係根據本發明所揭露之某些實施例之一流程圖，其描繪用於避免高速資料交遞之一方法。於作業602中，如於該固定時脈域中之取樣電路系統(如第2圖之電路系統204)，係接收於由一選擇碼所決定之一隨機時點處變為有效之資料。例如，該資料可於X個時間槽中之一者處變為有效，而該時間槽之選擇係由一選擇碼所指示。該選擇碼可編碼關於選擇何時間槽之資訊，以及由複數個類比數位轉換器中以隨機方式有效地選擇一類比數位轉換器以對一類比輸入進行取樣並產生該資訊。於作業604中，該取樣電路系統係根據該選擇碼所控制或調整。該選擇碼可作為該「前知識」以輔助該固定時脈域取樣根據一隨機類比時脈所產生之資料。根據該選擇碼控制該取樣電路系統係使用相對該固定時脈之隨機樣本之時序之「前知識」，以確保取樣該資料之設置或保持時間之要求更容易滿足或可能更容易被滿足。換言之，該取樣電路系統之控制可確保該取樣電路系統具有一足夠長之設置與/或保持時間，根據該選擇碼調整該取樣電路系統，有效地用以取樣來自 該隨機時脈域之資料。該取樣電路系統之控制係確保設置或保持時間比起使用以觸發該資料之產生之一隨機時脈之一時脈週期還要長。若該隨機時間交錯類比數位轉換器係以一10GHz隨機時脈運行，則該取樣電路系統之固定時脈係以1.25GHz運行，不需要任何調整/控制之該交遞可如同該全類比數位轉換器速率，例如可達100ps。該取樣電路系統之控制，透過確保該固定時脈域中之該取樣電路系統被調整以確保該取樣電路之一取樣時點具有大於100ps之設置與/或保持時間，可避免一10GHz資料交遞。
實施用於避免高速資料交遞之一方案之系統
第7圖係根據本發明所揭露之某些實施例之一示範性系統，其係實施用於避免該高速資料交遞之一方案。該系統包括於一隨機固定時脈域中進行操作之一電路系統702，與於一固定時脈域中進行操作之一(數位)取樣電路704。該數位取樣電路704具有如由該電路系統702所產生之一資料輸入，其係接收來自一隨機時脈域之一資料訊號。例如，該數位取樣電路704可接收由一隨機時間交錯類比數位轉換器之一子類比數位轉換器或參考類比數位轉換器所產生之資料「DATA」。該資料於一隨機時點或於由橫跨一固定時脈「CLK_FIXED」之一時段之時間槽中所隨機選擇之時間槽係為有效。該數位取樣電路704進一步包括一控制輸入，其係接收一選擇碼「s」，其係指示當該資料訊號變為有效時之一隨機時點。如圖所示，該選擇碼s係由該選擇器502所產生為一x位元之代碼，且隨後由該串聯器504所串聯以產生用於該觸發 電路系統702之一選擇訊號，以對一類比輸入訊號進行取樣。該數位取樣電路704進一步包括一控制電路706，以根據該選擇碼控制於該固定時脈域中進行操作之該數位取樣電路704。第8圖至第11圖係顯示該控制電路706與該數位取樣電路704之不同實施方式。
示範性數位電路之實施方式
用於避免高速資料交遞之一範例性實施方式係將該輸出資料取樣至兩並聯之正反器上，其中之一係位於該固定時脈之上升緣上，另一者則位於該固定時脈之下降緣上。可基於該選擇碼(如，該隨機追蹤選擇訊號之「前知識」)選擇來自兩並聯正反器之輸出，以產生一最終輸出。第8圖係顯示實施此一方案之一數位電路。該方案包括於各種取樣時點對該接收之資料「DATA」進行取樣，如分別使用由CLK_FIXED與所定時之並聯正反器802與804。該可根據該CLK_FIXED使用一反相器(inverter)所產生。該正反器802與該正反器804所使用之各種取樣時點，相對該隨機時點具有不同時序。於此範例中，該正反器802係於該固定時脈CLK_FIXED之上升緣處提早取樣，而該正反器804係稍後於該固定時脈CLK_FIXED之下降緣，或等效地於之上升緣處延後取樣。根據該選擇碼控制該取樣電路系統係包含，根據該選擇碼選擇經由對各種取樣時點中之一者處所接收之資料進行取樣所產生之輸出資料。為進行選擇，一多工器806可使用該選擇碼對兩正反器之輸出進行多工處理，以產生該最終資料輸出「FINAL DATA OUT」。有效地，根據該隨機追蹤 選擇訊號之「前知識」以選擇該等正反器中之一者。該所選擇之一者較佳地係於該資料穩定一固定時間段(設置時間)後，與/或該資料穩定於該所選擇之一樣本(保持時間)後之一固定時間段對該資料進行取樣。於任何給定之時窗中，該兩並聯正反器802與804其中一者可能會因設置或保持失敗而具有「不良」資料，但另一者將具有穩定之資料(其中設置時間係不受拘束)。當與由該未選擇之正反器所使用之各種取樣時點剩餘部分進行比較時，由該選擇之正反器所使用之各種取樣時點中之特定一者可確保該接收資料於取樣之前與/或之後較長之一段時間維持有效。一控制電路，例如該多工器806，可選擇於一取樣時點所取樣之一輸出，與至少一其他取樣時點相比，該輸出相對該隨機時點能獲得更長之設置或保持時間。
於第8圖中所示係一替代方式，(僅)使用一正反器，但於複數個時脈間選擇一時脈進行使用(如，選擇一時脈於該固定時脈之上升緣或於該固定時脈之下降緣之一者進行取樣)。選擇該時脈以確保該取樣時點發生於該資料已穩定一段時間之後，或者於該取樣時點之後該資料將穩定一段時間。第9圖顯示實施該方案之一數位電路。根據該選擇碼控制該取樣電路系統，包含根據該選擇碼由複數個有效時點中選擇一取樣時點以對該接收資料進行取樣。於此範例中，係使用單一正反器902，並提供多個時脈訊號CLK_FIXED與以實施可能之取樣時點。可根據CLK_FIXED使用一反相器產生。相對該隨機時點，該可能取樣時點具有不同時序。於此範例中，使用CLK_FIXED可意味著該正反器902將於該 固定時脈CLK_FIXED之上升緣提早取樣，而使用CLK_FIXED可意味著該正反器902將於該固定時脈CLK_FIXED之下降緣，或等效地，於之上升緣延後取樣。一控制電路，如該多工器904，可選擇一取樣時點，如該時脈訊號其中一者，以對該資料訊號進行取樣。於此範例中，由該選擇碼s所控制之該多工器904可選擇CLK_FIXED或被該單一正反器902所使用。相對該隨機時點，該所選擇之取樣時點相較於至少一其他取樣時點能獲得更長設置或保持時間。
若有需要，第8圖與第9圖所示之兩種方法皆可擴大至多於兩個取樣時點以進行選取。第8圖與第9圖所示之範例性方法可延伸為使用至少三個具有不同相位之時脈訊號，如第10圖與第11圖所示。於第8圖與第9圖，係使用相位差為180度之兩時脈訊號。於某些其他實施例中，可能具有P個時脈訊號，其具有不同相位，例如彼此相位差360/P度。具有不同相位之時脈訊號可實施不同取樣時點，藉此相對該隨機時點達到更長設置時間或保持時間。於第10圖中，該系統可包括複數個取樣電路，如正反器1002、1004至1006，其等係根據具有不同相位之個別時脈訊號，如CLK_FIXED_Φ 1、CLK_FIXED_Φ 2至CLK_FIXED_Φ P，對該資料訊號進行取樣。一選擇電路，如一多工器1008，可根據該選擇碼由該等取樣電路中選擇一輸出作為該數位取樣電路之一最終輸出。於第11圖中，該系統可具有具備不同相位之時脈信號，如CLK_FIXED_Φ 1、CLK_FIXED_Φ 2至CLK_FIXED_Φ P。該選擇電路，如一多工器1102，係根據該選擇碼，選擇一時脈訊號用 於取樣該資料訊號。一單一正反器1104可根據該選擇之時脈訊號對該資料進行取樣。
具有一跨隨機至固定時脈域之例示性系統
一系統可具有一隨機至固定之跨時脈域或介面，於其中該資料係透過使用一隨機時脈所產生，且該資料數係以一固定時脈進行操作之閂鎖電路系統。該系統可包括一資料產生元件(相似於第2圖之電路系統202或第7圖至第11圖之電路系統702)，其具有一輸出，例如「DATA」，其由一選擇碼s決定於一隨機時點變為有效。該系統可為一時間交錯類比數位轉換器，且該資料產生元件係可為由複數個有效類比數位轉換器中所隨機選擇之一類比數位轉換器。於某些情況下，該資料產生元件係可為一參考類比數位轉換器，其係以校正為目的對一類比輸入進行取樣。該系統進一步包括接收該輸出如「DATA」之一取樣電路(如第2圖之電路系統204，或第7圖至第11圖之數位取樣電路704)，其係以具不同相位之複數個時脈訊號進行操作，如彼此相差360度/P度之P個固定時脈訊號。取樣電路係可為用於截取/儲存/閂鎖來自該資料產生元件之輸出資料之任何適當數位電路。該系統進一步包括一控制電路(如第7圖之控制電路706)，其可根據該選擇碼引導該取樣電路以避免高速資料交遞。該選擇碼係表示相對該取樣電路中該等時脈訊號其中一者之該隨機時點相對時序。於某些實施例中，該取樣電路包含複數個儲存元件(如正反器)，其等係由一個別時脈訊號所觸發並用於儲存該輸出。各該時脈訊號可具有不同相位。該控制電路根據該選擇碼選擇來自該儲存元 件其中一者之一輸出。該方案係由第8圖與第10圖所示。於某些實施例中，該控制電路根據該選擇碼選擇具有不同相位之該等時脈訊號其中一者。該取樣電路可具有一(單一)儲存元件，其係由所選擇之該時脈訊號所觸發並用於儲存該輸出。該方案係由第9圖與第11圖所示。
僅使用該控制電路中該選擇碼之一部分
如先前所闡釋，該選擇碼具有關於該例如該資料等隨機樣本相對該固定時脈域中一固定時脈何時變為有效之資訊。利用一適當選擇碼，該控制電路可僅根據該選擇碼之至少一最高有效位元(MSBs)控制或引導該數位取樣電路，例如可忽略該等最低有效位元(less significant bits，LSB)。舉例而言，該等最高有效位元提供充足之資訊以指示該隨機時點是否落入該固定時脈之時脈週期之一第一半部或部分內，或者於該固定時脈之時脈週期之一第二半部/後半部或部分內。因此，該等最高有效位元可允許於該取樣時點作成一決定，該取樣電路應採用資料取樣的取樣時點作出決定，而不必使用最低有效位元。例如，假定使用三個位元作為該選擇碼，以指示該隨機時點落入於該固定時脈週期內之八個時間槽中之一特定時間槽內。為1或0之最高有效位元可指示該隨機時點是否落入第4A圖中相對於第4B圖中隨機時點404之隨機時點402內。因此，該最高有效位元可被使用以控制該取樣電路，例如控制第8圖至第11圖中所示之多工器(muxe)。
變化與實施方式
於此所描述之範例僅係如何實施該數位電路以避 免高速資料交遞之說明性範例。透過於此所揭露之設想，其他數位電路可被實施以採用相對該固定時脈之該隨機時點之時序之「前知識」，並使用該「前知識」調整於隨機時點為有效之資料之取樣。
本發明所揭露係包含可執行於此所述各種方法之裝置，包括第6圖所示之方法。此種裝置可包括於第5圖，第7圖至第11圖中所示之部分。用於避免高速資料交遞之各種裝置之部分可包括執行於此所述功能之電路系統。於某些情況下，該裝置之至少一部分可由特別設置用於執行於此所述功能之一處理器所提供。例如，該處理器可包括至少一應用特定組件，或可包括被設置以執行於此所述功能之可程式化邏輯閘(logic gates)。該電路系統可於類比領域、數位領域或一混合訊號域中進行操作。於某些情況下，該處理器可被設置以透過執行儲存於一非暫態電腦媒體之至少一指令執行於此所述之功能。
值得注意的是，上述參考附圖所討論之活動係適用於涉及使用於一時間交錯形式中進行操作之複數個類比數位轉換器將類比訊號進行處理並將該類比訊號轉換成數位資料之任何積體電路。於某些情況下，於此所討論與高速類比數位轉換器相關，如該時間交錯類比數位轉換器之特徵，其可應用於醫療系統、科學儀器，無線與有線通訊系統(特別是需要高取樣速率之系統)、雷達、工業過程控制(industrial process control)、影音設備、儀器以及其他使用類比數位轉換器之系統。由該時間交錯類比數位轉換器所提供之性能位準，特別有 利於市場要求較為嚴格之產品與系統，如高速通訊、醫學成像、合成孔徑雷達(synthetic aperture radar)、數位波束成形通訊系統、寬頻通訊系統、高性能成像以及先進測試/測量系統(示波器)。
於上述實施例之討論中，該等部件與組件係可輕易地被替換、取代或以其它方式進行修改，以相符於特定電路系統需求。此外，應當注意的是，互補電子裝置、硬體、軟體等之使用係對於實施本發明所揭露之技術提供一等效可行之選項。
於一範例實施例中，圖式中任何數量之組件可被實施於一相關聯之電子裝置之一電路板(board)上。電路板電盤可為一通用電路板，其可含有該電子裝置內部電子系統之各種組件，並進一步可為其他周邊設備提供連接器。更具體而言，該電路板可提供電連接，使該系統其他組件可藉以進行電通訊。任何合適之處理器(包括數位訊號處理器、微處理器、支持晶片組等)，基於特定設置需求、處理要求、電腦設計等，可適當地耦接至該電路板上。如外部儲存器、附加感測器、用於音訊/視頻顯示器之控制器以及周邊裝置之其他組件，可作為插入卡(plug-in cards)經由電纜附接至該電路板，或被整合至該電路板本身。於各種實施例中，於此所述之功能性可以仿真形式所實施，作為於支持該些功能之一結構中所設置之至少一可設置(如，可程式化)元件內所運行之軟體或硬體。提供該仿真之軟體或韌體(firmware)可設置於包含以允許一處理器執行該些功能之指令之非暫態電腦可讀取媒體。
於另一範例實施例中，圖式中之組件可被實施作為獨立模組(如，具有相關聯組件與配置以執行一特定應用或功能之電路系統之一裝置)或被實施作為應用於電子裝置之特定硬體中之插入式模組。值得注意的是，本發明所揭露之特定實施例可部分地或全部地易於被包括於一系統單晶片(system on chip，SOC)封裝中。一系統單晶片表示一積體電路(IC)將一電腦或其他電子系統之組件整合至一單一晶片中。其可包含數位、類比、混合訊號與常見之射頻功能：該些功能皆可設置於一單一晶片基板上。其他實施例可包括一多晶片模組(multi-chip-module，MCM)，其具有複數個單獨積體電路，其等係位於一單一電子封裝內，並設置以透過該電子封裝彼此緊密地交互作用。於各種其他實施例中，該誤差校正功能性可於特殊應用積體電路(Application Specific Integrated Circuits，ASIC)、現場可程式化閘陣列(Field Programmable Gate Arrays，FPGA)與其他半導體晶片中之至少一矽芯(silicon cores)中所實施。
仍須注意的是，於此所述之所有規格、尺寸與關係(如，處理器數量、邏輯操作等)僅提供用於例示與教示目的。於不脫離本發明所揭露之精神與申請專利範圍之範疇下，此種資訊可相當地進行變化。這些規範僅適用於一個非限制性實例，因此，其等應依此解釋。於前所述，範例實施例已藉由參考特定處理器與/或組件配置進行描述。於不脫離本發明之申請專利範圍之範疇下，可對該些實施例進行各種修改與改變。因此，實施方式與圖式僅為說明之用而非用以限制。
須注意於此所提供之多個範例，可用二個、三個、四個或更多之電子組件或部件描述其交互作用。然而，此僅用於明確性與範例之目的上。其應當理解為，可以任何適當方式加強該系統。參酌相似設計替代方式，圖式中所示之組件、模組、區塊與元件中之任一者可以各種可能之設置相組合，該些設置皆明確地落入本說明書之範疇內。於某些情況下，僅透過參酌一有限數量之電子元件來描述給定的一組流的一個或多個功能可能更容易。其應當理解為，圖式中之電路與其教示係可易於地調整並可配適更大量之組件以及更複雜/精密之配置與設置。因此，於此所提供之範例不應用於限制該範圍或抑制該電路潛在地應用於無數其他架構之廣泛教示。
須注意於本說明書中，關於「一實施例」、「範例實施例」、「一個實施例」、「另一實施例」、「某些實施例」、「各種實施例」、「其他實施例」、「替代實施例」等中所包括之各種特徵(如，元件、結構、模組、組件、步驟、操作、特性等)意指包括於本發明之至少一實施例中之任該等特徵，可以或非必須於相同實施例中相結合。仍應注意的是，配置一時間交錯類比數位轉換器之功能僅顯示出可由圖式中所示之系統所執行之可能功能之一部份。該些操作中之某些部分可於適當情況下被刪除或移除，或該些操作可於不脫離本發明所揭露之範圍下進行修改或改變。此外，該些操作之時序可進行相當之改變。上述操作流程僅提供用於例示與討論之目的。於此所述之實施例係提供實質上彈性，於不脫離本發明所揭露之教示下，可具有任何適當之配置、時間順序 (chronologies)、設置與定時機制。數種其他改變、取代、變化、變更與修改可為本發明所述技術領域之通常知識者所確立，且所有該等改變、取代、變化、變更與修改皆落入本發明之申請專利範圍之範疇內。值得注意的是，上述裝置之所有可選擇之特徵亦可相對於此所述之方法或過程所實施，且於該等範例中之細節可於至少一實施例中之任何地方所使用。

Claims (20)

  1. 一種用於避免高速資料交遞之方法，該方法包括：透過一取樣電路系統接收由一選擇碼所決定於一隨機時點變為有效之資料；以及根據該選擇碼控制該取樣電路系統。
  2. 如申請專利範圍第1項所述之用於避免高速資料交遞之方法，其中根據該選擇碼控制該取樣電路系統係確保設置或保持時間長於用以觸發該資料產生之一隨機時脈之一時脈週期。
  3. 如申請專利範圍第1項1所述之用於避免高速資料交遞之方法，進一步包括：於相對該隨機時點具有不同時序之多種取樣時點對該接收資料進行取樣。
  4. 如申請專利範圍第3項所述之用於避免高速資料交遞之方法，其中根據該選擇碼控制該取樣電路系統包括：根據該選擇碼，選擇由該多種取樣時點中之一特定時點對該接收資料進行取樣所產生之輸出資料。
  5. 如申請專利範圍第4項所述之用於避免高速資料交遞之方法，其中當與該多種取樣時點之剩餘時點相比較時，該多種取樣時點之該特定時點能確保該接收資料於進行取樣之前或之後較長之一段時間維持有效。
  6. 如申請專利範圍第1項所述之用於避免高速資料交遞之方法，其中根據該選擇碼控制該取樣電路系統包括根據該選擇碼由複數個有效時點中選擇一取樣時點以對該 接收資料進行取樣。
  7. 如申請專利範圍第1項所述之用於避免高速資料交遞之方法，進一步包括：透過該選擇碼，由複數個類比數位轉換器中隨機選擇一類比數位轉換器，以對一類比輸入進行取樣並產生該資料。
  8. 一種數位取樣電路，該數位取樣電路包括：一資料輸入，其係接收來自一隨機時脈域之一資料訊號；一控制輸入，其係接收一選擇碼，該選擇碼係指示當該資料訊號變為有效之一隨機時點；以及一控制電路，其係根據該選擇碼，控制一固定時脈域中進行操作之該數位取樣電路。
  9. 如申請專利範圍第8項所述之數位取樣電路，其中該控制電路係僅根據該選擇碼之至少一最高有效位元控制該數位取樣電路。
  10. 如申請專利範圍第8項所述之數位取樣電路，其中該選擇碼係識別由該固定時脈域之一期間內之複數個時間槽中所隨機選擇之一特定時間槽。
  11. 如申請專利範圍第8項所述之數位取樣電路，其中該控制電路選擇於一取樣時點所取樣之一輸出，其與至少一其他取樣時點相比，相對該隨機時點能獲得更長之設置或保持時間。
  12. 如申請專利範圍第8項所述之數位取樣電路，進一步包括：複數個取樣電路，其等係根據具有不同相位之個別時脈訊號對該資料訊號進行取樣。
  13. 如申請專利範圍第12項所述之數位取樣電路，其中該選擇電路包括：一多工器，其係用於選擇來自該取樣電路之一輸出，作為該數位取樣電路之一最終輸出。
  14. 如申請專利範圍第8項所述之數位取樣電路，其中該控制電路係選擇一取樣時點以對該資料訊號進行取樣，且該選擇取樣時點，與至少一其他取樣時點相比，相對該隨機時點獲得更長之設置或保持時間。
  15. 如申請專利範圍第8項所述之數位取樣電路，進一步包括：具有不同相位之時脈訊號；其中該選擇電路包括一多工器，其係選擇該時脈訊號中之一者用於取樣該資料訊號。
  16. 一種具跨隨機時脈域至固定時脈域之系統，該系統包括：一資料產生元件，其具有由一選擇碼所決定於一隨機時點變為有效之一輸出；接收該輸出之一取樣電路，其係以具有不同相位之複數個時脈訊號進行操作；以及一控制電路，其係根據該選擇碼用於引導該取樣電路。
  17. 如申請專利範圍第16項所述之具跨隨機時脈域至固定時脈域之系統，其中該系統係為一時間交錯類比數位轉換器，且該資料產生元件係為由複數個有效類比數位轉換器中所隨機選取之一類比數位轉換器。
  18. 如申請專利範圍第16項所述之具跨隨機時脈域至固定時脈域之系統，其中該選擇碼係指示相對於該取樣電路中該等 時脈訊號其中之一的隨機時點之相關時序。
  19. 如申請專利範圍第16項所述之具跨隨機時脈域至固定時脈域之系統，其中：該取樣電路包括複數個儲存元件，其等係由用於儲存該輸出之一個別時脈訊號所觸發；且該控制電路係根據該選擇碼，自該等儲存元件之其中一者選擇一輸出。
  20. 如申請專利範圍第16項所述之具跨隨機時脈域至固定時脈域之系統，其中：該控制電路係根據該選擇碼選擇該時脈訊號中之一者；以及該取樣電路包括一儲存元件，其係由用於儲存該輸出之該選擇時脈訊號所觸發。
TW106123953A 2016-07-19 2017-07-18 隨機時脈域至固定時脈域間之資料交遞 TWI656741B (zh)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833693B2 (en) * 2015-05-29 2020-11-10 Telefonaktiebolaget Lm Ericsson (Publ) Time-interleaved analog-to-digital converter system
CN111169184A (zh) * 2020-02-19 2020-05-19 上海商米科技集团股份有限公司 采样方法和采样装置
CN111181556B (zh) * 2020-02-24 2022-04-22 电子科技大学 一种随机多相时钟产生电路
US11217298B2 (en) * 2020-03-12 2022-01-04 Micron Technology, Inc. Delay-locked loop clock sharing
CN111464184B (zh) * 2020-04-22 2022-03-15 电子科技大学 一种基于压缩感知的时间交织adc
US10944414B1 (en) * 2020-07-07 2021-03-09 Xilinx, Inc. Method and apparatus for psuedo-random interleaved analog-to-digital converter use
US11424752B2 (en) * 2020-11-06 2022-08-23 AyDeeKay LLC Interleaved analog-to-digital converter (ADC) gain calibration
CN115267327B (zh) * 2022-07-25 2023-04-11 青岛艾诺智能仪器有限公司 一种同步跟踪的谐波测量装置及方法
CN116073824B (zh) * 2023-01-17 2023-11-28 迅芯微电子(苏州)股份有限公司 一种多路子adc采样电路、半导体器件及信号处理装置

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5518085B2 (zh) * 1974-08-14 1980-05-16
US4048563A (en) * 1975-10-17 1977-09-13 The United States Of America As Represented By The Secretary Of The Navy Carrier-modulated coherency monitoring system
DE2706421C2 (de) * 1977-02-16 1979-03-15 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum Einstellen von Schlüsseltextgeneratoren in Chiffriergeräten
US4677614A (en) * 1983-02-15 1987-06-30 Emc Controls, Inc. Data communication system and method and communication controller and method therefor, having a data/clock synchronizer and method
ZA965340B (en) * 1995-06-30 1997-01-27 Interdigital Tech Corp Code division multiple access (cdma) communication system
US6512787B1 (en) * 1999-04-23 2003-01-28 Pc-Tel, Inc. Digital impairment learning method and system
US7412018B1 (en) * 1999-05-26 2008-08-12 Alcatel Usa Sourcing, L.P. Rapid acquisition synchronization sequences for direct sequence spread spectrum systems using code time offsets
US6882634B2 (en) * 2000-04-07 2005-04-19 Broadcom Corporation Method for selecting frame encoding parameters to improve transmission performance in a frame-based communications network
US6542017B2 (en) * 2001-06-13 2003-04-01 Texas Instruments Incorporated Feed-forward approach for timing skew in interleaved and double-sampled circuits
JP4253703B2 (ja) * 2003-09-30 2009-04-15 Ｏｋｉセミコンダクタ株式会社 受信装置
US7295140B2 (en) * 2005-07-13 2007-11-13 Texas Instruments Incorporated Oversampling analog-to-digital converter and method with reduced chopping residue noise
US7286075B2 (en) * 2005-11-14 2007-10-23 Analog Devices, Inc. Analog to digital converter with dither
US7541950B2 (en) * 2006-07-20 2009-06-02 Samplify Systems, Inc. Enhanced time-interleaved A/D conversion using compression
US8155165B2 (en) * 2007-09-14 2012-04-10 Tektronix, Inc. Method of characterizing parameters and removing spectral components of a spread spectrum clock in a communications signal
US7843373B2 (en) * 2009-02-27 2010-11-30 Analog Devices, Inc. Method to reduce error in time interleaved analog-to-digital converters arising due to aperture delay mismatch
US20110299678A1 (en) * 2010-06-07 2011-12-08 Alexander Roger Deas Secure means for generating a specific key from unrelated parameters
US8826062B2 (en) * 2011-05-23 2014-09-02 Intel Mobile Communications GmbH Apparatus for synchronizing a data handover between a first clock domain and a second clock domain through phase synchronization
US8564464B2 (en) * 2011-09-23 2013-10-22 Analog Devices, Inc. Techniques for reducing correlated errors in multi-channel sampling systems
WO2013067137A2 (en) * 2011-11-01 2013-05-10 Marvell World Trade Ltd. Scalable successive-approximation-register analog-to-digital converters
US9020087B2 (en) * 2012-05-15 2015-04-28 Exar Corporation All digital burst-mode clock and data recovery (CDR)
US8786363B2 (en) * 2012-06-13 2014-07-22 Analog Devices, Inc. Apparatus and methods for electronic amplification
US9294117B2 (en) * 2012-07-11 2016-03-22 Maxlinear, Inc. Method and system for gain control for time-interleaved analog-to-digital convertor (ADC)
US9281834B1 (en) * 2012-09-05 2016-03-08 IQ-Analog Corporation N-path interleaving analog-to-digital converter (ADC) with offset gain and timing mismatch calibration
US8948332B2 (en) * 2012-11-16 2015-02-03 Analog Devices, Inc. Method of static phase offset correction for a linear phase detector
US8890729B2 (en) * 2012-12-05 2014-11-18 Crest Semiconductors, Inc. Randomized time-interleaved sample-and-hold system
CN103580656B (zh) * 2013-10-11 2016-08-17 中国电子科技集团公司第四十一研究所 一种随机取样过程中的触发抖动实时校正电路及方法
US9577689B2 (en) * 2014-02-18 2017-02-21 Analog Devices, Inc. Apparatus and methods for wide bandwidth analog-to-digital conversion of quadrature receive signals
US9143149B1 (en) * 2014-04-01 2015-09-22 Entropic Communications, LLC. Method and apparatus for calibration of a time interleaved ADC
EP3151436B1 (en) * 2014-07-02 2019-06-19 Huawei Technologies Co. Ltd. Signal processing method, transmitter and compressive sampling receiver
US9294112B1 (en) * 2014-11-13 2016-03-22 Analog Devices, Inc. Methods and systems for reducing order-dependent mismatch errors in time-interleaved analog-to-digital converters
US9525428B2 (en) * 2014-12-17 2016-12-20 Analog Devices, Inc. Randomly sampling reference ADC for calibration
US9485039B1 (en) * 2015-06-11 2016-11-01 Applied Micro Circuits Corporation Calibration and tracking of receiver
US9531394B1 (en) * 2015-06-22 2016-12-27 Silicon Laboratories Inc. Calibration of digital-to-time converter
DE102016119750B4 (de) * 2015-10-26 2022-01-13 Infineon Technologies Ag Vorrichtungen und Verfahren zur Mehrkanalabtastung
US9608655B1 (en) * 2016-02-09 2017-03-28 Analog Devices, Inc. ADC background calibration with dual conversions
US10673416B2 (en) * 2016-08-08 2020-06-02 Analog Devices, Inc. Suppression of electromagnetic interference in sensor signals
US9793910B1 (en) * 2016-09-12 2017-10-17 Analog Devices, Inc. Time-interleaved ADCs with programmable phases
US10177897B2 (en) * 2016-10-07 2019-01-08 Analog Devices, Inc. Method and system for synchronizing and interleaving separate sampler groups
US9729160B1 (en) * 2017-01-17 2017-08-08 Farokh Marvasti Wideband analog to digital conversion by random or level crossing sampling

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